CN114253347B - 一种基于双路飞腾处理器的差分同步时钟的生成装置及方法 - Google Patents

一种基于双路飞腾处理器的差分同步时钟的生成装置及方法 Download PDF

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Abstract

本发明公开了一种基于双路飞腾处理器的差分同步时钟的生成装置及方法，公开的基于双路飞腾处理器的差分同步时钟的生成装置晶振模块、处理模块，所述晶振模块输出单端时钟，作为时钟源输入给处理模块；所述处理模块将输入时钟源处理后生成两组时钟组分别输出给两个飞腾处理器，所述时钟组包括一路单端时钟和一路差分时钟。晶振模块作为时钟源，产生单端时钟给处理模块；处理模块产生双路飞腾处理器所需的同步时钟，即两路单端时钟和两路差分时钟提供给两个飞腾处理器，实现由同一时钟源为两路飞腾处理器提供多路不同频率的时钟。

Description

一种基于双路飞腾处理器的差分同步时钟的生成装置及方法
技术领域
本发明涉及计算机技术领域，尤其涉及一种基于双路飞腾处理器的差分同步时钟的生成装置及方法。
背景技术
飞腾处理器2500所需的同步时钟分为50MHz单端时钟和78.125MHz差分时钟，其中78.125MHz差分时钟为不常见的时钟频率。基于双路飞腾处理器2500的服务器中两路飞腾2500同步工作，若由两个或两个以上的时钟源提供时钟，会带来相位差，因此需要由同一时钟源同时为两路飞腾处理器2500提供50MHz单端时钟和78.125MHz差分时钟。
因此如何实现由同一时钟源为两路飞腾处理器提供多路不同频率的时钟，成为本领域技术人员亟待解决的问题。
发明内容
本发明的目的在于，提供一种基于双路飞腾处理器的差分同步时钟的生成装置及方法，实现由同一时钟源为两路飞腾处理器提供多路不同频率的时钟。
本发明提供的一种基于双路飞腾处理器的差分同步时钟的生成装置，所述装置包括晶振模块、处理模块，所述晶振模块输出单端时钟，作为时钟源输入给处理模块；所述处理模块将输入时钟源处理后生成两组时钟组分别输出给两个飞腾处理器，所述时钟组包括一路单端时钟和一路差分时钟。
优选地，所述处理模块包括固定时钟模块和可调时钟模块，所述固定时钟模块为飞腾处理器提供晶振模块输出单端时钟信号；所述可调时钟模块为飞腾处理器提供分频后的差分时钟信号；
所述可调时钟模块为锁相环电路，包括鉴频鉴相器、电荷泵电路、环路滤波器、压控振荡器和反馈分频器；
所述鉴频鉴相器，用于将晶振模块输入的单端时钟信号频率与反馈分频器输入的振荡信号频率进行比较，得到两输入信号的相位差，输出脉冲宽度与相位差成正比的脉冲信号；经过多次比较处理后，将反馈分频器输出的振荡信号频率与晶振模块输入的单端时钟信号频率相位一致；
所述电荷泵电路，根据接收的脉冲信号输出电流脉冲给环路滤波器；
所述环路滤波器，用于根据接收的电流脉冲输出的控制电压给压控振荡器；
所述压控振荡器，用于根据接收的控制电压输出的振荡信号给可反馈分频器和飞腾处理器；所述振荡信号即分频后的差分时钟信号；
所述反馈分频器，用于将输出振荡信号频率进行处理使其成倍变化。
优选地，所述环路滤波器包括第二电阻、第二电容和第三电容，所述第二电容一端与电荷泵电路输出端和第三电容一端连接，第二电容另一端与第二电阻一端连接，第二电阻的另一端与信号地连接，第三电容的另一端与信号地连接。
优选地，所述压控振荡器包括至少四个延迟单元、相位选择器和相位计数器，其中：
所述四个延迟单元的输入和输出首尾连接，形成一个振荡环；每个延迟单元两个反相端输出相位相差180度，相邻的两个延迟单元同相端输出相位相差45度；每个延迟单元输出八个相位的振荡信号给相位选择器；当输入的控制电压发生变化时，每个延迟单元的延时会发生变化，整个振荡环的频率发生相应变化的振荡信号飞腾处理器；
所述相位计数器根据预设的小数部分分频系数，设置技术器计数步进量生成选择信号；
所述相位选择器根据相位计数器发送的选择信号，从延迟单元发送的八路振荡信号中选择相应的振荡信号输出给反馈分频器；
所述反馈分频器，根据预设的整数部分分频系数后，将相位选择器发送的振荡信号处理后生成反馈的振荡信号发送给鉴频鉴相器。
优选地，所述晶振模块输出的单端时钟输出端与第一电阻一端连接，第一电阻的另一端与第一电容一端和处理模块的输入端连接，第一电容的另一端与信号地连接。
优选地，所述装置还包括时钟匹配模块，所述时钟匹配模块由电阻网络组成，用于对差分时钟进行电平格式进行处理，使其匹配飞腾处理器的差分同步时钟要求。
优选地，所述时钟匹配模块的电阻网络包括两个电阻组，处理模块输出端分别第一电阻组、第二电阻组与第一飞腾处理器、第二飞腾处理器输入端连接；
处理模块输出差分时钟信号的正引脚与第三电阻一端连接，第三电阻另一端与第四电阻一端、第一飞腾处理器的差分同步时钟的一个引脚连接，第四电阻的另一端与信号地连接；处理模块输出差分时钟信号的负引脚与第五电阻一端连接，第五电阻另一端与第六电阻一端、第一飞腾处理器的差分同步时钟的另一个引脚连接，第六电阻的另一端与信号地连接；
处理模块输出差分时钟信号的正引脚与第七电阻一端连接，第七电阻另一端与第八电阻一端、第二飞腾处理器的差分同步时钟的一个引脚连接，第八电阻的另一端与信号地连接；处理模块输出差分时钟信号的负引脚与第九电阻一端连接，第九电阻另一端与第十电阻一端、第二飞腾处理器的差分同步时钟的另一个引脚连接，第十电阻的另一端与信号地连接。
本发明还提供一种基于双路飞腾处理器的差分同步时钟的生成方法，基于权利上述的基于双路飞腾处理器的差分同步时钟的生成装置，所述方法包括以下步骤：
步骤S100：所述晶振模块输出单端时钟，作为时钟源输入给处理模块；
步骤S200：所述处理模块将输入时钟源处理后生成两组时钟组分别输出给两个飞腾处理器，所述时钟组包括一路单端时钟和一路差分时钟。
晶振模块作为时钟源，产生单端时钟给处理模块；处理模块产生双路飞腾处理器所需的同步时钟，即两路单端时钟和两路差分时钟提供给两个飞腾处理器，实现由同一时钟源为两路飞腾处理器提供多路不同频率的时钟。
附图说明
图1为本发明提供的第一种基于双路飞腾处理器的差分同步时钟的生成装置的结构框图；
图2为本发明提供的第二种基于双路飞腾处理器的差分同步时钟的生成装置的结构框图；
图3为本发明提供的第三种基于双路飞腾处理器的差分同步时钟的生成装置的结构框图；
图4为本发明提供的一种基于双路飞腾处理器的差分同步时钟的生成装置的处理模块的结构框图。
图5为本发明提供的一种基于双路飞腾处理器的差分同步时钟的生成装置的处理模块的可调时钟模块的结构框图。
图6本发明提供的一种基于双路飞腾处理器的差分同步时钟的生成方法的流程图。
具体实施方式
为了使本技术领域的人员更好地理解本发明的技术方案，下面结合附图对本发明作进一步的详细说明。
参见图1，图1为本发明提供的第一种基于双路飞腾处理器的差分同步时钟的生成装置的结构框图。
本发明提供的一种基于双路飞腾处理器的差分同步时钟的生成装置100包括晶振模块110、处理模块120，所述晶振模块110输出单端时钟，作为时钟源输入给处理模块120；所述处理模块120将输入时钟源处理后生成两组时钟组分别输出给两个飞腾处理器200，所述时钟组包括一路单端时钟和一路差分时钟。
晶振模块110作为时钟源，产生单端时钟给处理模块120；处理模块120产生双路飞腾处理器所需的同步时钟，即两路单端时钟和两路差分时钟提供给两个飞腾处理器200，实现由同一时钟源为两路飞腾处理器提供多路不同频率的时钟。
进一步的，晶振模块110作为时钟源，产生50MHz单端时钟给处理模块120；处理模块120产生双路飞腾处理器所需的同步时钟，即两路50MHz单端时钟和两路78.125MHz差分时钟。处理模块120将输入时钟源处理后生成两组时钟组分别输出给两个飞腾处理器200，所述时钟组包括一路50MHz单端时钟和一路78.125MHz差分时钟。
参见图2，图2为本发明提供的第二种基于双路飞腾处理器的差分同步时钟的生成装置的结构框图。
所述第二种基于双路飞腾处理器的差分同步时钟的生成装置与第一种基于双路飞腾处理器的差分同步时钟的生成装置的的区别在于晶振模块和处理模块之间还有RC滤波电路。
所述基于双路飞腾处理器的差分同步时钟的生成装置的晶振模块110输出的单端时钟输出端与第一电阻R1一端连接，第一电阻R1的另一端与第一电容C1一端和处理模块120的输入端连接，第一电容C1的另一端与信号地连接。
晶振模块作为时钟源，产生50MHz单端时钟，经过第一电阻R1和第一电容C1进行滤波后输入给处理模块，该单端时钟作为处理模块内部时钟源输入，减少晶振模块输出的时钟信号的噪声干扰。
参见图3，图3为本发明提供的第三种基于双路飞腾处理器的差分同步时钟的生成装置的结构框图。
所述第三种基于双路飞腾处理器的差分同步时钟的生成装置与第二种基于双路飞腾处理器的差分同步时钟的生成装置的的区别在于还包括时钟匹配模块。
所述基于双路飞腾处理器的差分同步时钟的生成装置还包括时钟匹配模块130，所述时钟匹配模块130由电阻网络组成，用于对差分时钟进行电平格式进行处理，使其匹配飞腾处理器200的差分同步时钟要求。
所述时钟匹配模块130的电阻网络包括两个电阻组，处理模块输出端分别第一电阻组、第二电阻组与第一飞腾处理器200、第二飞腾处理器200输入端连接；
处理模块输出差分时钟信号的正引脚与第三电阻R3一端连接，第三电阻R3另一端与第四电阻R4一端、第一飞腾处理器200的差分同步时钟的一个引脚连接，第四电阻R4的另一端与信号地连接；处理模块输出差分时钟信号的负引脚与第五电阻R5一端连接，第五电阻R5另一端与第六电阻R6一端、第一飞腾处理器200的差分同步时钟的另一个引脚连接，第六电阻R6的另一端与信号地连接；
处理模块输出差分时钟信号的正引脚与第七电阻R7一端连接，第七电阻R7另一端与第八电阻R8一端、第二飞腾处理器200的差分同步时钟的一个引脚连接，第八电阻R8的另一端与信号地连接；处理模块输出差分时钟信号的负引脚与第九电阻R9一端连接，第九电阻R9另一端与第十电阻R10一端、第二飞腾处理器200的差分同步时钟的另一个引脚连接，第十电阻R10的另一端与信号地连接。
50MHz的时钟信号经过时钟匹配模块130的电阻网络输入产生的78.125MHz差分时钟信号输入给飞腾处理器。第三电阻R3、第五电阻R5、第七电阻R7、第九电阻R9为阻值33欧姆、精度1％的电阻，第四电阻R4、第六电阻R6、第八电阻R8、第十电阻R10为阻值49.9欧姆、精度1％的电阻。经过时钟匹配模块130生成的差分时钟信号能够满足双路飞腾处理器的差分同步时钟要求。
参见图4，图4为本发明提供的一种基于双路飞腾处理器的差分同步时钟的生成装置的处理模块的结构框图。
本发明提供的一种基于双路飞腾处理器的差分同步时钟的生成装置100中的处理模块120包括固定时钟模块121和可调时钟模块122，所述固定时钟模块121为飞腾处理器200提供晶振模块110输出单端时钟信号；所述可调时钟模块122为飞腾处理器提供分频后的差分时钟信号；
所述可调时钟模块122为锁相环电路，包括鉴频鉴相器1221、电荷泵电路1222、环路滤波器1223、压控振荡器1224和反馈分频器1225；
所述鉴频鉴相器1221，用于将晶振模块110输入的单端时钟信号频率与反馈分频器1225输入的振荡信号频率进行比较，得到两输入信号的相位差，输出脉冲宽度与相位差成正比的脉冲信号；经过多次比较处理后，经反馈分频器1225处理的振荡信号频率与晶振模块110输入的单端时钟信号频率相位一致；
所述电荷泵电路1222，根据接收的脉冲信号输出电流脉冲给环路滤波器1223；
所述环路滤波器1223，用于根据接收的电流脉冲输出的控制电压给压控振荡器1224；
所述压控振荡器1224，用于根据接收的控制电压输出的振荡信号给可反馈分频器1225和飞腾处理器200；所述振荡信号即分频后的差分时钟信号；
所述反馈分频器1225，用于将输出振荡信号频率进行处理使其成倍变化。
晶振模块110输入的单端时钟信号通过处理模块120的固定时钟模块121为飞腾处理器200提供单端时钟信号；晶振模块110输入的单端时钟信号通过处理模块120的可调时钟模块122为飞腾处理器200提供差分时钟信号。
可调时钟模块122为锁相环电路，包括鉴频鉴相器1221、电荷泵电路1222、环路滤波器1223、压控振荡器1224和反馈分频器1225。鉴频鉴相器1221将晶振模块110输入的单端时钟信号频率与反馈分频器1225输入的振荡信号频率进行比较，得到两输入信号的相位差，输出脉冲宽度与相位差成正比的脉冲信号。电荷泵电路1222接收的脉冲信号输出电流脉冲给环路滤波器1223。环路滤波器1223根据接收的电流脉冲输出的控制电压给压控振荡器1224。压控振荡器1224根据接收的控制电压输出的振荡信号，即分频后的差分时钟信号给可反馈分频器1225和飞腾处理器200。所述反馈分频器1225，用于将输出振荡信号频率进行处理使其成倍变化。经过多次比较处理后，将反馈分频器1225输出的振荡信号频率与晶振模块110输入的单端时钟信号频率相位一致，并且实现了将晶振模块110输入的单端时钟信号频率输出的不同频率时钟信号的目的。即处理模块120将晶振模块110输入50MHz单端时钟处理后生成两组时钟组分别输出给两个飞腾处理器200，所述时钟组包括一路50MHz单端时钟和一路78.125MHz差分时钟。
参见图5，图5为本发明提供的一种基于双路飞腾处理器的差分同步时钟的生成装置的处理模块的可调时钟模块结构框图。
下面对一种基于双路飞腾处理器的差分同步时钟的生成装置的处理模块的可调时钟模块进行进一步详细描述。
环路滤波器1223包括第二电阻R2、第二电容C2和第三电容C3，所述第二电容C2一端与电荷泵电路1222输出端和第三电容C3一端连接，第二电容C2另一端与第二电阻R2一端连接，第二电阻R2的另一端与信号地连接，第三电容C3的另一端与信号地连接。
第二电容C2第二电阻R2构成一阶滤波器，为了消除一阶滤波器输出电压上的抖动，在一阶滤波器后并联第三电容C3构成二阶滤波器，能够有效滤除干扰信号，减小信号抖动，缩短锁相环锁定时间。
所述压控振荡器1224包括至少四个延迟单元12241、相位选择器12243和相位计数器12242，其中：所述四个延迟单元12241的输入和输出首尾连接，形成一个振荡环；每个延迟单元12241两个反相端输出相位相差180度，相邻的两个延迟单元12241同相端输出相位相差45度；每个延迟单元12241输出八个相位的振荡信号给相位选择器12243；当输入的控制电压发生变化时，每个延迟单元的延时会发生变化，整个振荡环的频率发生相应变化的振荡信号飞腾处理器200；
所述相位计数器12242根据预设的小数部分分频系数，设置技术器计数步进量生成选择信号；
所述相位选择器12243根据相位计数器12242发送的选择信号，从延迟单元12241发送的八路振荡信号中选择相应的振荡信号输出给反馈分频器1225；所述反馈分频器1225，根据预设的整数部分分频系数后，将相位选择器12243发送的振荡信号处理后生成反馈的振荡信号发送给鉴频鉴相器1221。
所述四个延迟单元12241的输入和输出首尾连接，形成一个振荡环；每个延迟单元12241两个反相端输出相位相差180度，相邻的两个延迟单元12241同相端输出相位相差45度。当输入的控制电压发生变化时，每个延迟单元的延时会发生变化，整个振荡环的频率发生相应变化的振荡信号飞腾处理器200。
反馈分频器1225的预设的整数部分分频系数，相位计数器12242预设的小数部分分频系数，最终的分频系数为整数部分系数加小数部分系数。
所述小数部分的分频具体为，所述相位计数器12242增加了计数步进的设置，即除了正常的逐次加或减1计数外，还可以进行逐次加或减2、加或减3、加或减4、加或减5、加或减6、加或减7计数。根据预设的小数部分分频系数，设置技术器计数步进量生成选择信号，即预设的小数部分分频系数设置为2时，相位计数器12242计数步进为2输出计数步进为2发送给相位选择器12243。相位计数器12242输出的计步信号每增加2，相位选择器12243输出的振荡信号的相位延迟90度，被延迟的振荡信号经过反馈分频器后即实现了0.25的小数分频。
利用压控振荡器输出的8个相差45度的相位、相位选择器、相位计数器、反馈分频器，可以实现小数部分最小精度0.125的小数分频。由于是在被分频的时钟中周期性地均匀插入了一个相位差，使得输出的小数分频时钟抖动与噪声小，可以满足大部分时钟系统的要求。
参见图6，图6为本发明提供的一种基于双路飞腾处理器的差分同步时钟的生成方法的流程图。
本发明还提供一种基于双路飞腾处理器的差分同步时钟的生成方法，基于权利上述的基于双路飞腾处理器的差分同步时钟的生成装置，所述方法包括以下步骤：
步骤S100：所述晶振模块输出单端时钟，作为时钟源输入给处理模块；
步骤S200：所述处理模块将输入时钟源处理后生成两组时钟组分别输出给两个飞腾处理器，所述时钟组包括一路单端时钟和一路差分时钟。
晶振模块作为时钟源，产生单端时钟给处理模块；处理模块产生双路飞腾处理器所需的同步时钟，即两路单端时钟和两路差分时钟提供给两个飞腾处理器，实现由同一时钟源为两路飞腾处理器提供多路不同频率的时钟。
进一步的，晶振模块作为时钟源，产生50MHz单端时钟给处理模块；处理模块产生双路飞腾处理器所需的同步时钟，即两路50MHz单端时钟和两路78.125MHz差分时钟。处理模块将输入时钟源处理后生成两组时钟组分别输出给两个飞腾处理器，所述时钟组包括一路50MHz单端时钟和一路78.125MHz差分时钟。
以上对本发明所提供的一种基于双路飞腾处理器的差分同步时钟的生成装置及方法进行了详细介绍。本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

Claims (7)

1.一种基于双路飞腾处理器的差分同步时钟的生成装置，其特征在于，所述装置包括晶振模块、处理模块，所述晶振模块输出单端时钟，作为时钟源输入给处理模块；所述处理模块将输入时钟源处理后生成两组时钟组分别输出给两个飞腾处理器，所述时钟组包括一路单端时钟和一路差分时钟；
所述处理模块包括固定时钟模块和可调时钟模块，所述固定时钟模块为飞腾处理器提供晶振模块输出单端时钟信号；所述可调时钟模块为飞腾处理器提供分频后的差分时钟信号；
所述可调时钟模块为锁相环电路，包括鉴频鉴相器、电荷泵电路、环路滤波器、压控振荡器和反馈分频器；
所述鉴频鉴相器，用于将晶振模块输入的单端时钟信号频率与反馈分频器输入的振荡信号频率进行比较，得到两输入信号的相位差，输出脉冲宽度与相位差成正比的脉冲信号；经过多次比较处理后，将反馈分频器输出的振荡信号频率与晶振模块输入的单端时钟信号频率相位一致；
所述电荷泵电路，根据接收的脉冲信号输出电流脉冲给环路滤波器；
所述环路滤波器，用于根据接收的电流脉冲输出的控制电压给压控振荡器；
所述压控振荡器，用于根据接收的控制电压输出的振荡信号给可反馈分频器和飞腾处理器；所述振荡信号即分频后的差分时钟信号；
所述反馈分频器，用于将输出振荡信号频率进行处理使其成倍变化。
2.根据权利要求1所述的基于双路飞腾处理器的差分同步时钟的生成装置，其特征在于，所述环路滤波器包括第二电阻、第二电容和第三电容，所述第二电容一端与电荷泵电路输出端和第三电容一端连接，第二电容另一端与第二电阻一端连接，第二电阻的另一端与信号地连接，第三电容的另一端与信号地连接。
3.根据权利要求2所述的基于双路飞腾处理器的差分同步时钟的生成装置，其特征在于，所述压控振荡器包括至少四个延迟单元、相位选择器和相位计数器，其中：
所述四个延迟单元的输入和输出首尾连接，形成一个振荡环；每个延迟单元两个反相端输出相位相差180度，相邻的两个延迟单元同相端输出相位相差45度；每个延迟单元输出八个相位的振荡信号给相位选择器；当输入的控制电压发生变化时，每个延迟单元的延时会发生变化，整个振荡环的频率发生相应变化的振荡信号飞腾处理器；
所述相位计数器根据预设的小数部分分频系数，设置技术器计数步进量生成选择信号；
所述相位选择器根据相位计数器发送的选择信号，从延迟单元发送的八路振荡信号中选择相应的振荡信号输出给反馈分频器；
所述反馈分频器，根据预设的整数部分分频系数后，将相位选择器发送的振荡信号处理后生成反馈的振荡信号发送给鉴频鉴相器。
4.根据权利要求3所述的基于双路飞腾处理器的差分同步时钟的生成装置，其特征在于，所述晶振模块输出的单端时钟输出端与第一电阻一端连接，第一电阻的另一端与第一电容一端和处理模块的输入端连接，第一电容的另一端与信号地连接。
5.根据权利要求4所述的基于双路飞腾处理器的差分同步时钟的生成装置，其特征在于，所述装置还包括时钟匹配模块，所述时钟匹配模块由电阻网络组成，用于对差分时钟进行电平格式进行处理，使其匹配飞腾处理器的差分同步时钟要求。
6.根据权利要求5所述的基于双路飞腾处理器的差分同步时钟的生成装置，其特征在于，所述时钟匹配模块的电阻网络包括两个电阻组，处理模块输出端分别第一电阻组、第二电阻组与第一飞腾处理器、第二飞腾处理器输入端连接；
处理模块输出差分时钟信号的正引脚与第三电阻一端连接，第三电阻另一端与第四电阻一端、第一飞腾处理器的差分同步时钟的一个引脚连接，第四电阻的另一端与信号地连接；处理模块输出差分时钟信号的负引脚与第五电阻一端连接，第五电阻另一端与第六电阻一端、第一飞腾处理器的差分同步时钟的另一个引脚连接，第六电阻的另一端与信号地连接；
处理模块输出差分时钟信号的正引脚与第七电阻一端连接，第七电阻另一端与第八电阻一端、第二飞腾处理器的差分同步时钟的一个引脚连接，第八电阻的另一端与信号地连接；处理模块输出差分时钟信号的负引脚与第九电阻一端连接，第九电阻另一端与第十电阻一端、第二飞腾处理器的差分同步时钟的另一个引脚连接，第十电阻的另一端与信号地连接。
7.一种基于双路飞腾处理器的差分同步时钟的生成方法，其特征在于，基于权利要求1至6任一项所述的基于双路飞腾处理器的差分同步时钟的生成装置，所述方法包括以下步骤：
步骤S100：所述晶振模块输出单端时钟，作为时钟源输入给处理模块；
步骤S200：所述处理模块将输入时钟源处理后生成两组时钟组分别输出给两个飞腾处理器，所述时钟组包括一路单端时钟和一路差分时钟。
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