CN110011659B - 分频器及其芯片 - Google Patents

Abstract

本申请涉及集成电路领域，公开了一种分频器及其芯片。该分频器包括多路复用器、系数调节模块、可编程计数器、判决模块、第一信号生成器、第二信号生成器和输出控制模块，该分频器根据输入的第一时钟信号生成并输出第二时钟信号，且该第二时钟信号的分频比、占空比任意连续可调，及相位在预设范围内连续可调。本申请实施方式中实现了任意分频比、任意占空比和最大相位调节范围且输出没有毛刺的分频器，满足FPGA时钟在各个场景下的应用。

Description

分频器及其芯片

技术领域

本申请涉及集成电路领域，特别涉及一种分频技术。

背景技术

在FPGA芯片应用中，通常会要求有多路时钟输出，并且每一路时钟的频率、相位以及占空比都要根据应用的不同来改变。分频器经常被用在FPGA芯片时钟输出的设计中，通过改变分频比的数值来改变输出频率的大小。常用分频器的分频比只能为某些特定值，导致输出频率范围有限，而且输出频率的占空比通常是固定的，不能改变，输出的相位也是不可调的。FPGA经常会用到两路有确定相位关系的时钟输出，且相位关系是可以根据不同的需求而改变的。基于以上的情况，在FPGA芯片中设计出分频比可以设置为任意值，输出相位和占空比可根据不同需求来调节的分频器是非常重要的。

发明内容

本申请的目的在于提供一种分频器及其芯片，实现了任意分频比、任意占空比和最大相位调节范围且输出没有毛刺的分频器，满足FPGA时钟在各个场景下的应用。

本申请公开了一种分频器，用于接收输入的第一时钟信号以产生并输出第二时钟信号，所述第二时钟信号的分频比、占空比任意连续可调且相位在预设范围内连续可调；所述分频器包括多路复用器，以及，

系数调节模块，用于输出分频比调节系数、相位调节系数和占空比调节系数；

可编程计数器，用于根据输入的第一时钟信号和从所述相位调节模块输入的分频比调节系数和/或相位调节系数进行计数并输出计数值；

判决模块，用于根据从所述可编程计数器输入的计数值和从所述系数调节模块输入的占空比调节系数以输出第一控制信号和第二控制信号；

第一信号生成器，用于根据从所述判断模块输入的所述第一控制信号和所述第二控制信号输出第一频率信号到所述多路复用器的第一输入端；

第二信号生成器，用于将输入的第一时钟信号延迟半个周期得到第二频率信号，并根据从所述第一信号生成器输入的第一频率信号和所述第二频率信号输出第三频率信号到所述多路复用器的第二输入端；

输出控制模块，用于根据从所述相位调节模块输入的分频比调节系数控制所述多路复用器从所述第一频率信号和所述第三频率信号选择一个作为第二时钟信号输出。

在一个优选例中，所述多路复用器的第三输入端用于输入第一时钟信号，以及输出控制模块还用于根据从所述相位调节模块输入的分频比调节系数控制所述多路复用器从所述第一时钟信号、所述第一频率信号和所述第三频率信号选择一个作为第二时钟信号输出。

在一个优选例中，所述分频器还包括毛刺消除模块，用于如果相位调节系数改变，采集并处理所述多路复用器的输出信号，输出无毛刺的第二时钟信号；

所述输出控制模块包括检测单元和第一触发器，所述检测单元用于检测从所述相位调节模块输入的分频比调节系数，选择所述分频比调节系数为奇数、偶数和零中的一个并输出，以及所述第一触发器用于根据输入的第一频率信号和所述检测单元的输出，以产生并输出第三控制信号到所述多路复用器的控制端。

在一个优选例中，所述第一触发器还用于如果所述检测单元输出为奇数，则控制所述多路复用器输出第一频率信号，如果所述检测单元输出为偶数，则控制所述多路复用器输出第三频率信号，以及如果所述检测单元输出为零，则控制所述多路复用器输出第一时钟信号。

所述判决模块包括第一判决子模块和第二判决子模块，其中所述第一判决子模块用于根据从所述可编程计数器输入的计数值输出所述第一控制信号，以及所述第二判决子模块用于根据从所述可编程计数器输入的计数值和从所述系数调节模块输入的占空比调节系数输出所述第二控制信号。

在一个优选例中，所述第一判决子模块还用于如果从所述可编程计数器输入的计数值为零时，输出低电平，否则输出高电平，以及所述第二判决子模块还用于如果所述输入的计数值等于占空比调节系数时，输出低电平，否则输出高电平。

在一个优选例中，所述第一信号生成器包括第一与非门、第二与非门和第二触发器，其中所述第二与非门用于根据从所述第二判决子模块输入的电平信号和从所述第二触发器输入的信号以输出第四控制信号，所述第一与非门用于将从所述第一判决子模块输入的电平信号和从所述第二与非门输入的第四控制信号以输出第五控制信号到所述第二触发器，所述第二触发器用于根据输入的第一时钟信号和所述第五控制信号输出第一频率信号；

所述第二信号生成器包括反相器、或门和第三触发器，其中所述反相器用于将输入的第一时钟信号取反运算后得到第二频率信号并输出到所述第三触发器的时钟输入端，所述第三触发器用于根据所述第二频率信号和从所述第二触发器输入的第一频率信号输出第四频率信号，以及所述或门用于根据从所述第二触发器输入的第一频率信号和从所述第三触发器输入的第四频率信号输出第三频率信号。

在一个优选例中，所述毛刺消除模块包括采集单元和与门，其中所述采集单元用于如果相位调节系数改变，则采集所述多路复用器的输出信号的下降沿并根据所采集的下降沿输出门信号，以及所述与门用于根据所述多路复用器的输出信号和从所述采集单元输入的门信号输出无毛刺的第二时钟信号。

在一个优选例中，所述采集单元还用于如果相位调节系数改变，则采集所述多路复用器的输出信号的下降沿，检测到第一个下降沿时输出门信号从高电平变为低电平，当检测到第二个下降沿时，输出门信号从低电平变成高电平。

在一个优选例中，所述可编程计数器包括同步可编程计数器和异步可编程计数器；

所述预设范围是

所述相位调节的精度是

其中N≥0。

本申请还公开了一种芯片包括前文描述的分频器。

现有技术中的分频器，大多数分频比有限及无法实现除1的功能，分频比在工作过程不能动态改变，占空比也不能调节，而且大多数分频器进行相位调整的时候，相位调节范围有限，不能覆盖最小精度的相位，而且有可能在调节相位过程中输出时钟会有毛刺发生。

与现有技术相比，本申请实施方式中的分频器支持除1功能的分频比，分频范围大，而且通过调节分频比调节系数可动态改变分频比，且该分频比可以任意连续可调；用户可以根据需要设置任意小数模式或整数模式的分频比，且输出无毛刺。

进一步地，分频器的输出频率的占空比可以任意连续调节，无论分频比是奇数还是偶数，输出频率的占空比都可以是50％，且根据用户需求，通过调节占空比系数可以同时满足50％占空比和非50％占空比的使用。

进一步地，通过对相位调节系数的调节，可以实现输出频率的相位连续可调，相位调节可以从最小精度f_out/f_in*2π(f_in为输入时钟频率，f_out为输出时钟频率)开始，最大调节范围是2π，使得分频器相位调节范围更广。进一步地，通过设置消除毛刺模块，在相位调节时，可以实时消除因相位调节产生的毛刺，使得输出频率确保无毛刺发生，满足芯片时钟(如FPGA)在各个场景下的应用,保障了系统的稳定性。

本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本申请上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均因视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。

附图说明

图1是根据本申请第一实施方式的一种分频器

图2是根据本申请第一实施方式的分频器的一个示例电路图

图3是根据本申请第一实施方式的一个示例分频器的M≥1的时候消除相位延迟毛刺的波形示意图

图4是根据本申请第一实施方式的一个示例分频器在M＝0的时候消除相位延迟毛刺的波形示意图

图5是根据本申请第一实施方式的一个分频器(N＝4、P＝3)的波形示意图

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。

本申请的第一实施方式涉及一种分频器，用于接收输入的第一时钟信号以产生并输出第二时钟信号，该第二时钟信号的分频比、占空比任意连续可调且相位在预设范围内连续可调，该预设范围是

该相位调节的精度是2π/(N+1),其中N≥0。

该分频器包括多路复用器、系数调节模块、可编程计数器、判决模块、第一信号生成器、第二信号生成器以及输出控制模块以及。

具体的：

1.该系数调节模块用于输出分频比调节系数、相位调节系数和占空比调节系数。

可选地，该系数调节模块可以进一步包括分频比调节系数调节子模块、相位调节系数调节子模块和占空比调节系数子模块，其中三个子模块可以是独立存在也可以是相互关联存在。

2.该可编程计数器用于根据输入的第一时钟信号和从该相位调节模块输入的分频比调节系数或相位调节系数进行计数并输出计数值。

可选地，该可编程计数器包括同步可编程计数器和异步可编程计数器。

3.该判决模块用于根据从该可编程计数器输入的计数值和从该系数调节模块输入的占空比调节系数以输出第一控制信号和第二控制信号。

在一个实施例中，该判决模块包括第一判决子模块和第二判决子模块，其中该第一判决子模块用于根据从该可编程计数器输入的计数值输出该第一控制信号，以及该第二判决子模块用于根据从该可编程计数器输入的计数值和从该系数调节模块输入的占空比调节系数输出该第二控制信号。可选地，该第一判决子模块还用于如果从该可编程计数器输入的计数值为零时，输出低电平，否则输出高电平，以及该第二判决子模块还用于如果该输入的计数值等于占空比调节系数时，输出低电平，否则输出高电平。

4.该第一信号生成器，用于根据从该判断模块输入的该第一控制信号和该第二控制信号输出第一频率信号到该多路复用器的第一输入端。

在一个实施例中，该第一信号生成器包括第一与非门、第二与非门和第二触发器，其中该第二与非门用于根据从该第二判决子模块输入的电平信号和从该第二触发器输入的信号输出第四控制信号，该第一与非门用于将从该第一判决子模块输入的电平信号和从该第二与非门输入的第四控制信号输出第五控制信号到该第二触发器，该第二触发器用于根据该第五控制信号和输入的第一时钟信号输出第一频率信号。其中，第二触发器作用是产生第一频率信号，第二触发器的输入是第一与非门的输出，因为从计数器的输出到第一与非门的输出是组合逻辑，中间可能有毛刺产生，所以在与非门的输出处设置第二触发器，在第二触发器的时钟输入端的上升沿的作用下，第二触发器输出无毛刺的第一频率信号，如果分频比调节系数(N+1)是偶数，可以找到合适的占空比调节系数，使得第一频率信号的占空比为50％。

5.该第二信号生成器用于将输入的第一时钟信号延迟半个周期得到第二频率信号，并根据从该第一信号生成器输入的第一频率信号和该第二频率信号输出第三频率信号到该多路复用器的第二输入端。

在一个实施例中，该第二信号生成器包括反相器、或门和第三触发器，其中该反相器用于将输入的第一时钟信号延迟半个周期后得到第二频率信号并输出到该第三触发器的时钟输入端，该第三触发器用于根据该第二频率信号和从该第二触发器输入的第一频率信号输出第四频率信号，以及该或门用于根据从该第二触发器输入的第一频率信号和从该第三触发器输入的第四频率信号输出第三频率信号。其中，如果分频比调节系数(N+1)是奇数，找不到合适的P使得第一频率信号的占空比为50％，此时需要第三触发器起作用，第三触发器的作用是把第一频率信号延时半个输入时钟周期，所以第三触发器的输出频率(即第四频率信号)是延时半个第一时钟信号周期的第一频率信号，所以将第四频率信号与第一频率信号进行或逻辑后就可以得到占空比为50％的第三频率信号。

6.该输出控制模块，用于根据从该相位调节模块输入的分频比调节系数控制该多路复用器从该第一频率信号和该第三频率信号选择一个作为第二时钟信号输出。可选地，该多路复用器的第三输入端用于输入第一时钟信号，以及该输出控制模块还用于根据从该相位调节模块输入的分频比调节系数控制该多路复用器从该第一时钟信号、该第一频率信号和该第三频率信号选择一个作为第二时钟信号输出。

在一个实施例中，该输出控制模块包括检测单元和第一触发器，该检测单元用于检测从该相位调节模块输入的分频比调节系数，选择该分频比调节系数为奇数、偶数和零中的一个并输出，以及该第一触发器用于根据输入的第一频率信号和该检测单元的输出，以产生并输出第三控制信号到该多路复用器的控制端。

可选地，该第一触发器还用于如果该检测单元输出为奇数，则控制该多路复用器输出第一频率信号，如果该检测单元输出为偶数，则控制该多路复用器输出第三频率信号，以及如果该检测单元输出为零，则控制该多路复用器输出第一时钟信号。其中，第一触发器的作用是保证在“分频比调节系数为奇数、偶数和零”三种情况的切换过程中，三路时钟的输出都是高电平，这样任意两路间的切换都没有毛刺。

可选地，该分频器还包括毛刺消除模块，该毛刺消除模块用于如果相位调节系数改变，采集并处理该多路复用器的输出信号，输出无毛刺的第二时钟信号。

在一个实施例中，该毛刺消除模块包括采集单元和与门，其中该采集单元用于如果相位调节系数改变，则采集该多路复用器的输出信号的下降沿并根据所采集的下降沿输出门信号，以及该与门用于根据该多路复用器的输出信号和从该采集单元输入的门信号输出无毛刺的第二时钟信号。可选地，该采集单元还用于如果相位调节系数改变，则采集该多路复用器的输出信号的下降沿，检测到第一个下降沿时输出门信号从高电平变为低电平，当检测到第二个下降沿时，输出门信号从低电平变成高电平。

为了能够更好地理解本申请的技术方案，下面结合一个具体的示例来进行说明，该例子中罗列的细节主要是为了便于理解，不作为对本申请保护范围的限制。

该示例分频器是基于同步可编程计数器，可以实现任意的分频比，假设分频比调节系数为N(N≥0)，则输出频率是输入频率的1/(N+1)，若N＝0，则输出频率等于输入频率，实现分频器的除1功能。在分频器工作过程中，N值可以动态变化，相应的输出频率也跟着变，而且输出的时钟没有毛刺。分频器输出时钟占空比的调节是通过改变一个输出时钟周期内高低电平所占时间的比例，无论N为奇数还是偶数，输出占空比都可以调节为50％。输出时钟相位的调节是改变分频器的分频比来实现的，假设输入频率为f_in，分频比从N变成M，然后再回到N，则输出时钟频率开始为f_in/(N+1)，变成f_in/(M+1)，然后再变成f_in/(N+1)，相位的改变是(M+1)/(N+1)*2π。如果N远大于M，输出就会有一个周期的高频时钟出现，相当于输出有了毛刺，本发明也想办法消除了毛刺，保证在相位调节过程中，输出时钟不会看到高频毛刺。

该示例分频器的整体结构如图2所示，输入时钟是ckin，分频比调节系数是N，相位调节系数是M，占空比调节系数是P，输出时钟是ckout。分频器的具体工作原理如下，对于输入的分频比调节系数N，送给计数器作为初始值，当输入时钟沿到来时，计时器开始倒计数，即每输入一个时钟沿，状态值减1。当状态值减到P时，模块half_det输出零，状态值为其他值时，half_det输出为1，同理，当状态值减到0时，zero_det输出零，其他状态值时输出1。当half_det输出0时，ckp为0，当zero_det输出0时，ckp为1，所以在(N+1)个输入时钟周期中，ckp为0的时间是P个输入时钟周期，ckp为1的时间是(N+1-P)个输入时钟周期。从而得到时钟ckp的频率是f_in/(N+1)，占空比是N+1-P/(N+1)。如果N为奇数，可选择P＝(N+1)/2，得到50％的占空比；如果N为偶数，可选择P＝(N/2+1)，然后把ckp延时半个输入时钟周期得到ckn，ckp与ckn做或逻辑就可以得到50％占空比。所以无论N为奇数还是偶数，通过调节P的值均可得到50％占空比的输出时钟，也可以得到非50％占空比的时钟。如果N＝0，即分频比为1，输出时钟频率要和输入频率相等。此时可以选择把输入接到输出的通路。模块Mux(多路复用器)就是根据N值的不同来选择不同的时钟作为输出时钟的，Mux的控制信号是由模块Even_odd_zero_det(判决“奇数、偶数和0”之一输出)的输出决定的。如果N＝0，则Mux的输入选择ckin，如果N为偶数，则Mux的输入选择ckp，ckn经过或门的信号，如果N为奇数，则Mux的输入选择ckp。为了防止工作过程中N动态的改变造成输出时钟有毛刺输出，通过ckp采样Even_odd_zero_det的输出后再来控制Mux，这样保证了时钟的切换都是在高电平进行的，不会有毛刺产生。输出时钟相位的调节是在计数器的状态值减到0，重新开始计数的初始值由N改为M(M＜＝N)，计数器的状态值开始递减，当减到0时，计数器的初始值再回到N，这样输出时钟频率由f_in/(N+1)，变成f_in/(M+1)，再回到f_in/(N+1)，相当于输出时钟有了(M+1)/(N+1)*2π的相位延时，达到了调节相位的目的。由于输出会有一个周期频率为f_in/(M+1)的时钟出现，特别是在M远小于N的时候，输出会看到一个高频的毛刺，可能导致应用的系统紊乱，影响使用。为了避免相位调整时的毛刺发生，增加了消除毛刺模块。具体原理如下，当相位调节使能信号有效后，消除毛刺模块开始工作，该模块检测Mux模块输出时钟ckint的下降沿，则输出信号gate从1变成0，当检测到下一个下降沿来的时候，gate从0变成1，用gate信号与时钟ckint进行与逻辑，从而得到无毛刺输出的时钟ckout，波形示意图如图4，此相位调整要求M≥1。

相位调整的起始点至少是2/(N+1)*2π，对于相位调节值为1/(N+1)*2π，即M＝0的情况。当M＝0时，计数器状态初始值是0，输出也是0，ckp保持高电平不变，输出时钟也是保持高电平，我们让计数器初始值为0的状态只保持一个输入时钟周期，在下一个输入时钟周期，计数器的状态初始值又回到N。这样，在M＝0的时候，输出时钟有了一个输入时钟周期的相位延时，且没有毛刺，波形示意图如图4。综上所述，该分频器的输出时钟相位调节范围是2π/(N+1)～2π，精度是2π/(N+1)，满足系统的应用要求。

图5是根据本申请第一实施方式的一个分频器(N＝4、P＝3)的波形示意图。

本申请的第二实施方式涉及一种芯片，包括本申请第一实施方式的分频器。第一实施方式中的所有技术细节可以应用于本实施方式，以及所产生的有益效果都适用于本实施方式。

需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。

在本申请提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。

Claims (8)

1.一种分频器，其特征在于，用于根据输入的第一时钟号生成并输出第二时钟信号，所述第二时钟信号的分频比、占空比任意连续可调且相位在预设范围内连续可调；所述分频器包括多路复用器，以及，

系数调节模块，用于输出分频比调节系数、相位调节系数和占空比调节系数；

可编程计数器，用于根据输入的第一时钟信号和从相位调节模块输入的分频比调节系数和/或相位调节系数进行计数并输出计数值；

判决模块，用于根据从所述可编程计数器输入的计数值和从所述系数调节模块输入的占空比调节系数以输出第一控制信号和第二控制信号，其中，所述判决模块包括第一判决子模块和第二判决子模块，所述第一判决子模块用于如果从该可编程计数器输入的计数值为零，则输出的所述第一控制信号为低电平，否则为高电平，以及第二判决子模块用于如果该输入的计数值等于占空比调节系数，则输出的所述第二控制信号为低电平，否则为高电平；

包括第一与非门、第二与非门和第二触发器的第一信号生成器，用于根据从所述判决模块输入的所述第一控制信号和所述第二控制信号输出第一频率信号到所述多路复用器的第一输入端，其中所述第二与非门用于根据从所述第二判决子模块输入的电平信号和从所述第二触发器输入的信号以输出第四控制信号，所述第一与非门用于将从所述第一判决子模块输入的电平信号和从所述第二与非门输入的第四控制信号以输出第五控制信号到所述第二触发器，所述第二触发器用于根据输入的第一时钟信号和所述第五控制信号输出第一频率信号；

包括反相器、或门和第三触发器的第二信号生成器，用于将输入的第一时钟信号延迟半个周期得到第二频率信号，并根据所述第二频率信号和从所述第一信号生成器输入的第一频率信号输出第三频率信号到所述多路复用器的第二输入端，其中所述反相器用于将输入的第一时钟信号取反运算后得到第二频率信号并输出到所述第三触发器的时钟输入端，所述第三触发器用于根据所述第二频率信号和从所述第二触发器输入的第一频率信号输出第四频率信号，以及所述或门用于根据从所述第二触发器输入的第一频率信号和从所述第三触发器输入的第四频率信号输出第三频率信号；

输出控制模块，用于根据从所述相位调节模块输入的分频比调节系数控制所述多路复用器从所述第一频率信号和所述第三频率信号选择一个作为第二时钟信号输出。

2.如权利要求1所述的分频器，其特征在于，所述多路复用器的第三输入端用于输入第一时钟信号，以及所述输出控制模块还用于根据从所述相位调节模块输入的分频比调节系数控制所述多路复用器从所述第一时钟信号、所述第一频率信号和所述第三频率信号选择一个作为所述第二时钟信号输出。

3.如权利要求1或2所述的分频器，其特征在于，所述分频器还包括毛刺消除模块，用于如果相位调节系数改变，采集并处理所述多路复用器的输出信号，以输出无毛刺的所述第二时钟信号；

所述输出控制模块包括检测单元和第一触发器，所述检测单元用于检测从所述相位调节模块输入的分频比调节系数，选择所述分频比调节系数为奇数、偶数和零中的一个并输出，以及所述第一触发器用于根据输入的第一频率信号和所述检测单元的输出，以产生并输出第三控制信号到所述多路复用器的控制端。

4.如权利要求3所述的分频器，其特征在于，所述第一触发器还用于如果所述检测单元输出为奇数，则控制所述多路复用器输出第一频率信号，如果所述检测单元输出为偶数，则控制所述多路复用器输出第三频率信号，以及如果所述检测单元输出为零，则控制所述多路复用器输出第一时钟信号。

5.如权利要求3所述的分频器，其特征在于，所述毛刺消除模块包括采集单元和与门，其中所述采集单元用于如果相位调节系数改变，则采集所述多路复用器的输出信号的下降沿并根据所采集的下降沿输出门信号，以及所述与门用于根据所述多路复用器的输出信号和从所述采集单元输入的门信号输出无毛刺的第二时钟信号。

6.如权利要求5所述的分频器，其特征在于，所述采集单元还用于如果相位调节系数改变，则采集所述多路复用器的输出信号的下降沿，检测到第一个下降沿时输出门信号从高电平变为低电平，当检测到第二个下降沿时，输出门信号从低电平变成高电平。

7.如权利要求1所述的分频器，其特征在于，所述可编程计数器包括同步可编程计数器和异步可编程计数器；

所述预设范围是

所述相位调节的精度是

其中N≥0，N为所述分频比调节系数。

8.一种芯片，其特征在于，包括权利要求1-7中任意一项所述的分频器。

Images