KR20070067691A - 무선 칩 및 그 제조 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은 무선 칩의 비용을 감소시키며, 더욱이 무선 칩을 대량생산하여 무선 칩의 비용을 감소시키며, 게다가 소형화 및 경량화된 무선 칩을 제공하는데 있다. 유리 기판 또는 석영 기판으로부터 박리된 박막 집적 회로가 제 1 기존 재료와 제 2 기본 재료 사이에 형성되는 무선 칩은 본 발명에 따라 제공된다. 실리콘 기판으로 형성된 무선 칩과 비교할때, 본 발명에 따른 무선 칩은 소형화, 박막화 및 경량화를 달성한다. 본 발명에 따른 무선 칩에 포함된 박막 집적 회로는 적어도 LDD(저농도 도핑된 드레인) 구조를 가진 n-형 박막 트랜지스터, 단일 드레인 구조를 가진 p-형 박막 트랜지스터, 및 안테나로서 기능하는 도전층을 포함한다.
무선 칩, 박막 집적 회로, 논리 회로

Description

무선 칩 및 그 제조 방법{Wireless chip and manufacturing method thereof}
본 발명은 무선 칩 및 그 제조 방법에 관한 것이다.
최근 몇년 동안, 무선으로 데이터를 전송 및 수신하는 무선 칩은 활발하게 개발되었다. 데이터를 전송 및 수신하는 무선 칩은 IC 칩, RF 태그, 무선 태그, 전자 태그, 무선 프로세서, 무선 메모리, RFID(무선 주파수 식별), RF 칩, IC 태그, IC 라벨, 전자 칩 등으로 언급된다(예컨대, 참조문헌 1: 일본 특허 공개공보 제2004-221570호(도 13) 참조). 실리콘 기판을 사용하는 무선 칩은 지금 실제로 사용되고 있는 무선 칩들에서 주로 사용된다.
비록 무선 칩을 저비용으로 보급하는 것을 시도하였을지라도, 실리콘 기판이 고가이기 때문에 무선 칩의 비용을 감소시키는 것이 곤란하였다. 더욱이, 상업적 실리콘 기판은 길어야 대략 30cm인 원형 직경을 가진다. 따라서, 대량생산이 곤란하며, 따라서 무선 칩의 비용을 감소시키는 것이 곤란하다.
더욱이, 다양한 분야에 무선 칩을 활동적으로 사용하는 것이 예상되며, 무선 칩은 다양한 물품들에 부착 및 장착하여 사용된다. 따라서, 무선 칩은 소형화 및 경량화되는 것이 요구된다. 무선 칩이 부착되는 일부 물품들이 구부러지기 쉽기 때문에, 무선 칩이 플렉시블 형상으로 용이하게 처리될 것이 요구된다.
이러한 상황을 감안하여, 본 발명의 목적은 무선 칩의 비용을 감소시키고, 게다가 무선 칩을 대량생산하여 무선 칩의 비용을 감소시키며, 더욱이 소형화 및 경량화된 무선 칩을 제공하는데 있다.
박막 집적 회로가 제 1 기본 재료와 제 2 기본 재료 사이에 형성되는 무선 칩은 본 발명에 따라 제공된다. 실리콘 기판으로 형성된 무선 칩과 비교할때, 본 발명에 따른 무선 칩은 소형화, 박막화 및 경량화를 달성한다. 더욱이, 박막 집적 회로가 기판으로 박리(peel)되기 때문에, 무선 칩은 플렉시블 형상으로 용이하게 처리될 수 있다.
본 발명에 따른 무선 칩에 포함된 박막 집적 회로는 적어도 단일 드레인 구조를 가진 n-형(n-채널형) 박막 트랜지스터, 단일 드레인 구조를 가진 p-형(p-채널형) 박막 트랜지스터, 및 안테나로서 기능하는 도전층을 가진다.
본 발명에 따른 무선 칩에 포함된 박막 집적 회로의 구조가 이하에서 상세히 기술된다. 본 발명의 일 특징에 따르면, 박막 집적 회로는 제 1 절연층위에 제공된 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터; 상기 제 1 박막 트랜지스터 및 상기 제 2 박막 트랜지스터를 커버하는 제 2 절연층; 제 2 절연층과 접촉하며 소스 또는 드레인 배선으로서 기능하는 제 1 도전층; 상기 제 1 도전층을 커버하는 제 3 절연층; 제 1 절연층과 접촉하고 안테나로서 기능하는 제 2 도전층; 및 제 2 도전층을 커버하는 제 4 절연층을 포함하며, 상기 제 1 박막 트랜지스터에 포함된 제 1 반도체층은 채널 형성 영역 및 n-형 불순물 영역을 가지며; 상기 제 2 박막 트랜지스터에 포함된 제 2 반도체층은 채널 형성 영역 및 p-형 불순물 영역을 가진다.
더욱이, 본 발명에 따른 무선 칩에 포함된 박막 집적 회로는 적어도 LDD(저농도 도핑된 드레인) 구조를 가진 n-형 박막 트랜지스터, 단일 드레인 구조를 가진 p-형 박막 트랜지스터, 및 안테나로서 기능하는 도전층을 가진다. 무선 칩의 전력이 안테나로부터 공급될때, 전원을 안정화하는 것이 곤란하며 가능한 많이 전력 소비를 제어하는 것이 필요하다. 만일 전력 소비가 증가하면, 이는 예컨대 판독기/기록기의 전력 소비가 증가되거나, 또는 다른 장치 또는 인간 몸에 악영향을 미치거나, 또는 강한 전자기파를 입력하는 것이 필요하기 때문에 무선 칩 및 판독기/기록기 사이의 통신 거리가 제한되는 단점을 유발한다. 그러나, 본 발명에 따른 무선 칩이 LDD 구조를 가진 n-형 박막 트랜지스터를 가지기 때문에, 누설 전류는 감소될 수 있으며, 이는 저전력 소비를 달성한다. 따라서, 암호화 처리와 같은 복잡한 프로세스가 수행될때조차, 전원의 안정화는 전원을 불안정하게 하지 않고 달성된다. 게다가, 강한 전자기파를 입력하는 것이 필요치 않으며, 이에 따라 판독기/기록기와의 통신 거리는 개선될 수 있다.
본 발명에 따른 무선 칩에 포함된 박막 집적 회로의 구조가 상세히 기술된다. 본 발명의 다른 특징에 따르면, 박막 집적 회로는 제 1 절연층위에 제공된 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터; 제 1 박막 트랜지스터 및 상기 제 2 박막 트랜지스터를 커버하는 제 2 절연층; 제 2 절연층과 접촉하고 소스 또는 드레인 배선으로서 기능하는 제 1 도전층; 제 1 도전층을 커버하는 제 3 절연층; 제 3 절연층과 접촉하고 안테나로서 기능하는 제 2 도전층; 및 제 2 도전층을 커버하는 제 4 절연층을 포함한다. 제 1 박막 트랜지스터는 게이트 전극층의 측면 표면과 접촉하고 제 1 n-형 불순물 영역과 중첩되는 측벽 절연층을 가진다. 제 1 n-형 불순물 영역의 불순물 원소의 농도는 제 2 n-형 불순물 영역의 불순물 원소의 농도보다 낮다. 제 2 박막 트랜지스터는 채널 형성 영역 및 p-형 불순물 영역을 가진다.
상기 구조를 가진 박막 집적 회로에 있어서, 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터에 포함된 반도체층들 각각의 채널 길이는 1㎛ 내지 3 ㎛이다. 더욱이, 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터에 포함된 게이트 전극은 탄탈 질화물층 및 탄탈 질화물층위의 텅스텐층을 각각 포함한다.
제 1 도전층은 제 1 티타늄층, 제 1 티타늄층위의 알루미늄층, 및 알루미늄층위의 제 2 티타늄층을 포함한다. 더욱이, 제 1 도전층은 티타늄 질화물층, 티타늄 질화물층위의 제 1 티타늄층, 제 1 티타늄층위의 알루미늄층, 및 알루미늄층위의 제 2 티타늄층을 포함한다.
제 2 도전층은 알루미늄층을 포함한다. 더욱이, 제 2 도전층은 티타늄층 및 티타늄층위의 알루미늄층을 포함한다.
제 1 절연층은 실리콘 산화물층, 실리콘 산화물층위의 실리콘 산화 질화물층, 및 실리콘 산화 질화물층위의 실리콘 옥시니트라이드층을 포함한다. 더욱이, 제 1 절연층은 제 1 실리콘 옥시니트라이드층, 제 1 실리콘 옥시니트라이드층위의 실리콘 산화 질화물층, 및 실리콘 산화 질화물층위의 제 2 실리콘 옥시니트라이드층을 포함한다. 더욱이, 제 1 절연층은 실리콘 산화 질화물층 및 실리콘 산화 질화물층위의 실리콘 옥시니트라이드층을 포함한다.
제 2 절연층은 단일층 또는 적층의 무기층(inorganic layer)을 포함한다. 더욱이, 제 3 절연층은 유기층(organic layer) 및 상기 유기층위의 무기층을 포함한다. 더욱이, 제 3 절연층은 단일층 또는 적층의 무기층을 포함한다. 게다가, 제 4 절연층은 유기층을 포함한다. 게다가, 제 1 기본 재료 및 제 2 기본 재료 중 하나 또는 둘 모두는 한 표면상에서 접착층을 가진다.
본 발명에 따른 무선 칩을 제조하는 방법에 따르면, 다수의 무선 칩들은 기판위에 박리층을 형성하고, 박리층위에 다수의 박막 집적 회로를 형성하며, 박리층을 제거하며, 기본 재료에 의해 박막 집적 회로들을 밀봉함으로써 형성된다. 다수의 무선 칩들이 본 발명의 제조 방법에 따라 동시에 형성될 수 있기 때문에, 무선 칩의 비용은 감소될 수 있다. 더욱이, 측면의 크기가 제한되지 않는 기판(예컨대, 유리 기판)은 실리콘 기판 대신에 사용되며, 이에 따라 무선 칩의 생산성은 현저하게 개선될 수 있다. 원형 실리콘 기판의 무선 칩을 취하는 경우와 비교하여, 이러한 현저한 장점이 제공된다.
본 발명의 다른 특징에 따르면, 무선 칩을 제조하는 방법은 기판위에 박리층(peeling layer)을 형성하는 단계; 상기 박리층위에 제 1 절연층을 형성하는 단계; 상기 제 1 절연층위에 비결정 반도체층을 형성하는 단계; 비결정 반도체층을 결정화함으로써 결정 반도체층을 형성하는 단계; 결정 반도체층위에 게이트 절연층을 형성하는 단계; 게이트 절연층위에 게이트 전극으로서 기능하는 제 1 도전층을 형성하는 단계; 마스크로서 제 1 도전층을 사용하여 결정 반도체층에 불순물 원소를 첨가함으로써 제 1 n-형 불순물 영역 및 p-형 불순물 영역을 형성하는 단계; 제 1 도전층의 측면 표면과 접촉하고 제 1 n-형 불순물 영역의 부분과 중첩되는 측벽 절연층을 형성하는 단계; 마스크로서 측벽 절연층을 사용하여 제 1 n-형 불순물 영역에 불순물 원소를 첨가함으로써 제 2 n-형 불순물 영역 및 제 3 n-형 불순물 영역을 형성하는 단계; 제 1 도전층위에 제 2 절연층을 형성하는 단계; 제 2 절연층과 접촉하고 소스 또는 드레인 배선으로서 기능하는 제 2 도전층을 형성하는 단계; 제 2 도전층을 커버하기 위해 제 3 절연층을 형성하는 단계; 및 제 3 절연층과 접촉하고 안테나로서 기능하는 제 3 도전층을 형성하는 단계를 포함한다.
상기 단계들후에, 다음과 같은 4가지의 단계들이 존재한다. 즉, 박리층을 노출시키기 위해 제 1 절연층, 게이트 절연층, 제 2 절연층 및 제 3 절연층을 에칭함으로써 개구부를 형성하는 단계; 제 3 도전층을 커버하기 위해 제 4 절연층을 형성하는 단계; 및 개구부에 에칭제를 도입하고 박리층을 제거함으로써 기판으로서 적어도 결정 반도체층, 게이트 절연층, 및 제 1 도전층을 포함하는 박막 트랜지스터를 가진 박막 집적 회로를 박리하는 단계가 존재한다.
다른 단계들은 제 3 도전층을 커버하기 위해 제 4절연층을 형성하는 단계; 박리층을 노출시키기 위해 제 1 절연층, 게이트 절연층, 제 2 절연층, 제 3 절연층 및 제 4절연층을 에칭함으로써 개구부를 형성하는 단계; 및 개구부에 에칭제를 도입하여 박리층을 제거함으로써 기판으로부터 적어도 결정 반도체층, 게이트 절연층 및 제 1 도전층을 포함하는 박막 트랜지스터를 포함하는 박막 집적 회로를 박리하는 단계이다.
또 다른 단계들은 박리층을 노출시키기 위해 제 1 절연층, 게이트 절연층, 제 2 절연층 및 제 3 절연층을 에칭함으로써 개구부를 형성하는 단계; 제 3 도전층을 커버하기 위해 제 4 절연층을 형성하는 단계; 개구부에 에칭제를 도입함으로써 박리층을 선택적으로 제거하는 단계; 및 물리적 수단(물리력)에 의해 기판으로부터 적어도 결정 반도체층, 게이트 절연층, 및 제 1 도전층을 포함하는 박막 트랜지스터를 가진 박막 집적 회로를 박리하는 단계이다.
또 다른 단계들은 제 3 도전층을 커버하기 위해 제 4 절연층을 형성하는 단계; 박리층을 노출시키기 위해 제 1 절연층, 게이트 절연층, 제 2 절연층, 제 3 절연층 및 제 4 절연층을 에칭함으로써 개구부를 형성하는 단계; 개구부에 에칭제를 도입함으로써 박리층을 선택적으로 제거하는 단계; 및 물리적 수단(물리력)에 의해 기판으로부터 적어도 결정 반도체층, 게이트 절연층, 및 제 1 도전층을 포함하는 박막 트랜지스터를 가진 박막 집적 회로를 박리하는 단계이다.
본 발명의 다른 특징에 따르면, 기판은 상기 단계들을 가진 본 발명에 따른 무선 칩 제조 방법에서 유리 기판이다. 선택적으로, 기판은 석영 기판이다. 더욱이, 텅스텐 또는 몰리브덴을 포함하는 층은 박리층으로서 스퍼터링 방법에 의해 산소 분위기에서 형성된다. 텅스텐 산화물(WOx)을 포함하는 층은 박리층으로서 스퍼터링 방법에 의해 산소 분위기에서 형성되며, 상기 값 x는 0 < x < 3을 만족한다. 더욱이, 실리콘을 포함하는 층은 박리층으로서 형성된다. 텅스텐 또는 몰리브덴을 포함하는 층은 박리층으로서 형성된다. 게다가, 텅스텐 또는 몰리브덴을 포함하는 층이 형성되며, 이 층위에 실리콘의 산화물을 포함하는 층이 박리층으로서 형성된다. 게다가, 에칭제는 할로겐 플루오르화물을 포함하는 가스 또는 액체이다.
박막 집적 회로가 실리콘 기판외의 기판을 사용하여 형성되는 본 발명에 따르면, 다수의 무선 칩이 동시에 형성될 수 있기 때문에, 무선 칩의 비용은 감소될 수 있다. 더욱이, 기판으로부터 박리되는 박막 집적 회로가 사용되기 때문에, 소형화되고 박막화되며 경량화된 무선 칩이 제공될 수 있다. 게다가, 플렉시블 형상으로 용이하게 처리되는 무선 칩이 제공될 수 있다.
도 1은 본 발명에 따른 무선 칩 및 이의 제조 방법을 설명한 도면.
도 2a 및 도 2b는 본 발명에 따른 무선 칩 및 이의 제조 방법을 각각 설명한 도면.
도 3은 본 발명에 따른 무선 칩 및 이의 제조 방법을 설명한 도면.
도 4a 및 4b는 본 발명에 따른 무선 칩 및 이의 제조 방법을 각각 설명한 도면.
도 5a 및 도 5b는 본 발명에 따른 무선 칩 및 이의 제조 방법을 각각 설명한 도면.
도 6a 및 도 6b는 본 발명에 따른 무선 칩 및 이의 제조 방법을 각각 설명한 도면.
도 7은 본 발명에 따른 무선 칩 및 이의 제조 방법을 설명한 도면.
도 8a 및 도 8b는 본 발명에 따른 무선 칩 및 이의 제조 방법을 각각 설명한 도면.
도 9는 본 발명에 따른 무선 칩 및 이의 제조 방법을 설명한 도면.
도 10a 및 도 10b는 본 발명에 따른 무선 칩 및 이의 제조 방법을 각각 설명한 도면.
도 11은 본 발명에 따른 무선 칩 및 이의 제조 방법을 설명한 도면.
도 12는 본 발명에 따른 무선 칩의 구조를 설명한 도면.
도 13은 본 발명에 따른 무선 칩의 구조를 설명한 도면.
도 14는 본 발명에 따른 무선 칩의 구조를 설명한 도면.
도 15a 내지 도 15e는 본 발명에 따른 무선 칩의 사용 패턴들을 각각 도시한 도면.
도 16a 및 도 16b는 본 발명에 따른 무선 칩의 사용 패턴들을 각각 도시한 도면.
도 17은 본 발명에 따른 무선 칩을 설명한 도면.
도 18a 및 도 18b는 본 발명에 따른 무선 칩 및 이의 제조 방법을 각각 설명한 도면.
도 19a 및 도 19b는 본 발명에 따른 무선 칩 및 이의 제조 방법을 각각 설명한 도면.
도 20a 및 도 20b는 본 발명에 따른 무선 칩 및 이의 제조 방법을 각각 설명한 도면.
도 21은 본 발명에 따른 무선 칩의 구조를 설명한 도면.
도 22a 및 도 22b는 본 발명에 따른 무선 칩의 구조를 각각 설명한 도면.
도 23a 내지 도 23d는 본 발명에 따른 무선 칩의 구조를 각각 설명한 도면.
도 24a 내지 도 24d는 본 발명에 따른 무선 칩의 구조를 각각 설명한 도면.
도 25는 다수의 샘플들에서 에칭율의 온도 종속성을 도시한 그래프.
도 26은 본 발명에 따른 무선 칩의 구조를 설명한 도면.
비록 본 발명이 첨부 도면들을 참조하여 실시예 모드들에 의해 기술될지라도, 다양한 변형들 및 수정들이 당업자에게 명백할 것이라는 것이 이해되어야 한다. 따라서, 만일 이러한 변형들 및 수정들이 본 발명의 범위로부터 벗어나지 않으면, 이들 변형들 및 수정들은 여기세 포함되는 것으로 구성되어야 한다. 동일한 부분은 이후에 기술된 본 발명의 구조를 도시한 여러 도면들에서 동일한 도면부호에 의해 표시된다는 것에 유의해야 한다.
[실시예 모드]
본 발명에 따른 무선 칩을 제조하기 위한 방법은 도면들을 참조하여 설명될 것이다.
첫째, 박리층(11)은 기판(10)의 한 표면위에 형성된다(도 2a의 단면도 및 도 3의 평면도 참조). 절연층이 한 표면상에 형성되는, 유리 기판, 석영 기판, 금속 기판 또는 스테인레스 기판; 처리온도에 견디는 내열성 플라스틱 기판 등은 기판(10)을 위해 사용된다. 만일 이러한 기판이 기판(10)을 위해 사용되면, 크기 및 형상은 상당히 제한되지 않으며, 따라서 무선 칩의 생산성은 예컨대 크기가 1m 이 상인 직사각형 기판이 사용되는 동안 현저하게 개선될 수 있다. 원형 실리콘 기판의 무선 칩들을 제거한 경우와 비교하여, 이러한 장점은 현저하다. 더욱이, 기판(10)위에 형성된 박막 집적 회로는 기판(10)으로부터 박리된다. 특히, 본 발명에 따라 제공된 무선 칩은 기판(10)을 가지지 않는다. 따라서, 박막 집적 회로가 박리되는 기판(10)은 다수번 재사용될 수 있다. 따라서, 무선 칩의 비용은 기판(10)이 재사용되는 경우에 감소될 수 있다. 석영 기판은 재사용되는 기판(10)으로서 바람직할 수 있다.
이러한 실시예 모드에 있어서, 박막은 기판(10)의 한 표면위에 형성된후 박리층(11)을 제공하기 위해 포토리소그라피 방법에 의해 선택적으로 패터닝되나, 이러한 프로세스는 본 발명에서 필수요건이 아니다. 만일 필요하지 않으면, 박리층을 반드시 선택적으로 제공할 필요가 없으며 전체 표면위에 제공될 수 있다.
박리층(11)은 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈(Ta), 니오늄(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 및 실리콘(Si), 또는 이들 엘리먼트를 주성분으로서 포함하는 합금 재료 또는 화합물 재료로 형성된 단일층 또는 적층들에 알려진 수단(스퍼터링 방법, 플라즈마 CVD 방법 등)에 의해 형성된다. 실리콘을 포함하는 층의 결정구조는 비결정 상태, 마이크로결정 상태 또는 다결정 상태 중 어느 하나일 수 있다.
박리층(11)이 단일층 구조를 가질때, 텅스텐층, 몰리브덴층 또는 텅스텐 및 몰리브덴의 혼합물을 포함하는 층을 형성하는 것이 바람직하다. 선택적으로, 텅스 텐의 산화물 또는 옥시니트라이드를 포함하는 층, 몰리브덴의 산화물 또는 옥시니트라이드를 포함하는 층, 또는 텅스텐 및 몰리브덴의 혼합물의 산화물 또는 옥시니트라이드를 포함하는 층이 형성된다. 텅스텐 및 몰리브덴의 혼합물이 예컨대 텅스텐 및 몰리브덴의 합금에 대응한다. 더욱이, 텅스텐의 산화물은 또한 텅스텐 산화물로서 언급된다.
박리층(11)이 적층 구조를 가질때, 텅스텐층, 몰리브덴층, 또는 텅스텐 및 몰리브덴의 혼합물을 포함하는 층을 제 1층으로서 형성하고, 산화물, 질화물, 옥시니트라이드, 또는 텅스텐, 몰리브덴 또는 텅스텐 및 몰리브덴의 혼합물의 산화 질화물을 제 2층으로서 형성하는 것이 바람직하다.
박리층(11)이 텅스텐을 포함하는 층 및 텅스텐의 산화물을 포함하는 층의 적층 구조를 가지도록 형성될때, 텅스텐의 산화물을 포함하는 층이 텅스텐을 포함하는 층 및 이 층위에서 실리콘 산화물을 포함하는 층을 형성함으로써 텅스텐층과 실리콘 산화물층 사이의 인터페이스내에 형성된다. 이는 질화물, 옥시니트라이드, 및 텅스텐의 질화물 산화물을 포함하는 층을 형성하는 경우에서와 동일하다. 텅스텐을 포함하는 층이 형성된후에, 이 층위에 실리콘 질화물층, 실리콘 옥시니트라이드층 또는 실리콘 산화질화물 층이 형성된다. 텅스텐을 포함하는 층이 형성된후, 이 층위에 형성되는 실리콘 산화물층, 실리콘 옥시니트라이드층, 실리콘 산화질화물층 등은 기본으로서 절연층 기능한다.
박리층(11)이 텅스텐을 포함하는 층 및 텅스텐 화합물을 포함하는 층의 적층 구조를 가지도록 형성될때, 텅스텐을 포함하는 층이 스퍼터링 방법에 의해 우선 형 성될 수 있으며, 그 다음에 텅스텐 산화물을 포함하는 층이 스퍼터링 방법에 의해 형성될 수 있다. 선택적으로, 텅스텐을 포함하는 층이 스퍼터링 방법에 의해 먼저 형성될 수 있으며, 그 다음에 텅스텐층의 일부분을 산화시킴으로써 텅스텐 산화물층이 형성될 수 있다.
텅스텐의 산화물은 WOx으로 표현되며, 여기서 x는 2 내지 3이다(바람직하게, 2
Figure 112007023098610-PCT00001
x<3). x가 2(WO2), 2.5(W2O5), 2.75(W4O11), 3(WO3) 등 인 경우가 존재한다. 텅스텐의 산화물을 형성할때, 상기 x값은 특히 제한되지 않으며 에칭율에 따라 값을 결정하는 것이 바람직하다.
그러나, 이는 가장 바람직한 에칭율을 가지는 산화물 분위기에서 스퍼터링 방법에 의해 형성되는 텅스텐의 산화물을 포함하는 층(WOx;0<x<3)이다. 따라서, 제조시간을 단축하기 위해, 박리층으로서 스퍼터링 방법에 의해 산소 분위기에서 텅스텐의 산화물을 포함하는 층을 형성하는 것이 바람직하다.
비록 박리층(11)이 상기 프로세스를 포함하는 기판(10)과 접촉하도록 형성될지라도, 본 발명은 이러한 프로세스에 제한되지 않는다. 기본층인 절연층은 기판(10)과 접촉하도록 형성될 수 있으며, 박리층(11)은 절연층과 접촉하도록 형성될 수 있다.
그 다음에, 기본층인 절연층은 박리층(11)을 커버하기 위해 형성된다. 기본층인 절연층은 알려진 수단(스퍼터링 방법, 플라즈마 CVD 방법 등)에 의해 실리콘의 산화물 또는 실리콘의 질화물을 포함하는 층의 단일층 또는 적층들로 형성된다. 실리콘의 산화물 재료는 실리콘 산화물, 실리콘 옥시니트라이드, 실리콘 산화질화물 등에 대응하는 실리콘(Si) 및 산화물(O)을 포함하는 재료이다. 실리콘의 질화물 재료는 실리콘 질화물, 실리콘 옥시니트라이드, 실리콘 산화질화물 등에 대응하는, 실리콘 및 질화물(N)을 포함하는 재료이다.
기본층인 절연층이 2층 구조를 가지면, 제1층으로서 실리콘 산화질화물을 형성하고 제 2층으로서 실리콘 옥시니트라이드층을 형성하는 것이 바람직하다. 기본층인 절연층이 3층 구조를 가질때, 제 1층의 절연층(12)으로서 실리콘 산화물을 형성하고, 제 2층의 절연층(13)으로서 실리콘 산화 질화물층을 형성하며, 제 3층의 절연층(14)으로서 실리콘 옥시니트라이드층을 형성하는 것이 바람직하다. 선택적으로, 절연층(12)으로서 실리콘 옥시니트라이드층을 형성하고, 절연층(13)으로서 실리콘 산화 질화물층을 형성하며, 절연층(14)으로서 실리콘 옥시니트라이드층을 형성하는 것이 바람직할 수 있다. 도 2a에 도시된 단면 구조는 기본층인 절연층이 3층 구조를 가지는 경우이다. 기본층인 절연층은 기판(10)으로부터 불순물들의 입력을 방지하는 차단막으로서 기능한다.
그 다음에, 비결정 반도체층(예컨대, 비결정 실리콘을 포함하는 층)은 기본층인 것으로 절연층(14)위에 형성된다. 비결정 반도체층은 알려진 수단(스퍼터링 방법, LPCVD 방법, 플라즈마 CVD 방법 등)에 의해 25nm 내지 200nm(바람직하게, 30nm 내지 150nm)의 두께로 형성된다. 다음으로, 비결정 반도체층은 결정 반도체층을 형성하기 위해 알려진 결정방법(레이저 결정 방법, RTA 방법, 어닐링 노를 사용하는 열적 결정화 방법, 금속 원소 촉진 결정화를 사용하는 열적 결정화 방법, 금속 원소 촉진 결정화를 사용하는 열적 결정화 방법 및 레이저 결정화 방법이 결합된 방법 등)에 의해 결정화된다. 그 다음에, 획득된 결정 반도체층은 결정 반도체층들(15, 16)을 형성하기 위해 적정 형상으로 패터닝된다.
결정 반도체층들(15, 16)의 제조 프로세스의 특정 예는 다음과 같다. 첫째, 66nm 두께의 비결정 반도체층은 플라즈마 CVD 방법을 사용함으로써 형성된다. 그 다음에, 금속 원소 촉진 결정화인 니켈 포함 용액이 비결정 반도체층위에서 유지된후에, 탈수소반응 처리(한시간동안 500℃에서) 및 열적 결정화 처리(4시간동안 550℃에서)는 결정 반도체층을 형성하기 위해 비결정 반도체층에 대해 수행된다. 그 다음에, 결정 반도체층들(15, 16)은 필요한 경우에 레이저 광 조사를 수행하고 포토리소그라피 방법을 사용하여 패터닝 처리를 수행함으로써 형성된다.
연속-발진 또는 펄스형 발진 가스 레이저 또는 솔리드 레이저가 레이저 결정화 방법에 의해 결정 반도체층들을 형성하는 경우에 사용된다는 것에 유의해야 한다. 이하의 레이저, 즉 엑시머 레이저, YAG 레이저, YVO4 레이저, TLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, Ti:사파이어 레이저 등이 가스 레이저로서 사용될 수 있다. 다시 말해서, Cr, Nd, Er, Ho, Ce, Co, Ti, 또는 Tm이 도핑된, YAG, YVO4, YLF 또는 YAlO3와 같은 결정을 사용하는 레이저는 솔리드 레이저로서 사용된다.
더욱이, 비결정 반도체층이 금속 원소 촉진 결정화를 사용함으로써 결정될때, 결정화가 단시간내에 저온에서 가능한 것외에 결정이 동일한 방향으로 성장하 는 것이 유리하며, 결정 반도체층들에서 금속 원소이 유지되기 때문에 OFF 전류가 증가되어 특징이 불안정하게 되는 것은 불리하다. 따라서, 결정 반도체층들위에 게터링 사이트로서 기능하는 비결정 반도체층을 형성하는 것이 바람직하다. 게터링 사이트로서 기능하는 비결정 반도체층이 바람직하게 인 또는 아르곤의 불순물 원소를 포함하도록 하는 것이 필요하기 때문에, 비결정 반도체층이 고농도로 아르곤을 포함하도록 할 수 있는 스퍼터링 방법에 의해 비결정 반도체층을 형성하는 것이 바람직하다. 그 다음에, 금속 원소은 열처리(RTA 방법, 어닐링 노를 사용하는 열적 어닐링)를 수행함으로써 비결정 반도체층에서 확산되며, 그 다음에 금속 원소을 포함하는 비결정 반도체층이 제거된다. 따라서, 결정 반도체층들에서 금속 원소의 함유량은 감소될 수 있거나 또는 금속 원소은 제거될 수 있다.
그 다음에, 결정 반도체층들(15, 16)을 커버하는 게이트 절연층(17)이 형성된다(도 2b 참조). 게이트 절연층(17)은 알려진 수단(플라즈마 CVD 방법 또는 스퍼터링 방법)에 의해 실리콘의 질화물 또는 실리콘의 산화물을 포함하는 층의 단일층 또는 적층들에 형성된다. 특히, 게이트 절연층(17)은 실리콘 산화물을 포함하는 층, 실리콘 옥시니트라이드를 포함하는 층 또는 실리콘 산화 질화물을 포함하는 층의 단일층 또는 적층들로 형성된다.
다음으로, 제 1 도전층 및 제 2 도전층은 게이트 절연층(17)위에 적층된다. 제 1 도전층은 알려진 수단(플라즈마 CVD 방법 또는 스퍼터링 방법)에 의해 20nm 내지 100nm의 두께로 형성된다. 제 2 도전층은 알려진 수단에 의해 100nm 내지 400nm의 두께로 형성된다.
제 1 도전층 및 제 2 도전층은 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오늄(Nd) 등 또는 이러한 성분들을 주성분으로서 포함하는 합금 재료 또는 화합물 재료의 성분으로 형성된다. 선택적으로, 제 1 도전층 및 제 2 도전층은 인 등과 같은 불순물 원소가 도핑되는 다결정 실리콘에 의해 대표되는 반도체 재료로 형성된다. 제 1 도전층 및 제 2 도전층의 결합 예는 다음과 같다. 즉, 탄탈 질화물(TaN: 탄탈(Ta) 및 질소(N)의 조성물 비가 제한되지 않는다) 층 및 텅스텐(W) 층, 텅스텐 질화물(WN: 텅스텐(W) 및 질소(N)의 조성물 비가 제한되지 않는다) 층 및 텅스텐층, 몰리브덴 질화물(MoN: 몰리브덴(Mo) 및 질소(N)의 조성비는 제한되지 않는다) 층 및 몰리브덴(Mo) 층등이 예시된다. 텅스텐 또는 탄탈 질화물이 높은 열저항을 가지기 때문에, 열적 활성화에 목적을 둔 열 처리는 제 1 도전층 및 제 2 도전층을 형성한후에 수행될 수 있다. 더욱이, 2층 구조 대신에 3층 구조의 경우에, 몰리브덴층, 알루미늄층 및 몰리브덴층의 구조를 사용하는 것이 바람직하다.
그 다음에, 레지스트 마스크는 게이트 전극을 형성하는 포토리소그라피 방법 및 에칭 처리를 사용함으로써 형성되며, 게이트 라인은 게이트 전극으로서 각각 기능하는 도전층들(또는 게이트 전극층으로서 언급됨)(18 내지 21)을 형성하기 위해 수행된다.
다음으로, 도전층들(18 내지 21)을 형성하는 레지스트 마스크들은 제거되며, 레지스트 마스크(22)는 포토리소그라피 방법에 의해 새로이 형성된다. 다음으로, n-형 불순물 영역들(23, 24)은 저농도 영역을 형성하기 위해 이온 도핑 방법 또는 이온 불순물 방법에 의해 결정 반도체층(15)내에 n-형 도전성을 첨가하는 불순물 원소를 추가함으로써 형성된다. 그룹 15에 속하는 원소가 n-형 도전성을 첨가하는 불순물 원소를 위해 사용되며, 예컨대 인(P) 또는 비소(As)가 사용된다.
다음으로, 레지스트 마스크(22)는 제거되며, 레지스트 마스크(25)가 포토리소그라피 방법에 의해 새로이 형성된다(도 4a 참조). 다음으로, p-형 불순물 영역들(26, 27)은 결정 반도체층(16)에 p-형 도전성을 첨가하는 불순물 원소를 추가함으로써 형성된다. 예컨대, 붕소(B)는 p-형 도전성을 첨가하는 불순물 원소를 위해 사용된다.
그 다음에, 레지스트 마스크(25)는 제거되며, 절연층(28)이 게이트 절연층(17) 및 도전층들(18 내지 21)(도 4b 참조)을 커버하기 위해 형성된다. 절연층(28)은 실리콘, 실리콘 산화물, 또는 실리콘 질화물과 같은 무기 재료를 포함하는 층(또는 무기층으로서 언급됨) 또는 유기 수지와 같은 유기 재료를 포함하는 층(또는 유기층으로서 언급됨)의 단일층 또는 적층들으로 알려진 수단(플라즈마 CVD 방법 또는 스퍼터링 방법)에 의해 형성된다.
다음으로, 도전층들(18 내지 21)의 측면 표면들과 접촉하는 절연층들(이후 측별 절연층으로서 언급됨)(29, 30)은 주로 수직 방향인 이방성 에칭에 의해 절연층(28)을 선택적으로 에칭함으로써 형성된다(도 5a 참조). 측별 절연층들(29, 30)은 LDD 영역을 형성하기 위해 도핑용 마스크들로서 사용된다.
그 다음에, 레지스트 마스크(31)는 포토리소그라피 방법에 의해 형성된다. 다음으로, 제 1 n-형 불순물 영역들(또한 LDD 영역으로서 언급됨)(34, 35) 및 제 2 n-형 불순물 영역들(32, 33)은 마스크로서 측벽 절연층(29)을 사용함으로써 결정 반도체층(15)내로 n-형 도전성을 첨가하는 불순물 원소를 첨가함으로써 형성된다(도 5b 참조). 제 1 n-형 불순물 영역들(34, 35)에 포함된 불순물 원소의 농도는 제 2 n-형 불순물 영역들(32, 33)에 포함된 불순물 원소의 농도보다 낮다.
LDD 영역을 형성하기 위해 두가지 방법들이 존재한다는 것에 유의해야 한다. 일 방법에서, 게이트 전극은 두개 이상의 층들의 적층 구조를 가지며, 여기서 테이퍼 에칭 또는 이방성 에칭은 게이트 전극에 대해 수행되며, 게이트 전극을 형성하는 하부층의 도전층은 마스크로서 사용된다. 측별 절연층은 다른 방법에서 마스크로서 사용된다. 이전 방법을 사용함으로써 형성되는 박막 트랜지스터는 GOLD(게이트 중첩 저농도 도핑된 드레인) 구조로서 언급된다. 그러나, 테이퍼 에칭 또는 이방성 에칭이 이러한 GOLD 구조에서 수행되기 때문에, LDD 영역의 폭을 제어하는 것이 곤란하며 LDD 영역은 에칭 프로세스가 바람직하게 수행되지 않은 경우에 형성될 수 없다. 그러나, 측벽 절연층이 마스크로서 사용되는 이후의 방법이 본 발명에서 사용되기 때문에, 이전 방법과 비교할때 LDD 영역들의 폭은 용이하게 제어되며 LDD 영역들은 확실하게 형성될 수 있다.
상기 프로세스들을 통해, n-형 박막 트랜지스터(36) 및 p-형 박막 트랜지스터(37)가 완성된다. n-형 박막 트랜지스터(36)는 제 1 n-형 불순물 영역들(34, 35), 제 2 n-형 불순물 영역들(32, 33), 및 채널 형성 영역(38)을 포함하는 활성층; 게이트 절연층(17); 및 게이트 전극으로서 각각 기능하는 도전층들(18, 19)을 가진다. 박막 트랜지스터(36)의 이러한 구조는 LDD 구조로서 언급된다.
p-형 박막 트랜지스터(37)는 p-형 불순물 영역들(26, 27) 및 채널 형성 영역(39)을 포함하는 활성층; 게이트 절연층(17); 및 게이트 전극으로서 각각 기능하는 도전층들(20, 21)을 가진다. 박막 트랜지스터(37)의 이러한 구조는 단일 드레인 구조로서 언급된다.
더욱이, 상기 프로세스들을 통해 완성되는 박막 트랜지스터(36) 및 박막 트랜지스터(37) 각각의 채널 길이는 1㎛ 내지 5㎛, 바람직하게 1㎛ 내지 3㎛이다. 상기 특징에 따르면, 응답 속도가 개선될 수 있다. 채널 길이가 회로에 따라 개별적으로 세팅될 수 있다는 것에 유의해야 한다. 예컨대, 고속 동작이 필요치 않는 전력 공급회로에 포함되는 박막 트랜지스터의 채널 길이는 3㎛이고 다른 회로들에서 박막 트랜지스터의 채널 길이가 1㎛인 것이 바람직하다.
그 다음에, 레지스트 마스크(31)는 제거되며, 절연층은 박막 트랜지스터들(36, 37)을 커버하기 위해 단일층 또는 적층들로 형성된다(도 6a 참조). 박막 트랜지스터들(36, 37)을 커버하는 절연층은 실리콘 산화물 또는 실리콘 질화물과 같은 무기 재료; 폴리이미드, 폴리아미드, 벤조사이클로부텐, 아크릴 또는 에폭시 수지 등의 단일층 또는 적층들로 알려진 수단(SOG 방법, 드롭렛 방전 방법 등)에 의해 형성된다.
더욱이, 박막 트랜지스터들(36, 37)을 커버하는 절연층은 SOG 방법 또는 드롭렛 방전 방법에 의해 실록산으로 형성될 수 있다. 실록산은 실리콘(Si) 및 산소(O)의 결합에 의해 형성된 스켈톤 구조로 구성된다. 적어도 수소를 포함하는 유기 기(알킬 기 또는 방향족 탄화수소와 같은), 플루오로 기, 또는 적어도 수소 및 플루오로 기를 포함하는 유기 기를 치환기로서 사용하는 것이 바람직하다.
도 6a에 도시된 단면 구조는 박막 트랜지스터들(36, 37)을 커버하는 절연층이 3층 구조를 가지는 경우이다. 이의 구조로서, 예컨대 실리콘 산화물을 포함하는 층이 제 1 절연층(40)으로서 형성되고, 실리콘 질화물을 포함하는 층이 제 2 절연층(41)으로서 형성되며 실리콘 산화물을 포함하는 층이 제 3 절연층(42)으로서 형성되는 것이 바람직하다.
절연층들(40 내지 42)을 형성하기전에 또는 절연층들(40 내지 42) 사이에 하나 또는 다수의 박막들을 형성한후에 반도체층의 결정성의 복원, 반도체층에 첨가되는 불순물 원소의 활성화, 또는 반도체층의 수소화에 목적을 두고 열처리를 수행하는 것이 바람직하다는 것에 유의해야 한다. 열적 어닐링 방법, 레이저 어닐링 방법, RTA 방법 등을 열처리에 적용하는 것이 바람직하다.
그 다음에, p-형 불순물 영역들(26, 27) 및 n-형 불순물 영역들(32, 33)을 노출시키는 접촉 홀들은 포토리소그라피 방법에 의해 절연층들(40 내지 42)을 에칭함으로써 형성된다. 다음으로, 도전층들은 접촉 홀들을 충진하기 위해 형성되며 소스 또는 드레인 배선으로서 각각 기능하는 도전층들(43 내지 45)을 형성하기 위해 처리된 패턴을 가진다.
도전층들(43 내지 45)은 티타늄(Ti), 알루미늄(Al), 및 네오디뮴(Nd), 또는 이들 성분을 주성분으로서 포함하는 합금 재료 또는 화합물 재료의 단일층 또는 적층들로 알려진 수단(플라즈마 CVD 방법 또는 스퍼터링 방법)에 의해 형성된다. 주성분으로서 알루미늄을 포함하는 합금 재료는 주성분이 알루미늄인, 니켈을 포함하 는 합금 재료에 대응하거나 또는 주성분이 알루미늄인 니켈 및 탄소 및 실리콘 중 하나 또는 둘 모두를 포함하는, 합금 재료에 대응한다. 도전층들(43 내지 45)과 관련하여, 장벽층, 알루미늄 실리콘(Al-Si; 실리콘(Si)이 첨가된 알루미늄(Al))층 및 장벽층의 적층 구조, 또는 장벽층, 알루미늄 실리콘(Al-Si)층, 티타늄 질화물(TiN; 티타늄(Ti) 및 질소(N)의 성분비는 제한되지 않음)층 및 장벽층의 적층 구조를 사용하는 것이 바람직하다. 장벽층은 티타늄, 티타늄의 질화물, 몰리브덴 또는 몰리브덴의 질화물로 형성된 박막에 대응하는 것에 유의해야 한다. 게다가, 알루미늄 또는 알루미늄 실리콘은 저저항값을 가지면서 저가이며, 도전층들(43 내지 45)을 형성하기 위한 최적의 재료이다. 더욱이, 알루미늄 또는 알루미늄 실리콘의 힐록의 발생은 상부 및 하부 장벽층들이 제공될때 방지될 수 있다. 게다가, 상부 및 하부 장벽층이 제공될때 알루미늄 또는 알루미늄 실리콘 및 결정 반도체층들 사이에 바람직한 접촉부가 획득될 수 있다. 게다가, 결정 반도체층들위에 형성된 얇은 자연 산화물막에 상관없이, 티타늄이 높은 감소특성을 가진 원소이기 때문에 티타늄의 장벽층이 형성될때, 자연 산화물막은 감소될 수 있으며, 바람직하게 결정 반도체층들과의 접촉이 획득될 수 있다.
다음으로, 절연층(46)은 도전층들(43 내지 45)을 커버하기 위해 형성된다(도 6b의 단면도 및 도 7의 평면도 참조). 절연층(46)은 알려진 수단(SOG 방법, 드롭렛 방전 방법 등)에 의해 무기 재료 또는 유기 재료의 단일층 또는 적층들로 형성된다. 절연층(46)은 평면성을 가지도록 박막 트랜지스터들의 비평탄성을 완화시키기 위해 형성된다. 따라서, 유기 재료로부터 절연층(46)을 형성하는 것이 바람직 하다.
다음으로, 도전층들(43, 45)를 노출시키기 위한 접촉홀들은 포토리소그라피 방법에 의해 절연층(46)을 에칭함으로써 형성된다. 다음으로, 도전층들은 접촉홀들을 충진시키기 위해 형성되며 안테나로서 각각 기능하는 도전층들(47, 48)을 형성하기 위해 처리되는 패턴을 가진다. 도전층들(47, 48)은 알루미늄(Al), 티타늄(Ti), 은(Ag), 및 구리(Cu), 이들 성분을 주성분으로서 포함하는 합금 재료 또는 화합물 재료의 단일층 또는 적층들로 형성된다. 예컨대, 장벽층 및 알루미늄층; 장벽층, 알루미늄층 및 장벽층 등의 적층 구조를 사용하는 것이 바람직하다. 장벽층은 티타늄, 티타늄의 질화물, 몰리브덴, 몰리브덴의 질화물 등에 대응한다.
박막 트랜지스터들(36, 37) 등을 포함하는 원소 그룹 및 상기 프로세스들을 통해 완성된 안테나로서 각각 기능하는 도전층들(47, 48)은 박막 집적 회로(52)로서 언급된다. 비록 이러한 프로세스에서 기술되지 않았을지라도, 보호층은 박막 집적 회로(52)를 커버하기 위해 알려진 수단에 의해 형성될 수 있다. 보호층은 DLC(다이아몬드형 탄소)와 같은 탄소를 포함하는 층, 실리콘 질화물을 포함하는 층, 실리콘 산화 질화물 등을 포함하는 층에 대응한다.
그 다음에, 개구부들(49, 50)은 박리층(11)을 노출시키기 위해 포토리소그라피 방법에 의해 절연층들(12 내지 14, 17, 40 내지 42, 46)을 에칭함으로써 형성된다(도 8a 참조).
다음으로, 절연층(51)은 박막 집적 회로(52)을 커버하기 위해 알려진 수단(SOG 방법, 드롭렛 방전 방법 등)에 의해 형성된다(도 8b의 단면도 및 도 9의 평 면도 참조). 절연층(51)은 유기 재료, 바람직하게 에폭시 수지로 형성된다. 절연층(51)은 박막 집적 회로(52)가 산란되지 않도록 형성된다. 다시 말해서, 박막 집적 회로(52)가 소형화, 박막화 및 경량화되기 때문에, 기판과 접촉되지 않는 박막 집적 회로(52)는 박리층을 제거한후에 산란될 것이다. 그러나, 박막 집적 회로(52)는 중량을 증가시키며, 이에 따라 기판(10)으로부터의 산란은 박막 집적 회로(52)의 주변에 절연층(51)을 형성함으로써 방지될 수 있다. 더욱이, 비록 박막화 및 경량화할지라도, 박막 집적 회로(52)는 절연층(51)을 형성함으로써 코일형 형상을 가지지 않으나 어느 정도의 강도가 보장될 수 있다. 비록 절연층(51)이 도 8b에 도시된 구조로 박막 집적 회로(52)의 상부 표면 및 측면 표면에 형성될지라도, 본 발명은 이러한 구조에 제한되지 않으며, 절연층(51)은 단지 박막 집적 회로(52)의 상부 표면내에 형성될 수 있다. 상기 설명에 따르면, 절연층(5)을 형성하는 프로세스는 절연층들(12 내지 14, 17, 40 내지 42, 46)을 에칭함으로써 개구부들(49, 50)을 형성하는 프로세스후에 수행된다. 그러나, 본 발명은 이러한 순서에 제한되지 않는다. 다수의 절연층들을 에칭함으로써 개구부들을 형성하는 프로세스는 절연층(46위에 절연층(51)을 형성하는 프로세스후에 수행될 수 있다. 이러한 순서의 경우에, 절연층(51)은 박막 집적 회로(52)의 상부 표면에만 형성된다.
다음으로, 박리층(11)은 개구부들(49, 50)에 에칭제를 도입함으로써 제거된다(도 10a의 단면도 및 도 11의 평면도 참조). 할로겐 플루오르화물 또는 할로겐간 화합물을 포함하는 가스 또는 액체는 에칭제를 위해 사용된다. 예컨대, 염소 삼플루오르화물(ClF3)은 할로겐 플루오르화물을 포함하는 가스를 위해 사용된다. 따라서, 박막 집적 회로(52)는 기판(10)으로부터 박리된다.
더욱이, 질소 삼플루오르화물(NF3), 브롬 삼플루오르화물(BrF3) 또는 수소 플루오르화물(HF)은 다른 에칭제로서 사용될 수 있다. 수소 플루오르화물(HF)을 사용하는 경우에, 실리콘의 산화물을 포함하는 층은 박리층으로서 사용된다.
그 다음에, 박막 집적 회로(52)의 한 표면은 기판(10)으로부터 박막 집적 회로(52)를 완전하게 박리하기 위해 제 1 기본 재료(53)에 부착된다(도 10b 참조).
다음으로, 박막 집적 회로(52)의 다른 표면은 제 2 기본 재료(54)에 부착된다. 그 다음에, 적층 프로세스는 박막 집적 회로(52)가 제 1 기본 재료(53) 및 제 2 기본 재료(54)에 의해 밀봉되도록 수행된다(도 1 참조). 따라서, 박막 집적 회로(52)가 제 1 기본 재료(53) 및 제 2 기본 재료(54)에 의해 밀봉되는 무선 칩이 완성된다.
제 1 기본 재료(53) 및 제 2 기본 재료(54)는 적층막(폴리프로필렌, 폴리에스터, 비닐, 폴리비닐 플루오르화물, 폴리비닐 염소 등으로 형성됨), 섬유 재료의 페이퍼, 기본막(폴리에스터, 폴리이미드, 무기 기상증착막, 다양한 페이퍼 등) 및 접착 합성수지막(아크릴-기반 합성수지, 에폭시-기반 합성수지 등)이 적층되는 막에 각각 대응한다.
적층막은 열압축 결합에 의해 대상물에 대해 적층 처리를 수행함으로써 형성된다. 적층 처리를 수행할때, 적층막의 최상위 표면을 위해 제공된 접착층 또는 최외각층(접착층이 아님)을 위해 제공된 층은 압력을 제공함으로써 접착제를 열처리함으로써 용해된다.
제 1 기존 재료(53) 및 제 2 기본 재료(54)의 표면은 접착층이 제공되거나 또는 제공되지 않을 수 있다. 접착층은 열경화성 수지, 초음파 경화가능 수지, 에폭시 수지-기반 접착제 또는 수지 첨가제와 같은 접착제를 포함하는 층에 대응한다.
[실시예 1]
본 실시예에서는 박리층으로서 각각 사용되는 7개의 샘플들이 형성된다(테이블 1 참조). 이들 샘플들이 염소 삼플루오르화물(ClF3) 가스의 사용으로 에칭될때 에칭율의 온도 종속성이 검사된다. 실험결과는 도 25를 참조하여 설명된다.
[테이블 1]
- - 금속 산화물막을 형성하기 위한 처리 막 두께 (nm) 저항도 (Om)
샘플 1 텅스텐 산화물층(WOx) - 400 4.20E-04
샘플 2 텅스텐층(W;하부층) 및 텅스텐 산화물층(WOx; 상부층)의 적층 구조 550℃ 10분 50-100 2.20E-05
샘플 3 텅스텐층(W;하부층) 및 텅스텐 산화물층(WOx;상부층)의 적층 구조 450℃ 4분 50-100 1.50E-05
샘플 4 텅스텐층(W) - 50 1.40E-05
샘플 5 실리콘층(Si) - 50 -
샘플 6 실리콘층(Si) - 50 -
샘플 7 텅스텐 산화물층(WO3) 650℃ 2분 70-100 -
샘플들 1 내지 7의 박리층을 제조하기 위한 방법은 이하에서 상세히 설명된 다. 샘플 1에서, 텅스텐 산화물층(WOx)은 스퍼터링 방법에 의해 아르곤 가스 및 산소 가스 분위기에서 형성된다. 샘플 2에서, 텅스텐층은 스퍼터링 방법에 의해 형성되며, 텅스텐 산화물층은 10분동안 550℃에서 LRTA에 의해 텅스텐층의 표면위에 형성된다. 샘플 3에서, 텅스텐층은 스퍼터링 방법에 의해 형성되며, 텅스텐 산화물층은 4분동안 450℃에서 GRTA에 의해 텅스텐층의 표면위에 형성된다. 샘플 4에서, 텅스텐층은 스퍼터링 방법에 의해 형성된다. 샘플 5에서, 실리콘층은 스퍼터링 방법에 의해 형성된다. 샘플 6에서, 실리콘층은 CVD 방법에 의해 형성된다. 샘플 7에서, 텅스텐층은 스퍼터링 방법에 의해 형성되며, 텅스텐 산화물층은 GRTA에 의해 거의 완전하게 텅스텐층을 산화시킴으로써 형성된다.
샘플 1의 박리층은 텅스텐 산화물층으로 형성된 단일층 구조를 가진다. 샘플 2 및 3의 박리층들은 텅스텐층위에서 텅스텐층 및 텅스텐 산화물층의 적층 구조를 각각 가진다. 샘플 4의 박리층은 텅스텐층의 단일층 구조를 가진다. 샘플 5 및 6의 박리층들은 실리콘층의 단일층 구조를 각각 가진다. 샘플 7의 박리층은 텅스텐 산화물층의 단일층 구조를 가진다. 적층 구조를 가진 샘플의 경우에 에칭율은 다수의 층들의 에칭율에 대응한다는 것에 유의해야 한다.
샘플들 2 및 7의 LRTA(램프 고속 열적 어닐링)이 할로겐 램프에 의한 고속 열적 어닐링을 의미한다. 샘플 3의 GRTA(가스 고속 열적 어닐링)은 확산 노에 의해 가열된 방사 열 및 가스를 사용한 고속 열적 어닐링을 의미한다. 샘플 7에서, WOx의 값 x는 3으로 특정되며, 이는 ESCA(화학 분석을 위한 전자 분광학)에 의해 검 사된 결과이다. 샘플들 1 내지 3에서, WOx의 값들 x는 3을 포함하지 않는 것으로 고려되는 0<x<3을 만족한다. 이는 에칭율에 있어서 샘플들 1 내지 3 및 샘플 7 사이에 큰 차이가 존재하기 때문이다. 따라서, 샘플될 1 내지 3에서 WOx의 값들 x는 3을 배제하며, 값들 x가 2이거나 또는(WO2) 값들 x가 2.5(W2O5)이거나 또는 값들 x는 2.75(W4O11)인 경우들이 존재할 수 있다. 더욱이, 샘플들 2 및 3에서 표면들의 산화는 텅스텐층의 표면위에 텅스텐 산화물층을 형성하는 것을 테이블 1에서 의미한다. 게다가, 샘플 7의 거의 완전한 산화는 거의 완전한 텅스텐 산화물층으로 텅스텐층을 형성하는 것을 의미한다.
비록 샘플들 1 내지 3에서 WOx의 값들 x는 3을 포함하지 않는 것으로 고려되는 0<x<3을 만족할지라도, 샘플들 1 내지 3에서 WOx의 값들 x에 대해 다양한 도면들이 적용된다는 것이 고려되며, 샘플들 1 내지 3의 주성분인 WOx의 값들 x가 여러 경우에 0<x<3, 바람직하게 2
Figure 112007023098610-PCT00002
x<3을 만족한다는 것이 고려된다. 다시 말해서, 값들 x가 3을 만족하는 WO3을 샘플들 1 내지 3이 포함하는 경우에 존재한다.
더욱이, 도 25에서, 수평축은 단위가 [/K]인 1000/T(절대온도)를 지시한다. 수직축은 단위가 [mm/h]인 각각의 샘플에서의 에칭율을 지시한다.
도 25에 따르면, 실온인 25℃에서의 에칭율은 샘플 1 > 샘플 5 ≒ 샘플 6 > 샘플 4 > 샘플 2 ≒ 샘플 3 > 샘플 7의 순서로 순차적으로 감소한다. 50℃에서의 에칭율은 샘플 1 > 샘플 2 ≒ 샘플 3 ≒ 샘플 4 ≒ 샘플 5 ≒ 샘플 6 > 샘플 7의 순서로 순차적으로 감소한다. 100℃에서의 에칭율은 샘플 1 > 샘플 2 ≒ 샘플 3 ≒ 샘플 4 > 샘플 5 ≒ 샘플 6 > 샘플 7의 순서로 순차적으로 감소한다. 150℃에서의 에칭율은 샘플 1 > 샘플 2 ≒ 샘플 3 > 샘플 4 > 샘플 5 > 샘플 6 > 샘플 7의 순서로 순차적으로 감소한다.
도 25에 따르면, 샘플 1(WOx)의 에칭율은 온도 종속성을 가지며, 에칭율은 온도가 낮게 얻어지는 것보다 낮게 얻어진다. 더욱이, 샘플 1의 에칭율은 다른 샘플들의 값과 비교할때 높은 값을 취한다. 샘플들 2 내지 4의 에칭율들은 각각 온도 종속성을 가지며, 에칭율은 대부분의 샘플들에서 온도가 낮게 얻어지는 것보다 낮게 얻어진다. 따라서, 샘플들 1 내지 4가 고온 처리에 적합하는 것이 이해될 수 있다.
샘플 5 및 샘플 6의 에칭율들은 비교적 낮은 온도 종속성을 각각 가지며, 에칭율은 어느 한 온도에서 거의 동일한 값들을 취한다. 샘플 7(WO3)의 에칭율은 거의 온도 종속성을 가지지 않으며, 이는 다른 샘플들과 비교할때 낮은 값을 취한다.
상기 실험 결과는 박리층과 같은 층이 샘플 1로서 형성하는 것이 적합하다는 것을 증명한다. 더욱이, 가능한 높은 온도로 에칭 처리를 수행하는 것이 바람직하다는 것이 발견된다.
본 발명에 따른 무선 칩을 제조하기 위한 방법에서, 박리층은 상기한 샘플들 1 내지 7과 동일한 방법에 의해 제조될 수 있다.
[실시예 2]
상기 실시예 모드에 따르면, 박리층(11)은 기판으로부터 박막 집적 회로(52)를 박리시키기 위해 에칭제에 의해 완전하게 제거된다(도 11 참조). 그러나, 본 발명은 이러한 실시예 모드에 제한되지 않으며, 박리층(11)은 개구부들에 에칭제를 도입함으로써 완전하게 제거하는 대신에 선택적으로 제거될 수 있다(도 18a 참조). 그 다음에, 박리층(11)을 선택적으로 제거한후에, 박막 집적 회로(52)는 물리적 수단(물리력)에 의해 기판(10)으로 박리될 수 있다(도 18b 참조). 물리수단(물리력)에 의해 박막 집적 회로(52)를 박리하는 것은 박리층(11)을 선택적으로 제거한후에, 박막 집적 회로(52)는 노즐 또는 초음파로부터 블로우된 가스의 바람 압력과 같은 응력을 외부적으로 공급함으로써 박리하는 것을 의미한다는 것에 유의해야 한다. 박막 집적 회로(52)가 물리수단(물리력)에 의해 박리될때, 박리층(11)은 기판(10)위에 남겨질 수 있거나 또는 박리층(11) 및 박막 집직회로(52)는 기판(10)으로부터 박리될 수 있다.
상기한 바와 같이 박리 프로세스는 박리층(11)을 선택적으로 제거하는 방법을 사용하고 에칭제에 의해 박리층(11)을 완전하게 제거하는 대신에 물리수단(물리력)을 공동으로 사용함으로써 단시간내에 수행될 수 있다.
[실시예 3]
본 실시예는 분(minute) 게이트 전극을 형성하는 프로세스를 설명할 것이다. 첫째, 박리층(11), 절연층들(12 내지 14) 및 결정 반도체층들(15, 16)은 절연 표면을 가진 기판(10)위에 형성된다(도 19a 참조). 다음으로, 도전층들(70, 71)은 전 체 표면위에 형성된다(도 19a 참조). 그 다음에, 레지스트 마스크들(72, 73)은 포토마스크를 사용함으로써 도전층(71)위에 형성된다. 다음으로, 레지스트 마스크들(72, 73)는 새로운 레지스트 마스크들(74, 75)을 형성하기 위해 산소 플라즈마 처리와 같은 알려진 에칭 처리에 의해 에칭된다(도 19b 참조). 레지스트 마스크들(74, 75)은 상기 프로세스들을 통해 긴 기간동안 형성되어 레지스트 마스크가 포토리소그라피 방법에 의해 형성될 수 있는 제한시간은 초과된다. 에칭 처리가 레지스트 마스크들(74, 75)을 사용함으로써 수행될때, 분 게이트 전극이 형성될 수 있다.
더욱이, 첫째, 레지스트 마스크들(72, 73)은 앞서 설명된 방법들과 다른 방법으로서 포토리소그라피 방법을 사용함으로써 형성된다(도 20a 참조). 그 다음에, 도전층들(76 내지 79)은 레지스트 마스크들(72, 73)을 사용하여 에칭 처리를 수행함으로써 형성된다. 그 다음에, 레지스트 마스크들(72, 73) 및 도전층들(76 내지 79)의 적층 몸체중에서, 도전층들(76 내지 79)의 측면 표면들만이 레지스트 마스크들(72, 73)을 제거하지 않고 선택적으로 에칭된다. 또한, 이러한 방법뿐만 아니라 상기 방법에서, 게이트 전극으로서 기능하는 도전층들(85, 86)은 너무 긴 기간동안 형성되어 레지스트 마스크가 포토리소그라피 방법에 의해 형성될 수 있는 제한시간은 초과된다(도 20b 참조).
분 박막 트랜지스터는 반도체층이 상기 방법들 중 어느 하나에 의해 형성되는 분 게이트 전극과 함께 소형화되는 동안 형성될 수 있다. 박막 트랜지스터가 소형화되는 동안, 박막 트랜지스터는 소형화를 위해 고집적될 수 있으며, 이에 따 라 고성능이 달성된다. 더욱이, 채널 형성 영역의 폭이 좁아지기 때문에, 채널은 고속으로 형성되며 이에 따라 고속 동작이 달성된다.
[실시예 4]
본 실시예는 박막 트랜지스터뿐만 아니라 플로팅 게이트 전극을 포함하는 메모리 트랜지스터가 절연표면을 가진 기판위에 형성되는 경우 단면 구조를 설명한다.
첫째, 박리층(11) 및 절연층들(12 내지 14)은 절연 표면을 가진 기판(10)위에 형성된다. 그 다음에, 박막 트랜지스터들(36, 37) 및 메모리 트랜지스터(80)는 절연층(14)위에 형성된다(도 21 참조). 메모리 트랜지스터(80)는 게이트 전극으로서 기능하는 도전층(81)과 게이트 전극으로서 기능하는 도전층(82) 사이에 삽입된 절연층(83)을 가진다. 내부 게이트 전극으로서 기능하는 도전층(81)은 전기적으로 절연되며, 전자는 이러한 도전층(81)에 저장되며, "0" 및 "1"은 전자량에 의해 구별된다. 상기 메모리 트랜지스터의 경우에, 전원이 차단될때 조차 메모리 내용들이 손실되지 않는 장점이 제공된다. 본 발명이 게이트 전극으로서 도전층을 사용하여 상기 실시예 모드에 제한되지 않고 예컨대 실리콘-클러스터층이 또한, 게이트 전극으로서 사용될 수 있다는 것에 유의해야 한다.
EPROM(전기적 프로그램가능 판독전용 메모리), EEPROM(전기적 소거가능 판독전용 메모리) 또는 상기한 바와 같이 메모리 트랜지스터(80)를 각각 포함하는 플래시 메모리뿐만 아니라 DRAM(동적 랜덤 액세스 메모리), SRAM(정적 랜덤 액세스 메모리), FeRAM(강유전체 랜덤 액세스 메모리), 마스크 ROM, 퓨즈 PROM(프로그램가능 판독전용 메모리) 또는 안티-퓨즈 PROM과 같은 메모리가 메모리 회로로서 사용될 수 있다는 것에 유의해야 한다.
더욱이, 만일 무선 칩을 위해 사용되는 메모리 회로의 메모리 내용들이 용이하게 재기록되면, 무선 칩이 단조될 수 있다. 따라서, 단지 한번 기록될 수 있는 1회 기록 메모리를 사용하는 것이 바람직하다. 1회 기록 메모리에서, 데이터가 기록되지 않도록 박막 트랜지스터를 브레이크(break)하는 방법을 사용하거나 또는 데이터를 전기적으로 기록하는 대신에 레이저 광을 사용하여 메모리 내용들을 기록하는 방법을 사용하는 것이 바람직하다.
[실시예 5]
무선 칩의 전원이 안테나로부터 공급되기 때문에, 전원을 안정화하는 것이 곤란하고 전력 소비를 가능한 많이 제어하는 것이 필요하다. 만일 전력 소비가 증가하면, 예컨대 판독기/기록기의 전력 소비가 증가되거나 또는 다른 장치 또는 인간 몸에 악영향을 미치거나 또는 무선 칩 및 판독기/기록기 사이의 통신 거리가 제한되는 단점을 유발하는 강한 전자기파를 입력하는 것이 필요하다. 따라서, 이러한 실시예는 전력 소비를 제어할 수 있는 무선 칩의 구조를 설명한다.
이러한 실시예에서 기술된 무선 칩의 일 특징에 따르면, 듀얼-게이트 구조를 가진 박막 트랜지스터가 사용된다. 듀얼-게이트 구조를 가진 박막 트랜지스터는 하부 게이트 전극 및 상부 게이트 전극을 가진 박막 트랜지스터이다. 도 17은 하부 게이트 전극(61) 및 상부 게이트 전극(62)을 포함하는 n-형 박막 트랜지스터(36), 및 하부 게이트 전극(63) 및 상부 게이트 전극(64)을 포함하는 p-형 박막 트랜지스터(37)를 도시한다.
하부 게이트 전극들(61, 63)에 바이어스 전압을 공급하는 방법은 전력 소비를 제어하는데 효과적이다. 특히, n-형 박막 트랜지스터(36)의 하부 게이트 전극(61)에 음 바이어스 전압을 공급하면, 임계 전압이 증가하고 누설 전류가 감소한다. 더욱이, 양 바이어스 전압을 공급하면, 임계전압이 감소하고 전류는 채널 형성 영역에서 용이하게 흐른다. 따라서, 박막 트랜지스터(36)는 고속으로 또는 저전력으로 동작된다.
p-형 박막 트랜지스터(37)의 하부 게이트 전극(63)에 양 바이어스 전압을 공급하면, 임계 전압은 증가하고 누설 전류는 감소한다. 더욱이, 음 바이어스 전압을 공급하면, 임계 전압은 감소하며 전류는 채널 형성 영역에서 용이하게 흐른다. 따라서, 박막 트랜지스터(37)는 고속으로 또는 저전압으로 동작된다.
상기한 바와 같이, 박막 트랜지스터들(36, 37)의 임계 전압은 변화되며, 이의 누설 전류는 하부 게이트 전극에 공급된 바이어스 전압을 제어함으로써 감소되며, 이의 결과로서 무선 칩 그 자체의 전력 소비는 제어될 수 있다. 따라서, 암호 처리와 같은 복잡한 프로세스가 수행될때조차, 전원의 안전화는 전원을 불안정하게 하지 않고 실현된다. 게다가, 강한 전자기파를 입력하는 것이 필요치 않으며, 이에 따라 판독기/기록기를 사용한 통신 거리는 개선될 수 있다. 안테나를 통해 전원을 가진 특정 제어 회로를 제공함으로써 바이어스 전압의 공급을 스위칭하는 것이 바람직하다.
[실시예 6]
본 실시예는 도면들을 참조하여 본 발명에 따른 무선 칩의 구조를 설명할 것이다. 여기에 설명된 무선 칩의 사양은 15693의 ISO 표준들을 충족하며, 이는 근접 타입을 가지며 이의 통신 신호 주파수는 13.56MHz이다. 더욱이, 수신은 단지 데이터 판독 명령에만 응답하며, 전송의 데이터 전송율은 대략 13kHz이며, 맨체스터 코드는 데이터 코딩된 형태를 위해 사용된다.
무선 칩(215)은 안테나부(221), 전원부(222), 및 논리부(223)를 개략적으로 포함한다. 안테나부(221)는 외부 신호를 쉰하고 데이터를 전송하는 안테나(201)를 포함한다(도 12 참조).
전원부(222)는 안테나(201)를 통해 외부에서 수신된 신호에 의해 전력을 생성하는 정류기 회로(202) 및 생성된 전력을 저장하는 저장 커패시터(203)를 포함한다.
논리부(223)는 수신된 신호를 복조하는 복조 회로(204), 클록 신호를 생성하는 클록 생성/보정 회로(205), 각각의 코드를 인식하여 결정하는 회로(206), 수신된 신호에 의해 메모리로부터 데이터를 판독하는 신호를 생성하는 메모리 제어기(207), 인코딩된 신호를 전송 신호로 변조하는 변조 저항기를 포함하는 변조 회로(208), 판독 데이터를 인코딩하는 인코딩 회로(209), 및 데이터를 유지하는 마스크 ROM(211)을 포함한다.
각각의 코드(206)를 인식하여 결정하는 회로에 의해 인식되어 결정된 코드는 프레임 끝(EOF), 프레임 시작(SOF), 플래그, 명령 코드, 마스크 길이, 마스크값 등이다. 더욱이, 각각의 코드(206)를 인식하여 결정하는 회로는 전송 에러를 식별하 는 순환잉여검사(CRC) 기능을 포함한다.
다음으로, 상기 구조를 가진 무선 칩의 레이아웃의 한 예는 도 13 및 도 14를 참조하여 설명된다. 첫째, 한 무선 칩의 전체 레이아웃이 설명된다(도 13 참조). 무선 칩에서, 안테나(201), 및 전원부(222) 및 논리부(223)를 포함하는 엘리먼트 그룹(214)은 다른 층들에 형성되며, 특히 안테나(201)는 엘리먼트 그룹(214위에 형성된다. 엘리먼트 그룹(214)이 형성되는 영역의 부분은 안테나(201)가 형성되는 영역의 부분과 중첩된다. 도 13에 도시된 구조에서, 이는 안테나(201)를 형성하는 배선들의 폭이 150㎛이고 배선들 사이의 폭은 10㎛이며 배선들이 수는 15이도록 설계된다. 상기한 바와 같이, 본 발명은 안테나(201) 및 엘리먼트 그룹(214)이 다른 층들에 형성되는 모드에 제한되지 않는다. 더욱이, 도 13에 도시된 바와 같이, 안테나(201)는 권선 형상에 제한되지 않는다.
안테나(201)의 형상은 리본형(도 24a 및 도 24b 참조), 곡선형(도 24c 참조) 또는 선형(도 24d 참조)의 형상들 중 어느 하나일 수 있다.
다음으로, 전원부(22) 및 논리부(223)의 레이아웃들이 설명된다(도 14 참조). 전원부(222)에 포함된 저장 커패시터(203) 및 정류기 회로(202)는 동일한 영역에 제공된다. 복조 회로(204), 및 논리부(223)에 포함된 각각의 코드(206)를 인식하여 결정하는 회로는 두가지 위치들에 개별적으로 제공된다. 마스크 ROM(211) 및 메모리 제어기(207)는 인접하게 제공된다. 클록 생성/보정 회로(205), 및 각각의 코드(206)를 인식하여 결정하는 회로는 인접하게 제공된다. 복조 회로(204)는 클록 생성/보정 회로(205)와 각각의 코드(206)를 인식하여 결정하는 회로 사이에 제 공된다. 더욱이, 비록 도 12의 블록도로 도시되지 않았을지라도, 논리부에 대한 검출 커패시터(212) 및 전원부에 대한 검출 커패시터(213)가 제공된다. 변조 저항기를 포함하는 변조 회로(208)는 검출 커패시터들(212, 213) 사이에 제공된다.
메모리 내용들은 제조 프로세스에서 마스크 ROM(211)에 의해 메모리에 생성된다. 여기서, 고전위 전원(또한 VDD로서 언급됨)에 접속된 전력 공급라인 및 저전위 전원(또한 VSS로서 언급됨)에 접속된 전력 공급라인의 두개의 전력 공급라인들이 제공되며, 각각의 메모리 셀에 포함된 트랜지스터가 앞의 전력 공급라인들 중 어느 하나에 접속되는지의 여부는 메모리 셀에 의해 저장된 메모리 내용들을 결정한다.
그 다음에, 정류기 회로(202)의 회로 구성에 대한 일례가 설명된다(도 22a 참조). 정류기 회로(202)는 트랜지스터들(91, 92) 및 커패시터 트랜지스터(93)를 가진다. 트랜지스터(91)의 게이트 전극은 안테나(201)에 접속된다. 커패시터 트랜지스터(93)의 게이트 전극은 고전위 전원(VDD)에 접속된다. 더욱이, 커패시터 트랜지스터(93)의 소스 및 드레인 전극들은 접지 전원(GND)에 접속된다.
다음으로, 복조회로(204)의 회로 구성에 대한 일례가 설명된다(도 22b 참조). 복조 회로(204)는 트랜지스터들(94, 95), 저항 엘리먼트들(96, 99), 및 커패시터 트랜지스터들(97, 98)을 가진다. 트랜지스터(94)의 게이트 전극은 안테나(201)에 접속된다. 커패시터 트랜지스터(98)의 게이트 전극은 논리 회로에 접속된다. 커패시터 트랜지스터(98)의 소스 및 드레인 전극들은 접지 전원(GND)에 접속된다.
그 다음에, 상기 정류기 회로(202) 및 복조 회로(204)에 포함된 커패시터 트 랜지스터의 단면 구조가 설명될 것이다(도 23a 참조). 커패시터 트랜지스터(101)의 소스 및 드레인 전극들은 서로 접속되며, 커패시터 트랜지스터(101)가 턴온될때 커패시터는 게이트 전극 및 채널 형성 영역 사이에 형성된다. 커패시터 트랜지스터(101)의 단면 구조는 보통 박막 트랜지스터의 단면 구조와 동일하다. 등가 회로도는 도 23b에 도시될 수 있다. 상기 구조에서와 같이 게이트 절연막을 사용하는 커패시터에서, 커패시턴스는 트랜지스터의 임계 전압의 변동에 영향을 받으며, 이에 따라 게이트 전극과 중첩된 영역(102)은 불순물 원소가 첨가될 수 있다(도 23c 참조). 따라서, 커패시터는 트랜지스터의 임계 전압과 무관하게 형성된다. 이러한 경우의 등가 회로도가 도 23d로서 도시될 수 있다.
이러한 실시예는 상기 실시예 모드 및 실시예들과 임의적으로 결합될 수 있다.
[실시예 7]
본 발명에 따라 제조된 무선 칩의 응용은 광범위한 범위를 가진다. 무선 칩은 예컨대 계산서, 코인, 증권, 소지식 채권, 또는 증명서(운전면허증, 주민등록증, 등; 도 15a 참조), 포장 아이템(포장지, 병 등; 도 15b 참조), 기록매체(DVD 소프트웨어, 비디오 테이프 등; 도 15c 참조), 차량(자전거 등; 도 15d 참조), 액세서리(가방, 글라스 등; 도 15e 참조), 식품류, 의복, 생활용품, 전자 디바이스 등에 부착되도록 사용될 수 있다. 전자 디바이스는 액정 디스플레이 디바이스, EL 디스플레이 디바이스, 텔레비전 디바이스(또한 텔레비전 또는 텔레비전 수상기로서 언급됨), 셀룰러 전화 등이다.
무선 칩(210)은 이의 표면에 부착되거나 또는 장착되는 방식으로 물품들에 고정된다. 예컨대, 무선 칩(210)은 책 커버의 기본 페이지상에 그리고 패키지의 유기 수지상에 장착된다. 더욱이, 무선 칩(210)은 계산서, 코인, 증권, 소지식 채권 또는 증명서 등의 표면상에 부착되고 장착된다.
검사 시스템, 대여점의 시스템 등의 효율성은 예컨대 상기 물품들 중 포장 아이템, 기록 매체, 개인 아이템, 식품류, 의복, 생활용품, 전자 디바이스 등을 무선 칩에 제공함으로써 개선될 수 있다.
더욱이, 물품을 제어하는 시스템 또는 분배 시스템에 무선 칩을 적용함으로써 고도의 시스템이 달성될 수 있다. 예컨대, 판독기/기록기(295)가 디스플레이부(294)를 포함하는 휴대용 단말의 측면 표면상에 제공되고 무선 칩(296)이 물품(297)의 측면 표면상에 제공되는 경우가 존재한다(도 16a 참조). 이러한 경우에, 무선 칩(296)이 판독기/기록기(295)위에 유지될때, 시스템은 디스플레이부(294)에서 원료, 기원, 분배 프로세스의 레코드 등에 대한 물품(297)의 정보를 디스플레이한다. 다른 예로서, 판독기/기록기(295)가 벨트 콘베이어의 측면상에 제공되는 경우가 존재한다(도 16b 참조). 이러한 경우에, 물품(297)은 용이하게 검사될 수 있다.
이러한 실시예는 상기 실시예 모드 및 실시예들과 임의적으로 결합될 수 있다.
[실시예 8]
본 실시예는 도 26을 참조하여 상기 무선 칩과 다른 무선 칩의 단면 구조를 설명한다. 본 발명에 따른 무선 칩에서, 박막 집적 회로는 제 1 기본 재료(53)(또한 기판, 막 또는 테이프로서 언급될 수 있음)와 제 2 기본 재료(54) 사이에 제공된다. 박막 집적 회로는 절연층들(12 내지 14), 절연층들(12 내지 14)위에 제공된 박막 트랜지스터들(36, 37), 박막 트랜지스터들(36, 37)을 커버하는 절연층들(40 내지 42), 절연층들(40 내지 42)과 접촉하고 소스 또는 드레인 배선으로서 기능하는 도전층들(43 내지 45), 도전층들(43 내지 45)을 커버하는 절연층(46), 절연층(46)과 접촉하고 안테나로서 기능하는 도전층들(47, 48), 및 도전층들(47, 48)을 커버하는 절연층(51)을 포함한다. 제 1 기존 재료(53)는 절연층(12)과 접촉하도록 제공된다.
박막 트랜지스터들(36, 37) 각각은 반도체층, 게이트 절연층 및 게이트 전극층을 가진다. 도 26에 도시된 구조에서, 게이트 절연층들(55, 56)은 게이트 전극층 및 측벽 절연층과 중첩하도록 각각 제공된다. 이는 절연층(28)을 형성한후(도 4b 참조) 게이트 전극층의 측면 표면과 접촉하는 측벽 절연층들(29, 30)을 형성하도록 주로 수직 방향으로 수행되는 등방성 에칭에 의해 절연층(28)을 선택적으로 에칭하기 위해(도 5a 참조) 게이트 절연층(17)이 동시에 에칭될때 획득된다. 다시 말해서, 게이트 절연층들(55, 56)은 측벽 절연층들(29, 30)을 형성할때 게이트 절연층(17)을 에칭함으로써 형성된다.
비록 박막 트랜지스터에서 하나의 게이트 전극을 가진 단일-게이트 구조 및 두개 이상의 게이트 전극을 가진 다중-게이트 구조가 존재할지라도, 어느 한 구조는 본 발명에서 사용되는 박막 트랜지스터에 적용될 수 있다. 두개의 게이트 전극 을 가진 트랜지스터의 경우에, 박막 트랜지스터에 포함된 반도체층은 두개의 채널 형성 영역들을 가진다. 본 발명의 무선 칩에 포함된 박막 트랜지스터는 채널 길이가 1㎛ 내지 3㎛인 피처를 가진다. 그러나, 두개의 채널 형성 영역들을 가진 박막 트랜지스터의 경우에, 채널 길이는 두개의 채널 형성 영역들의 채널 길이의 전체 길이에 상응한다.
본 출원은 2004년 8월 23일에 일본 특허청에 출원된 일본 특허 출원번호 제2004-242994호에 기초하며, 이 특허출원은 여기에 참조문헌으로서 통합된다.
* 도면의 주요 부분에 대한 설명 *
10. 기판 11. 박리층 12. 절연층
13. 절연층 14. 절연층 15. 결정 반도체층
16. 결정 반도체층 17. 게이트 절연층 18. 도전층
19. 도전층 20. 도전층 21. 도전층
22. 마스크 23. n-형 불순물 영역 24. n-형 불순물 영역
25. 마스크 26. p-형 불순물 영역 27. p-형 불순물 영역
28. 절연층 29. 측벽 절연층 30. 측벽 절연층
31. 마스크 32. n-형 불순물 영역 33. n-형 불순물 영역
34. n-형 불순물 영역 35. n-형 불순물 영역 36. 박막 트랜지스터
37. 박막 트랜지스터 38. 채널 형성 영역 39. 채널 형성 영역
40. 절연층 41. 절연층 42. 절연층
43. 도전층 44. 도전층 45. 도전층
46. 절연층 47. 도전층 48. 도전층
49. 개구부 50. 개구부 51. 절연층
52. 박막 집적 회로 53. 제 1 기본 재료 54. 제 2 기본 재료
61. 하부 게이트 전극 62. 상부 게이트 전극 63. 하부 게이트 전극
64. 상부 게이트 전극 70. 도전층 71. 도전층
72. 레지스트 마스크 73. 레지스트 마스크 74. 레지스트 마스크
75. 레지스트 마스크 76. 도전층 77. 도전층
78. 도전층 79. 도전층 80. 메모리 트랜지스터
81. 도전층 82. 도전층 83. 절연층
85. 도전층 86. 도전층 91. 트랜지스터
92. 트랜지스터 93. 커패시터 트랜지스터 94. 트랜지스터
95. 트랜지스터 96. 저항 엘리먼트 97. 커패시터 트랜지스터
98. 커패시터 트랜지스터 99. 저항 엘리먼트 101.커패시터 트랜지스터
102. 영역 201. 안테나 202. 정류기 회로
203. 저장 커패시터 204. 복조 회로 205.클록 생성/보정 회로
206. 각각의 코드를 인식하여 결정하는 회로 207. 메모리 제어기
208. 변조 저항기를 포함하는 변조 회로 209. 인코딩 회로
210. 무선 칩 211. 마스크 ROM 212. 검출 커패시터
213. 검출 커패시터 214. 엘리먼트 그룹 215. 무선 칩
221. 안테나부 222. 전원부 223. 논리부
224. 디스플레이부 295. 판독기/기록기 296. 무선 칩
297. 물품

Claims (29)

  1. 박막 집적 회로에 있어서,
    제 1 절연층;
    상기 제 1 절연층위에 제공된 적어도 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터;
    상기 제 1 박막 트랜지스터 및 상기 제 2 박막 트랜지스터를 커버하는 제 2 절연층;
    상기 제 2 절연층위에 제공되고 소스 배선 및 드레인 배선 중 적어도 하나로서 기능하는 제 1 도전층;
    상기 제 1 도전층을 커버하는 제 3 절연층;
    상기 제 3 절연층위에 제 2 도전층을 포함하는 안테나; 및
    상기 안테나를 커버하는 제 4 절연층을 포함하며,
    상기 제 1 박막 트랜지스터에 포함된 제 1 반도체층은 제 1 채널 형성 영역 및 제 1 불순물 영역을 포함하고,
    상기 제 2 박막 트랜지스터에 포함된 제 2 반도체층은 제 2 채널 형성 영역 및 제 2 불순물 영역을 포함하는, 박막 집적 회로.
  2. 박막 집적 회로에 있어서,
    제 1 절연층;
    상기 제 1 절연층위에 제공된 적어도 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터;
    상기 제 1 박막 트랜지스터 및 상기 제 2 박막 트랜지스터를 커버하는 제 2 절연층;
    상기 제 2 절연층위에 제공되고 소스 배선 및 드레인 배선 중 적어도 하나로서 기능하는 제 1 도전층;
    상기 제 1 도전층을 커버하는 제 3 절연층;
    상기 제 3 절연층위에 제 2 도전층을 포함하는 안테나; 및
    상기 안테나를 커버하는 제 4 절연층을 포함하며,
    상기 제 1 박막 트랜지스터는 측벽 절연층을 갖고,
    상기 제 1 박막 트랜지스터에 포함된 제 1 반도체층은 제 1 채널 형성 영역, 제 1 불순물 영역, 및 제 2 불순물 영역을 갖고,
    상기 제 2 박막 트랜지스터에 포함된 제 2 반도체층은 제 2 채널 형성 영역 및 제 3 불순물 영역을 갖고,
    상기 제 1 불순물 영역의 불순물 원소의 농도는 상기 제 2 불순물 영역의 불순물 원소의 농도보다 낮고,
    상기 측벽 절연층은 게이트 전극층의 측면 표면과 접촉하며 상기 제 1 불순물 영역과 중첩되는, 박막 집적 회로.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 반도체층 및 상기 제 2 반도체층 각각의 채널 길이는 1㎛ 내지 3 ㎛인, 박막 집적 회로.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 박막 트랜지스터 및 상기 제 2 박막 트랜지스터 각각에 포함된 게이트 전극은 탄탈 질화물층 및 상기 탄탈 질화물층위의 텅스텐층을 포함하는, 박막 집적 회로.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 도전층은 제 1 티타늄층, 상기 제 1 티타늄층위에서 실리콘이 첨가된 알루미늄층, 및 실리콘이 첨가된 상기 알루미늄층위의 제 2 티타늄층을 포함하는, 박막 집적 회로.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 도전층은 티타늄 질화물층, 상기 티타늄 질화물층위의 제 1 티타늄층, 상기 제 1 티타늄층위의 알루미늄층, 및 상기 알루미늄층위의 제 2 티타늄층을 포함하는, 박막 집적 회로.
  7. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 도전층은 알루미늄층을 포함하는, 박막 집적 회로.
  8. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 도전층은 티타늄층 및 상기 티타늄층위의 알루미늄층을 포함하는, 박막 집적 회로.
  9. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 절연층은 실리콘 산화물층, 상기 실리콘 산화물층위의 실리콘 산화 질화물(nitride oxide)층, 및 상기 실리콘 산화 질화물층위의 실리콘 옥시니트라이드(oxynitride)층을 포함하는, 박막 집적 회로.
  10. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 절연층은 제 1 실리콘 옥시니트라이드층, 상기 제 1 실리콘 옥시니트라이드층위의 실리콘 산화 질화물층, 및 상기 실리콘 산화 질화물층위의 제 2 실리콘 옥시니트라이드층을 포함하는, 박막 집적 회로.
  11. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 절연층은 실리콘 산화 질화물층 및 상기 실리콘 산화 질화물층위의 실리콘 옥시니트라이드층을 포함하는, 박막 집적 회로.
  12. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 절연층은 단일층 또는 적층의 무기층(inorganic layer)을 포함하는, 박막 집적 회로.
  13. 제 1 항 또는 제 2 항에 있어서, 상기 제 3 절연층은 유기층(organic layer) 및 상기 유기층위의 무기층을 포함하는, 박막 집적 회로.
  14. 제 1 항 또는 제 2 항에 있어서, 상기 제 3 절연층은 단일층 또는 적층의 무 기층을 포함하는, 박막 집적 회로.
  15. 제 1 항 또는 제 2 항에 있어서, 상기 제 4 절연층은 유기층을 포함하는, 박막 집적 회로.
  16. 제 1 항 또는 제 2 항에 있어서, 상기 박막 집적 회로는 제 1 기본 재료와 제 2 기본 재료 사이에 제공되며, 상기 제 1 기본 재료 및 상기 제 2 기본 재료 중 하나 또는 둘 모두는 한 표면상에서 접착층을 포함하는, 박막 집적 회로.
  17. 박막 집적 회로를 제조하는 방법에 있어서,
    기판위에 박리층(peeling layer)을 형성하는 단계;
    상기 박리층위에 제 1 절연층을 형성하는 단계;
    상기 제 1 절연층위에 적어도 제 1 결정 반도체층 및 제 2 결정 반도체층을 형성하는 단계;
    상기 제 1 결정 반도체층 및 상기 제 2 결정 반도체층위에 게이트 절연층을 형성하는 단계;
    상기 제 1 결정 반도체층 및 상기 제 2 결정 반도체층위에 적어도 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계로서, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이에는 상기 게이트 절연층이 삽입되는, 상기 게이트 전극 형성 단계;
    마스크로서 상기 제 1 도전층을 사용하여 상기 제 1 결정 반도체층에 불순물 원소를 첨가함으로써 제 1 n-형 불순물 영역을 형성하는 단계;
    마스크로서 상기 제 1 도전층을 사용하여 상기 제 2 결정 반도체층에 불순물 원소를 첨가함으로써 제 1 p-형 불순물 영역을 형성하는 단계;
    상기 제 1 게이트 전극의 측면 표면과 접촉하고 상기 제 1 n-형 불순물 영역의 부분과 중첩되는 적어도 하나의 측벽 절연층을 형성하는 단계;
    마스크로서 상기 측벽 절연층을 사용하여 상기 제 1 n-형 불순물 영역에 불순물 원소를 첨가함으로써 제 2 n-형 불순물 영역 및 제 3 n-형 불순물 영역을 형성하는 단계;
    상기 제 1 도전층위에 제 2 절연층을 형성하는 단계;
    상기 제 2 절연층위에 제공되고 상기 제 1 결정 반도체층 및 상기 제 2 결정 반도체층 중 하나에 전기적으로 접속된 적어도 하나의 배선으로서 기능하는 제 2 도전층을 형성하는 단계;
    상기 제 2 도전층을 커버하기 위해 제 3 절연층을 형성하는 단계;
    상기 제 3 절연층위에 제 3 도전층을 포함하는 안테나를 형성하는 단계;
    상기 박리층을 노출시키기 위해 상기 제 1 절연층, 상기 게이트 절연층, 상기 제 2 절연층, 및 상기 제 3 절연층을 에칭함으로써 개구부를 형성하는 단계;
    상기 안테나를 커버하기 위해 제 4 절연층을 형성하는 단계; 및
    상기 개구부에 에칭제를 도입하여 상기 박리층을 제거함으로써 상기 기판으로부터 적어도 상기 제 1 결정 반도체층, 상기 제 2 결정 반도체층, 상기 게이트 절연층, 및 상기 제 1 도전층을 포함하는 적어도 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터를 포함하는 박막 집적 회로를 박리하는 단계를 포함하는, 박막 집적 회로 제조 방법.
  18. 박막 집적 회로를 제조하는 방법에 있어서,
    기판위에 박리층을 형성하는 단계;
    상기 박리층위에 제 1 절연층을 형성하는 단계;
    상기 제 1 절연층위에 적어도 제 1 결정 반도체층 및 제 2 결정 반도체층을 형성하는 단계;
    상기 제 1 결정 반도체층 및 상기 제 2 결정 반도체층위에 게이트 절연층을 형성하는 단계;
    상기 제 1 결정 반도체층 및 상기 제 2 결정 반도체층위에 적어도 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계로서, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이에는 상기 게이트 절연층이 삽입되는, 상기 게이트 전극 형성 단계;
    마스크로서 제 1 도전층을 사용하여 상기 제 1 결정 반도체층에 불순물 원소를 첨가함으로써 제 1 n-형 불순물 영역을 형성하는 단계;
    마스크로서 상기 제 1 도전층을 사용하여 상기 제 2 결정 반도체층에 불순물 원소를 첨가함으로써 제 1 p-형 불순물 영역을 형성하는 단계;
    상기 제 1 게이트 전극의 측면 표면과 접촉하고 상기 제 1 n-형 불순물 영역 의 부분과 중첩되는 적어도 하나의 측벽 절연층을 형성하는 단계;
    마스크로서 상기 측벽 절연층을 사용하여 상기 제 1 n-형 불순물 영역에 불순물 원소를 첨가함으로써 제 2 n-형 불순물 영역 및 제 3 n-형 불순물 영역을 형성하는 단계;
    상기 제 1 도전층위에 제 2 절연층을 형성하는 단계;
    상기 제 2 절연층위에 제공되고 상기 제 1 결정 반도체층 및 상기 제 2 결정 반도체층 중 하나에 전기적으로 접속된 적어도 하나의 배선으로서 기능하는 제 2 도전층을 형성하는 단계;
    상기 제 2 도전층을 커버하기 위해 제 3 절연층을 형성하는 단계;
    상기 제 3 절연층위에 제 3 도전층을 포함하는 안테나를 형성하는 단계;
    상기 안테나를 커버하기 위해 제 4 절연층을 형성하는 단계;
    상기 박리층을 노출시키기 위해 상기 제 1 절연층, 상기 게이트 절연층, 상기 제 2 절연층, 상기 제 3 절연층, 및 상기 제 4 절연층을 에칭함으로써 개구부를 형성하는 단계; 및
    상기 개구부에 에칭제를 도입하여 상기 박리층을 제거함으로써 상기 기판으로서 적어도 상기 제 1 결정 반도체층, 상기 제 2 결정 반도체층, 상기 게이트 절연층, 및 상기 제 1 도전층을 포함하는 적어도 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터를 포함하는 박막 집적 회로를 박리하는 단계를 포함하는, 박막 집적 회로 제조 방법.
  19. 박막 집적 회로를 제조하는 방법에 있어서,
    기판위에 박리층을 형성하는 단계;
    상기 박리층위에 제 1 절연층을 형성하는 단계;
    상기 제 1 절연층위에 적어도 제 1 결정 반도체층 및 제 2 결정 반도체층을 형성하는 단계;
    상기 제 1 결정 반도체층 및 상기 제 2 결정 반도체층위에 게이트 절연층을 형성하는 단계;
    상기 제 1 결정 반도체층 및 상기 제 2 결정 반도체층위에 적어도 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계로서, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이에는 상기 게이트 절연층이 삽입되는, 상기 게이트 전극 형성 단계;
    마스크로서 제 1 도전층을 사용하여 상기 제 1 결정 반도체층에 불순물 원소를 첨가함으로써 제 1 n-형 불순물 영역을 형성하는 단계;
    마스크로서 상기 제 1 도전층을 사용하여 상기 제 2 결정 반도체층에 불순물 원소를 첨가함으로써 제 1 p-형 불순물 영역을 형성하는 단계;
    상기 제 1 게이트 전극의 측면 표면과 접촉하고 상기 제 1 n-형 불순물 영역의 부분과 중첩되는 적어도 하나의 측벽 절연층을 형성하는 단계;
    마스크로서 상기 측벽 절연층을 사용하여 상기 제 1 n-형 불순물 영역에 불순물 원소를 첨가함으로써 제 2 n-형 불순물 영역 및 제 3 n-형 불순물 영역을 형성하는 단계;
    상기 제 1 도전층위에 제 2 절연층을 형성하는 단계;
    상기 제 2 절연층위에 제공되고 상기 제 1 결정 반도체층 및 상기 제 2 결정 반도체층 중 하나에 전기적으로 접속된 적어도 하나의 배선으로서 기능하는 제 2 도전층을 형성하는 단계;
    상기 제 2 도전층을 커버하기 위해 제 3 절연층을 형성하는 단계;
    상기 제 3 절연층위에 제 3 도전층을 포함하는 안테나를 형성하는 단계;
    상기 박리층을 노출시키기 위해 상기 제 1 절연층, 상기 게이트 절연층, 상기 제 2 절연층, 및 상기 제 3 절연층을 에칭함으로써 개구부를 형성하는 단계;
    상기 안테나를 커버하기 위해 제 4 절연층을 형성하는 단계;
    상기 개구부에 에칭제를 도입함으로써 상기 박리층을 선택적으로 제거하는 단계; 및
    물리력에 의해 상기 기판으로부터 적어도 상기 제 1 결정 반도체층, 상기 제 2 결정 반도체층, 상기 게이트 절연층, 및 상기 제 1 도전층을 포함하는 적어도 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터를 포함하는 박막 집적 회로를 박리하는 단계를 포함하는, 박막 집적 회로 제조 방법.
  20. 박막 집적 회로를 제조하는 방법에 있어서,
    기판위에 박리층을 형성하는 단계;
    상기 박리층위에 제 1 절연층을 형성하는 단계;
    상기 제 1 절연층위에 적어도 제 1 결정 반도체층 및 제 2 결정 반도체층을 형성하는 단계;
    상기 제 1 결정 반도체층 및 상기 제 2 결정 반도체층위에 게이트 절연층을 형성하는 단계;
    상기 제 1 결정 반도체층 및 상기 제 2 결정 반도체층위에 적어도 제 1 게이트 전극 및 제 2 게이트 전극을 형성하는 단계로서, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이에는 상기 게이트 절연층이 삽입되는, 상기 게이트 전극 형성 단계;
    마스크로서 제 1 도전층을 사용하여 상기 제 1 결정 반도체층에 불순물 원소를 첨가함으로써 제 1 n-형 불순물 영역을 형성하는 단계;
    마스크로서 상기 제 1 도전층을 사용하여 상기 제 2 결정 반도체층에 불순물 원소를 첨가함으로써 제 1 p-형 불순물 영역을 형성하는 단계;
    상기 제 1 게이트 전극의 측면 표면과 접촉하고 상기 제 1 n-형 불순물 영역의 부분과 중첩되는 적어도 하나의 측벽 절연층을 형성하는 단계;
    마스크로서 상기 측벽 절연층을 사용하여 상기 제 1 n-형 불순물 영역에 불순물 원소를 첨가함으로써 제 2 n-형 불순물 영역 및 제 3 n-형 불순물 영역을 형성하는 단계;
    상기 제 1 도전층위에 제 2 절연층을 형성하는 단계;
    상기 제 2 절연층위에 제공되고 상기 제 1 결정 반도체층 및 상기 제 2 결정 반도체층 중 하나에 전기적으로 접속된 적어도 하나의 배선으로서 기능하는 제 2 도전층을 형성하는 단계;
    상기 제 2 도전층을 커버하기 위해 제 3 절연층을 형성하는 단계;
    상기 제 3 절연층위에 제 3 도전층을 포함하는 안테나를 형성하는 단계;
    상기 안테나를 커버하기 위해 제 4 절연층을 형성하는 단계;
    상기 박리층을 노출시키기 위해 상기 제 1 절연층, 상기 게이트 절연층, 상기 제 2 절연층, 상기 제 3 절연층, 및 상기 제 4 절연층을 에칭함으로써 개구부를 형성하는 단계;
    상기 개구부에 에칭제를 도입함으로써 상기 박리층을 선택적으로 제거하는 단계; 및
    물리력에 의해 상기 기판으로부터 적어도 상기 제 1 결정 반도체층, 상기 제 2 결정 반도체층, 상기 게이트 절연층, 및 상기 제 1 도전층을 포함하는 적어도 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터를 포함하는 박막 집적 회로를 박리하는 단계를 포함하는, 박막 집적 회로 제조 방법.
  21. 제 17 항 내지 제 20 항 중 어느 한 항에 있어서, 상기 기판은 유리 기판인, 박막 집적 회로 제조 방법.
  22. 제 17 항 내지 제 20 항 중 어느 한 항에 있어서, 상기 기판은 석영 기판인, 박막 집적 회로 제조 방법.
  23. 제 17 항 내지 제 20 항 중 어느 한 항에 있어서, 텅스텐 또는 몰리브덴을 포함하는 층은 박리층으로서 형성되는, 박막 집적 회로 제조 방법.
  24. 제 17 항 내지 제 20 항 중 어느 한 항에 있어서, 텅스텐 또는 몰리브덴의 산화물을 포함하는 층은 상기 박리층으로서 스퍼터링 방법에 의해 산소 분위기에서 형성되는, 박막 집적 회로 제조 방법.
  25. 제 17 항 내지 제 20 항 중 어느 한 항에 있어서, 텅스텐의 산화물(WOx)을 포함하는 층은 상기 박리층으로서 스퍼터링 방법에 의해 산소 분위기에서 형성되며, 상기 값 x는 0 < x < 3을 만족하는, 박막 집적 회로 제조 방법.
  26. 제 17 항 내지 제 20 항 중 어느 한 항에 있어서, 텅스텐 또는 몰리브덴을 포함하는 층은 상기 박리층으로서 형성되며, 실리콘의 산화물을 포함하는 층은 제 1 절연층으로서 형성되는, 박막 집적 회로 제조 방법.
  27. 제 17 항 내지 제 20 항 중 어느 한 항에 있어서, 실리콘을 포함하는 층은 상기 박리층으로서 형성되는, 박막 집적 회로 제조 방법.
  28. 제 17 항 내지 제 20 항 중 어느 한 항에 있어서, 상기 에칭제는 플루오르화물을 포함하는 화합물을 포함하는 가스 또는 액체인, 박막 집적 회로 제조 방법.
  29. 박막 집적 회로를 제조하는 방법에 있어서,
    기판위에 박리층을 형성하는 단계;
    상기 박리층위에 반도체 디바이스를 형성하는 단계; 및
    상기 기판으로부터 상기 반도체 디바이스를 분리하는 단계를 포함하며,
    상기 박리층은 텅스텐 산화물(WOx)을 포함하고, 상기 값 x는 2
    Figure 112007023098610-PCT00003
    x<3을 만족하는, 박막 집적 회로 제조 방법.
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