JP2006173596A - 半導体装置及びその作製方法 - Google Patents
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Abstract
【解決手段】絶縁膜に広い、又は複数の開口部を形成し、該開口部に薄膜トランジスタに接続された導電膜を形成し、その後、剥離層を用いて、薄膜トランジスタを有する層を、導電膜等が形成された基板へ転置することを特徴とする。さらに加えて本発明の薄膜トランジスタは、レーザ照射により結晶化された半導体膜を有し、レーザ照射時において、剥離層が露出することを防止し、直接剥離層にレーザ照射されないことを特徴とする。
【選択図】なし
Description
本実施の形態では、半導体装置の作製方法について説明する。
このようにして工程中のゴミの発生を防止することができる。
本実施の形態では、上記実施の形態で示した薄膜トランジスタと異なる構成の薄膜トランジスタについて説明する。
本実施の形態では、半導体装置が有する論理回路について説明する。なお該論理回路は薄膜トランジスタから構成されているため、薄膜集積回路とも呼ぶことができる。なお本実施の形態で示す論理回路は、リーダライタからの読み出し命令に従って、マスクROM内のデータを読み出す機能を有する。また半導体装置は近傍型で、交信信号周波数は13.56MHz、送信のデータ伝送レートは約13kHzであり、データ符号化形式はマンチェスタコードを用いている。
本発明の半導体装置の用途は広範にわたるものであるが、以下には用途の具体例について説明する。本発明の半導体装置210は、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類(運転免許証や住民票等、図10(A)参照)、包装用容器類(包装紙やボトル等、図10(B)参照)、記録媒体(DVDソフトやビデオテープ等、図10(C)参照)、乗物類(自転車等、図10(D)参照)、身の回り品(鞄や眼鏡等、図10(E)参照)、食品類、衣類、生活用品類、電子機器等の物品に設けて活用することができる。電子機器とは、液晶表示装置、EL表示装置、テレビジョン装置(単にテレビと呼んだり、テレビ受像機やテレビジョン受像機とも呼んだりする)、携帯電話等を指す。
Claims (17)
- 第1の基板上に剥離層を選択的に形成し、
前記剥離層上に複数の薄膜トランジスタを有する層を形成し、
前記薄膜トランジスタの半導体膜の一部が露出するように第1の開口部、及び前記第1の基板が露出するように前記剥離層間に第2の開口部を形成し、
前記第1の開口部及び第2の開口部に第1の導電膜を形成し、
前記第1の導電膜を加工して、第1の開口部には配線を、第2の開口部にはソース電極又はドレイン電極を形成し、
前記剥離層を露出するように第3の開口部を形成し、
前記第3の開口部にエッチング剤を導入して前記剥離層を除去することにより、前記第1の基板から前記複数の薄膜トランジスタを有する層を分離し、
前記配線と、第2の基板上に設けられた第2の導電膜とが電気的に接続するように、前記複数の薄膜トランジスタを有する層と前記第2の基板を貼り合わせることを特徴とする半導体装置の作製方法。 - 第1の基板上に剥離層を選択的に形成し、
前記剥離層上に複数の薄膜トランジスタを有する層を形成し、
前記薄膜トランジスタの半導体膜の一部が露出するように第1の開口部、及び前記第1の基板が露出するように前記剥離層間に複数の第2の開口部を形成し、
前記第1の開口部及び第2の開口部に第1の導電膜を形成し、
前記第1の導電膜を加工して、第1の開口部には配線を、第2の開口部にはソース電極又はドレイン電極を形成し、
前記剥離層を露出するように第3の開口部を形成し、
前記第3の開口部にエッチング剤を導入して前記剥離層を除去することにより、前記第1の基板から前記複数の薄膜トランジスタを有する層を分離し、
前記配線と、第2の基板上に設けられた第2の導電膜とが電気的に接続するように、前記複数の薄膜トランジスタを有する層と前記第2の基板を貼り合わせることを特徴とする半導体装置の作製方法。 - 第1の基板上に剥離層を選択的に形成し、
前記剥離層上に複数の薄膜トランジスタを有する層を形成し、
前記薄膜トランジスタの半導体膜の一部が露出するように第1の開口部、及び前記第1の基板が露出するように前記薄膜トランジスタ間に第2の開口部を形成し、
前記第1の開口部及び第2の開口部に第1の導電膜を形成し、
前記第1の導電膜を加工して、第1の開口部には配線を、第2の開口部にはソース電極又はドレイン電極を形成し、
前記剥離層を露出するように第3の開口部を形成し、
前記第3の開口部にエッチング剤を導入して前記剥離層を除去することにより、前記第1の基板から前記複数の薄膜トランジスタを有する層を分離し、
前記配線と、第2の基板上に設けられた第2の導電膜とが電気的に接続するように、前記複数の薄膜トランジスタを有する層と前記第2の基板を貼り合わせることを特徴とする半導体装置の作製方法。 - 第1の基板上に剥離層を選択的に形成し、
前記剥離層上に複数の薄膜トランジスタを有する層を形成し、
前記薄膜トランジスタの半導体膜の一部が露出するように第1の開口部、及び前記第1の基板が露出するように前記薄膜トランジスタ間に複数の第2の開口部を形成し、
前記第1の開口部及び第2の開口部に第1の導電膜を形成し、
前記第1の導電膜を加工して、第1の開口部には配線を、第2の開口部にはソース電極又はドレイン電極を形成し、
前記剥離層を露出するように第3の開口部を形成し、
前記第3の開口部にエッチング剤を導入して前記剥離層を除去することにより、前記第1の基板から前記複数の薄膜トランジスタを有する層を分離し、
前記配線と、第2の基板上に設けられた第2の導電膜とが電気的に接続するように、前記複数の薄膜トランジスタを有する層と前記第2の基板を貼り合わせることを特徴とする半導体装置の作製方法。 - 第1の基板上に剥離層を選択的に形成し、
前記剥離層上に下地絶縁膜を形成し、
前記基板の周囲の前記下地絶縁膜を除去し、
前記下地絶縁膜上に半導体膜を形成し、
前記基板の周囲の前記半導体膜を除去し、
前記剥離層を露出することなく、前記半導体膜にマーカーを形成し、
前記マーカーを利用して、前記半導体膜にレーザ照射し、
前記半導体膜を加工して島状の半導体膜を形成し、
前記島状の半導体膜上に、ゲート絶縁膜、ゲート電極を順に形成し、
前記ゲート電極を用いて、前記島状の半導体膜の一部に不純物を添加して不純物領域を形成し、
前記不純物領域が露出するように第1の開口部、及び前記第1の基板が露出するように前記剥離層間に第2の開口部を形成し、
前記第1の開口部及び第2の開口部に第1の導電膜を形成し、
前記第1の導電膜を加工して、第1の開口部には配線を、第2の開口部にはソース電極又はドレイン電極を形成し、
前記剥離層を露出するように第3の開口部を形成し、
前記第3の開口部にエッチング剤を導入して前記剥離層を除去することにより、前記第1の基板から前記複数の薄膜トランジスタを有する層を分離し、
前記配線と、第2の基板上に設けられた第2の導電膜とが電気的に接続するように、前記複数の薄膜トランジスタを有する層と前記第2の基板を貼り合わせることを特徴とする半導体装置の作製方法。 - 第1の基板上に剥離層を選択的に形成し、
前記剥離層上に下地絶縁膜を形成し、
前記基板の周囲の前記下地絶縁膜を除去し、
前記下地絶縁膜上に半導体膜を形成し、
前記基板の周囲の前記半導体膜を除去し、
前記剥離層を露出することなく、前記半導体膜にマーカーを形成し、
前記マーカーを利用して、前記半導体膜にレーザ照射し、
前記半導体膜を加工して島状の半導体膜を形成し、
前記島状の半導体膜上に、ゲート絶縁膜、ゲート電極を順に形成し、
前記ゲート電極を用いて、前記島状の半導体膜の一部に不純物を添加して不純物領域を形成し、
前記不純物領域が露出するように第1の開口部、及び前記第1の基板が露出するように前記剥離層間に複数の第2の開口部を形成し、
前記第1の開口部及び第2の開口部に第1の導電膜を形成し、
前記第1の導電膜を加工して、第1の開口部には配線を、第2の開口部にはソース電極又はドレイン電極を形成し、
前記剥離層を露出するように第3の開口部を形成し、
前記第3の開口部にエッチング剤を導入して前記剥離層を除去することにより、前記第1の基板から前記複数の薄膜トランジスタを有する層を分離し、
前記配線と、第2の基板上に設けられた第2の導電膜とが電気的に接続するように、前記複数の薄膜トランジスタを有する層と前記第2の基板を貼り合わせることを特徴とする半導体装置の作製方法。 - 第1の基板上に剥離層を選択的に形成し、
前記剥離層上に下地絶縁膜を形成し、
前記基板の周囲の前記下地絶縁膜を除去し、
前記下地絶縁膜上に半導体膜を形成し、
前記基板の周囲の前記半導体膜を除去し、
前記剥離層を露出することなく、前記半導体膜にマーカーを形成し、
前記マーカーを利用して、前記半導体膜にレーザ照射し、
前記半導体膜を加工して島状の半導体膜を形成し、
前記島状の半導体膜上に、ゲート絶縁膜、ゲート電極を順に形成し、
前記ゲート電極を用いて、前記島状の半導体膜の一部に不純物を添加して不純物領域を形成し、
前記不純物領域が露出するように第1の開口部、及び前記第1の基板が露出するように前記半導体膜間に第2の開口部を形成し、
前記第1の開口部及び第2の開口部に第1の導電膜を形成し、
前記第1の導電膜を加工して、第1の開口部には配線を、第2の開口部にはソース電極又はドレイン電極を形成し、
前記剥離層を露出するように第3の開口部を形成し、
前記第3の開口部にエッチング剤を導入して前記剥離層を除去することにより、前記第1の基板から前記複数の薄膜トランジスタを有する層を分離し、
前記配線と、第2の基板上に設けられた第2の導電膜とが電気的に接続するように、前記複数の薄膜トランジスタを有する層と前記第2の基板を貼り合わせることを特徴とする半導体装置の作製方法。 - 第1の基板上に剥離層を選択的に形成し、
前記剥離層上に下地絶縁膜を形成し、
前記基板の周囲の前記下地絶縁膜を除去し、
前記下地絶縁膜上に半導体膜を形成し、
前記基板の周囲の前記半導体膜を除去し、
前記剥離層を露出することなく、前記半導体膜にマーカーを形成し、
前記マーカーを利用して、前記半導体膜にレーザ照射し、
前記半導体膜を加工して島状の半導体膜を形成し、
前記島状の半導体膜上に、ゲート絶縁膜、ゲート電極を順に形成し、
前記ゲート電極を用いて、前記島状の半導体膜の一部に不純物を添加して不純物領域を形成し、
前記不純物領域が露出するように第1の開口部、及び前記第1の基板が露出するように前記半導体膜間に複数の第2の開口部を形成し、
前記第1の開口部及び第2の開口部に第1の導電膜を形成し、
前記第1の導電膜を加工して、第1の開口部には配線を、第2の開口部にはソース電極又はドレイン電極を形成し、
前記剥離層を露出するように第3の開口部を形成し、
前記第3の開口部にエッチング剤を導入して前記剥離層を除去することにより、前記第1の基板から前記複数の薄膜トランジスタを有する層を分離し、
前記配線と、第2の基板上に設けられた第2の導電膜とが電気的に接続するように、前記複数の薄膜トランジスタを有する層と前記第2の基板を貼り合わせることを特徴とする半導体装置の作製方法。 - 第1の基板上に剥離層を選択的に形成し、
前記剥離層に接して吸収膜を形成し、
前記吸収膜上に下地絶縁膜を形成し、
前記基板の周囲の前記下地絶縁膜を除去し、
前記下地絶縁膜上に半導体膜を形成し、
前記基板の周囲の前記半導体膜を除去し、
前記吸収膜によって、前記剥離層を露出することなく、前記半導体膜にマーカーを形成し、
前記マーカーを利用して、前記半導体膜にレーザ照射し、
前記半導体膜を加工して島状の半導体膜を形成し、
前記島状の半導体膜上に、ゲート絶縁膜、ゲート電極を順に形成し、
前記ゲート電極を用いて、前記島状の半導体膜の一部に不純物を添加して不純物領域を形成し、
前記不純物領域が露出するように第1の開口部、及び前記第1の基板が露出するように前記剥離層間に第2の開口部を形成し、
前記第1の開口部及び第2の開口部に第1の導電膜を形成し、
前記第1の導電膜を加工して、第1の開口部には配線を、第2の開口部にはソース電極又はドレイン電極を形成し、
前記剥離層を露出するように第3の開口部を形成し、
前記第3の開口部にエッチング剤を導入して前記剥離層を除去することにより、前記第1の基板から前記複数の薄膜トランジスタを有する層を分離し、
前記配線と、第2の基板上に設けられた第2の導電膜とが電気的に接続するように、前記複数の薄膜トランジスタを有する層と前記第2の基板を貼り合わせることを特徴とする半導体装置の作製方法。 - 第1の基板上に剥離層を選択的に形成し、
前記剥離層に接して吸収膜を形成し、
前記吸収膜上に下地絶縁膜を形成し、
前記基板の周囲の前記下地絶縁膜を除去し、
前記下地絶縁膜上に半導体膜を形成し、
前記基板の周囲の前記半導体膜を除去し、
前記吸収膜によって、前記剥離層を露出することなく、前記半導体膜にマーカーを形成し、
前記マーカーを利用して、前記半導体膜にレーザ照射し、
前記半導体膜を加工して島状の半導体膜を形成し、
前記島状の半導体膜上に、ゲート絶縁膜、ゲート電極を順に形成し、
前記ゲート電極を用いて、前記島状の半導体膜の一部に不純物を添加して不純物領域を形成し、
前記不純物領域が露出するように第1の開口部、及び前記第1の基板が露出するように前記剥離層間に複数の第2の開口部を形成し、
前記第1の開口部及び第2の開口部に第1の導電膜を形成し、
前記第1の導電膜を加工して、第1の開口部には配線を、第2の開口部にはソース電極又はドレイン電極を形成し、
前記剥離層を露出するように第3の開口部を形成し、
前記第3の開口部にエッチング剤を導入して前記剥離層を除去することにより、前記第1の基板から前記複数の薄膜トランジスタを有する層を分離し、
前記配線と、第2の基板上に設けられた第2の導電膜とが電気的に接続するように、前記複数の薄膜トランジスタを有する層と前記第2の基板を貼り合わせることを特徴とする半導体装置の作製方法。 - 請求項5乃至10のいずれか一において、
連続発振型のレーザを用いて、レーザ照射を行うことを特徴とする半導体装置の作製方法。 - 請求項5乃至11のいずれか一において、
前記剥離層上の半導体膜を残すことにより、前記剥離層を露出することなく、前記半導体膜にマーカーを形成することを特徴とする半導体装置の作製方法。 - 請求項5乃至11のいずれか一において、
前記剥離層上の半導体膜以外にマーカーを作製することにより、前記剥離層を露出することなく、前記半導体膜にマーカーを形成することを特徴とする半導体装置の作製方法。 - 複数の薄膜トランジスタを有する層と、
第1の開口部内に形成された、前記薄膜トランジスタの半導体膜に接続されたソース電極又はドレイン電極と、
前記薄膜トランジスタ間に設けられた第2の開口部内に形成された、前記ソース電極又は前記ドレイン電極に接続された配線と、
基板と、
前記基板上に設けられた導電膜とを有し、
前記配線と、前記導電膜とは、前記薄膜トランジスタを有する層と前記基板を貼り合わせることにより、電気的に接続されている
ことを特徴とする半導体装置。 - 複数の薄膜トランジスタを有する層と、
第1の開口部内に形成された、前記薄膜トランジスタの半導体膜に接続されたソース電極又はドレイン電極と、
前記薄膜トランジスタ間に設けられた複数の第2の開口部内に形成された、前記ソース電極又は前記ドレイン電極に接続された配線と、
基板と、
前記基板上に設けられた導電膜とを有し、
前記配線と、前記導電膜とは、前記薄膜トランジスタを有する層と前記基板を貼り合わせることにより、電気的に接続されている
ことを特徴とする半導体装置。 - 請求項14又は15において、
前記基板はフィルム基板であることを特徴とする半導体装置。 - 請求項14乃至16のいずれか一において、
前記薄膜トランジスタは、40nm〜170nmの膜厚を有する半導体膜を有していることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005336491A JP5072217B2 (ja) | 2004-11-22 | 2005-11-22 | 半導体装置の作製方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004338229 | 2004-11-22 | ||
JP2004338229 | 2004-11-22 | ||
JP2005336491A JP5072217B2 (ja) | 2004-11-22 | 2005-11-22 | 半導体装置の作製方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2006173596A true JP2006173596A (ja) | 2006-06-29 |
JP2006173596A5 JP2006173596A5 (ja) | 2008-09-18 |
JP5072217B2 JP5072217B2 (ja) | 2012-11-14 |
Family
ID=36673956
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005336491A Expired - Fee Related JP5072217B2 (ja) | 2004-11-22 | 2005-11-22 | 半導体装置の作製方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5072217B2 (ja) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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