KR20070066840A - 불휘발성 반도체 메모리 장치 - Google Patents

불휘발성 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 메인 메모리의 관리용 메모리에 적절하고, 읽기 출력이 크고, 인접 비트의 비트라인의 노이즈의 영향을 받지 않고 고속 읽기가 가능한 불휘발성 반도체 메모리 장치를 제공하는 것을 목적으로 하며, 이를 해결하기 위한 수단으로 여기에 개시된 불휘발성 반도체 메모리 장치는 메모리를 구성하는 1 비트가 복수개의 메모리 셀들(1~4)로 구성되며, 상기 메모리 셀들은 메인 메모리의 메모리 셀과 동일한 구조를 가지고, 인접하는 비트의 인접 비트라인의 어느 한편의 비트라인(8)은 읽기시에 상시 비선택이 된다. 이 불휘발성 반도체 메모리 장치는 메인 메모리와 함께 동일한 프로세스에 의해 1 칩 상에 제작되어 구성된다.

Description

불휘발성 반도체 메모리 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명에 의한 불휘발성 반도체 메모리 장치의 관리(管理)용 메모리의 회로 구성을 보여주는 회로도;
도 2는 종래의 메모리 구성에 의한 독출 동작시의 출력 신호의 특성을 보여주는 도면;
도 3은 본 발명의 관리용 메모리의 메모리 구성에 의한 독출 동작시의 출력 신호의 특성을 보여주는 도면; 그리고
도 4는 종래의 메모리의 구성을 보여주는 회로도이다.
*도면의 주요 부분에 대한 부호의 설명*
1~4 : 메모리 셀 5~8 : 비트라인
9~12 : 비트라인선택 트랜지스터 13 : 비트라인그룹 선택 트랜지스터
14　: 센스 증폭기·빗장 회로 15　: 비트 선택회로
16, 17 : 선택라인 18　: 워드라인군
19　: 워드 드라이버 20　: 더미 워드라인군
21　: Vss 라인 22　: 비트라인간 결합 용량
본 발명은 플래시 메모리를 이용한 불휘발성 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 동일 칩 상에 있는 메인 메모리의 오퍼레이션 관리 정보인 컨디션 데이터를 ROM적으로 축적하고 그 데이터에 대한 고속 읽기를 수행할 수 있는 불휘발성 반도체 메모리 장치에 관한 것이다.
보다 많은 정보량을 축적하기 위해, 메모리의 비트 구성은, 워드라인 및 비트라인의 교점에 형성되는 1개의 메모리 셀을 1 비트로서 메모리 단위를 구성하여 어레이장에 전개하는 것으로 대용량화가 도모되고 있다. 불휘발성 메모리의 분야에 있어서, 축적될 정보량이 증대함에 따라 100M 비트급의 반도체 메모리칩이 실용화되기에 이르렀으며, 그 이용 방법도 목적에 상응하여 다양화, 복잡화되고 있다. 따라서, 상기 메인 메모리를 보다 유효하게 이용하기 위해서는, 메모리 맵의 매핑 조작에 필요한 소프트웨어 상에서의 제어 정보, 리던던시 구성에 의한 메모리 어레이의 하드웨어 상에서의 변경 정보 등과 같은 메인 메모리 동작에 필요한 오퍼레이션의 관리를 유저의 메모리 조작과 별도로 수행할 필요가 있다.
이 때문에, 메인 메모리의 오퍼레이션 관리에 필요한 컨디션 데이터는, 메인 메모리와는 따로 설치되는 관리용 메모리에 축적되어 유저가 조작할 수 없는 프로텍트 정보로서 보호될 필요가 있다. 또, 메모리의 오퍼레이션 관리는 유저가 실행하는 작업에 앞서 실행될 필요가 있기 때문에, 메인 메모리의 읽기 속도에 비해 고속으로 동작되는 한편 오동작이 없는 관리용 메모리가 요구된다.
도 4는 종래의 메모리의 회로도이다.
도 4를 참조하면, 1 비트를 구성하는 메모리 셀들(1~4)은, 4개의 비트라인들(5~8)과 워드라인(18)과의 교점이 되는 위치에 각각 형성되어 있다. 또 4개의 비트라인들(5~8)은 비트라인선택 트랜지스터들(9~12)의 소오스 단자에 각각 접속되고, 비트라인선택 트랜지스터들(9~12)의 드레인 단자는 비트라인그룹 선택 트랜지스터(13)의 소오스 단자에 접속되어 있다. 비트라인그룹 선택 트랜지스터(13)의 게이트 단자와 비트라인선택 트랜지스터들(9~12)의 게이트 단자는 선택라인(16, 17)을 통해 각각 비트 선택 회로에 접속되고, 비트라인그룹 선택 트랜지스터(13)의 드레인 단자는 독출회로(14－1)에 접속된다.
워드라인(18)은 워드 드라이버(19)에 접속되고, 더미 워드라인(20)은 Vss에 접속되어 있다. 또 Vss 라인(21)은 메모리 셀의 Vss 라인으로서 워드라인 방향으로 각각 분기되어 있다. 비트라인간 결합 용량(22)은, 1 비트를 구성하는 셀 어레이 사이에 인접하는 비트라인들의 선간 용량(line capacitance)을 나타낸다. 도 4에서는 메모리 셀 4개가 1 비트를 구성함에 의해서, 1개의 워드라인에 다수개의 비트가 전개된 메모리의 구성이 도시되어 있다.
예를 들면, 독출회로(14－1, 14－2)에 접속되어 있는 2 비트 분량의 메모리 셀들이, 비트 선택회로(15)와 워드 드라이버(19)에 의해 각각 독출 및 선택된 경우, 워드 드라이버(19)에 의해 구동된 메모리 셀(1~4)의 독출 신호는 각각의 비트라인(5~8) 및 비트 선택회로(15)에 의해 선택된 비트라인선택 트랜지스터들(9~12) 및 비트라인그룹 선택 트랜지스터(13)를 통해 독출회로(14－1)에 입력된다. 마찬가지로 인접하는 메모리 셀들의 독출 신호도 독출회로(14－2)로 입력된다.
상기 독출 동작에 있어서, 비트라인(8)의 독출 신호와 거기에 인접하는 비트라인의 독출 신호는 비트라인간 결합 용량(22)를 통해 서로 간섭하게 되어, 독출회로(14－1, 14－2)의 입력 신호들이 서로에 대해서 노이즈가 되어 영향을 미치게 된다. 따라서, 인접 비트라인으로부터의 노이즈의 영향 때문에 읽기 속도의 고속화에 대해서 복수의 메모리 셀에 의한 효과가 충분히 발휘되지 않고, 오동작의 발생도 해소되지 않는다. 일본특허공보 평9－245493호에는 인접하는 비트라인의 한편의 변화가 한편에 영향을 주는 것을 방지할 수 있는 불휘발성 반도체 메모리 장치가 기재되어 있다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 메인 메모리와, 독출된 출력이 크고 인접 비트의 비트라인의 노이즈의 영향을 받지 않고 오동작이 없는 고속 읽기가 가능한 관리용 메모리를 구비한 불휘발성 반도체 메모리 장치를 제공하는 데 있다.
(구성)
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 메인 메모리와 상기 메인 메모리의 오퍼레이션 관리를 행하기 위한 내부 처리용 컨디션 데이터를 축적하는 관리용 메모리를 갖는 불휘발성 반도체 메모리 장치는: 상기 관리용 메모리의 1 비트는 복수 개의 메모리 셀들로 구성되고; 상기 복수 개의 메모리 셀들은 워드라인에 따라 일렬에 배치되어 워드라인 및 비트라인 방향 으로 소정의 수만큼 어레이장에 전개되고; 상기 워드라인은 워드 드라이버에 의해 읽기 구동되고, 상기 비트라인은 독출된 출력 신호를 비트라인선택 트랜지스터를 통해 독출회로에 전달하여 읽기 동작을 수행하고; 상기 읽기 동작시에 서로 인접하는 비트간에 근처의 비트와 서로 인접하는 어느 한편의 메모리 셀이 읽기 동작에 대해 비선택이 되는 것을 특징으로 한다.
본 발명의 불휘발성 반도체 메모리 장치의 관리용 메모리의 메모리 셀 어레이는, 상기 관리용 메모리로서 동작하는 실제 동작 메모리 셀 영역과, 메모리로서는 동작하지 않는 더미 메모리 셀 영역을 포함하는 것을 특징으로 한다.
본 발명의 불휘발성 반도체 메모리 장치의 메모리 셀은, 상기 메인 메모리의 메모리 셀과 동일한 구조를 가지고, 상기 관리용 메모리는 상기 메인 메모리와 함께 동일한 프로세스에 의해 1 칩 상에 제작되어 구성되는 것을 특징으로 한다.
본 발명의 불휘발성 반도체 메모리 장치의 메모리 셀은, 플래시 메모리 셀 구조를 가지는 것을 특징으로 한다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명에 의한 불휘발성 반도체 메모리 장치의 관리(管理)용 메모리의 회로 구성을 보여주는 회로도이다.
도 1을 참조하면, 비트라인 선택 트랜지스터(12)의 선택라인(17)이 접지에 접속되어 있다. 실제 동작하는 메모리 셀 어레이의 상하에 더미 메모리 셀 어레이를 구비되어 있고, 도 4와 같이 더미 워드라인군(20)이 일괄적으로 Vss에 접속되어 있다.
선택라인(17)은 상시 접지 레벨에 있기 때문에, 비트라인 선택 트랜지스터(12)는 상시 오프되어 있다. 그 때문에, 메모리 셀(4)의 워드라인이 워드라인군(18)에 접속되는 워드 드라이버(19)에 의해 구동되어 메모리 셀(4)이 읽혀진다 하더라도 독출 신호는 독출회로(14)로 전송되지 않게 된다. 한편 이 읽기 상태에 있어서 메모리 셀의 초기 상태는 소거 상태이기 때문에, 워드 드라이버(19)에 의해 워드라인이 구동되면 메모리 셀(4)은 턴 온 되어 비트라인(8)의 전위는 접지 레벨이 된다. 따라서 비트라인(8)에 인접하는, 근처의 1 비트를 구성하고 있는 근접 비트라인과 비트라인(7)로 출력되는 독출 신호는, 비트라인(8)과의 사이에 형성되는 비트라인간 결합 용량을 개입시켜 서로 간섭하게 되지만, 비트라인(8)이 접지 레벨이기 때문에, 노이즈 간섭을 회피할 수 있게 된다.
　도 2는 종래의 인접 비트라인의 간섭을 받는 메모리 어레이의 구성에 있어서, 독출회로에서의 입력 신호의 첫 시작 특성을 나타내는 독출 신호 특성도의 일예이다. 만일 기준 전위를 1. 2V로 하고, 정보‘0＇의 입력 레벨이 기준 전위에 대해 0. 1~0. 2V이상으로 설정되었을 경우, 그 레벨로의 도달시간은 30 ns이다.
　도 3은, 본 발명의 인접 비트의 비트라인의 간섭을 방지한 메모리 어레이 구성에 있어서, 독출회로에서의 입력 신호의 첫 시작 특성을 나타내는 독출 신호 특성도의 일예이다. 독출회로의 입력 특성의 정보‘0＇의 전압 레벨을 종래와 같게 설정하고 정보‘1＇의 전압 레벨 측에 노이즈 여유도를 갖게 하면, 그 레벨로의 도달시간은 25 ns이며, 고속의 독출이 가능해진다. 이 고속 독출에서의 읽기 시간의 단축은, 메인 메모리가 작업을 개시하기 전에 관리용 메모리가 동작하도록 함으로써, 메인 메모리를 관리 제어하기에 충분한 시간을 확보할 수 있게 된다.
　또 도 1에 도시된 메모리 어레이 구성에 있어서, 소정의 메모리 용량을 가지는 메모리 어레이의 양측으로 더미 워드라인으로 나타나는 더미의 메모리 어레이가 설치되어 있다. 이 더미의 메모리 어레이를 소정의 양만큼 구비한 메모리는, 메인 메모리와 함께 동일한 프로세스에 의해 1 칩 상에 구성된다. 이것에 의해, 메모리 어레이의 가공 불균형이 메인 메모리의 가공 불균형과 합해지는 것이 가능해져, 메모리를 구성하는 각 소자의 동작 특성을 서로 맞출 수가 있게 된다.
　불휘발성 반도체 기억소자는, 플래시 메모리 셀이라 하더라도 1 비트를 구성하는 메모리 셀의 개수는 목적에 따라 임의의 개수로 설정할 수 있다. 메인 메모리가 100M 비트급인데 비해, 관리용 메모리는 수 킬로(K) 비트이기 때문에, 일예로서 워드라인 방향으로 1K 비트 분의 메모리 셀, 즉 1024 비트×4개를 구성하면 이것을 단위로 여러 개의 워드라인들이 비트라인 방향으로 전개되어, 메모리 셀 어레이가 구성된다. 따라서 도 1의 메모리 어레이 구성은 1024×4 비트로 구성이 되며, 상하에 각각 워드라인 2 개에 해당되는 더미 메모리 셀 어레이가 부가된 구성이다.
　이상 설명한 것처럼, 본 발명에 의하면 읽기 출력이 크고, 인접 비트의 비트라인의 노이즈의 영향을 받지 않고, 오동작이 없는 고속 독출이 가능한 관리용 메모리를 제공하는 것이 가능해져, 메인 메모리와 관리용 메모리를 반도체 칩에 일체화한 불휘발성 반도체 메모리 장치를 제공할 수 있게 되어, 메인 메모리의 성능을 향상시킬 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상과 같은 본 발명에 의하면, 메인 메모리와 읽어내 출력이 크고, 인접 비트의 비트라인의 노이즈의 영향을 받지 말고, 오동작이 없는 고속 읽기가 생기는 관리용 메모리를 가지는 불휘발성 반도체 메모리 장치를 제공하는 것이 가능해지므로, 메인 메모리의 성능을 향상시킬 수 있게 된다.

Claims (4)

  1. 메인 메모리와 상기 메인 메모리의 오퍼레이션 관리를 행하기 위한 내부 처리용 컨디션 데이터를 축적하는 관리용 메모리를 갖는 불휘발성 반도체 메모리 장치에 있어서:
    상기 관리용 메모리의 1 비트는 복수 개의 메모리 셀들로 구성되고;
    상기 복수 개의 메모리 셀들은 워드라인에 따라 일렬에 배치되어 워드라인 및 비트라인 방향으로 소정의 수만큼 어레이장에 전개되고;
    상기 워드라인은 워드 드라이버에 의해 읽기 구동되고, 상기 비트라인은 독출된 출력 신호를 비트라인선택 트랜지스터를 통해 독출회로에 전달하여 읽기 동작을 수행하고;
    상기 읽기 동작시에 서로 인접하는 비트간에 근처의 비트와 서로 인접하는 어느 한편의 메모리 셀이 읽기 동작에 대해 비선택이 되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 관리용 메모리의 메모리 셀 어레이는, 상기 관리용 메모리로서 동작하는 실제 동작 메모리 셀 영역과, 메모리로서는 동작하지 않는 더미 메모리 셀 영역을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제 1 또는 제 2 항에 있어서,
    상기 메모리 셀은 상기 메인 메모리의 메모리 셀과 동일한 구조를 가지고,
    상기 관리용 메모리는 상기 메인 메모리와 함께 동일한 프로세스에 의해 1 칩 상에 제작되어 구성되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제 1 내지 제 3 항 중 어느 한 항에 있어서,
    상기 메모리 셀은 플래시 메모리 셀 구조를 가지는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
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