KR20070065876A - 인터넷 프로토콜을 통한 음성통화용 적응성 디-지터 버퍼 - Google Patents
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Abstract
Description
Claims (85)
- 데이터 패킷을 저장하도록 구성된 메모리 저장 장치; 및상기 메모리 저장 장치에 저장된 패킷의 수와 메모리 저장 장치에 대한 제 1 타임 와핑 임계치를 비교하도록 구성된 제 1 제어기로서, 상기 저장된 패킷의 수가 상기 제 1 타임 와핑 임계치를 넘어설 때 타임 와핑 지시자를 발생시키도록 추가적으로 적응된 상기 제 1 제어기를 포함하는 장치.
- 제 1항에 있어서,패킷을 수신하고 상기 메모리 저장 장치에 저장하도록 구성된 입력 제어기; 및상기 제 1 제어기에 결합되고 상기 제 1 제어기로부터 상기 타임 와핑 지시자를 수신하도록 추가적으로 구성된 출력 제어기를 포함하는 장치.
- 제 2항에 있어서,상기 타임 와핑 지시자에 응답해서 패킷을 타임 와핑하는 패킷 타임 와핑 수단을 더 포함하고,상기 출력 제어기는 상기 패킷 타임 와핑 수단에 상기 타임 와핑 지시자를 공급하도록 적응된 장치.
- 제 3항에 있어서,상기 제 1 제어기는 상기 메모리 저장 장치에 저장된 패킷의 수와 메모리 저장 장치에 대한 제 2 타임 와핑 임계치를 비교하고 저장된 패킷의 수가 제 2 타임 와핑 임계치를 넘어설 때 상기 타임 와핑 지시자를 발생시키도록 추가적으로 구성된 장치.
- 제 4항에 있어서,상기 제 1 제어기는 패킷 신장을 위한 상기 타임 와핑 지시자의 제 1 값을 발생시키도록 추가적으로 구성된 장치.
- 제 5항에 있어서,상기 제 1 제어기는 패킷 압축을 위한 상기 타임 와핑 지시자의 제 2 값을 발생시키도록 추가적으로 구성된 장치.
- 제 6항에 있어서,상기 제 1 값은 상기 타겟 딜레이 길이의 제 1 백분율인 장치.
- 제 7항에 있어서,상기 제 2 값은 상기 타겟 딜레이 길이의 제 2 백분율인 장치.
- 제 6항에 있어서,상기 제 1 제어기는 다음 순서 패킷이 이전 순서 패킷 이후에 제 1 주기에서 수신되지 않으면 제 1 값을 발생시키도록 추가적으로 구성된 장치.
- 제 6항에 있어서,상기 제 1 제어기는 시간 윈도우 상에서 상기 메모리 저장 장치의 상태를 평균하도록 추가적으로 구성된 장치.
- 제 10항에 있어서,상기 제 1 제어기는 시간 윈도우 상에서 상기 메모리 저장 장치에 저장된 패킷의 수를 필터링하도록 구성된 장치.
- 제 11항에 있어서,상기 제 1 제어기는 타겟 디-지터 버퍼 딜레이 길이와, 상기 타겟 디-지터 버퍼 딜레이 길이의 함수로 시간 윈도우를 결정하도록 추가적으로 구성된 장치.
- 제 12항에 있어서,상기 제 1 제어기는 상기 메모리 저장 장치에 저장된 패킷의 타겟 수로 상기 타겟 디-지터 버퍼 딜레이 길이를 결정하도록 추가적으로 구성된 장치.
- 제 10항에 있어서,상기 제 1 제어기는 상기 메모리 저장 장치 안에 저장된 상기 패킷의 필터링된 수와 상기 제 1 과 제 2 타임 와핑 임계치를 비교하도록 추가적으로 구성된 장치.
- 제 1항에 있어서,상기 제 1 제어기는 타임 와핑 없이 상기 패킷의 압축, 신장 혹은 처리하는 명령을 하는 상기 타임 와핑 지시자를 발생시키도록 추가적으로 구성된 장치.
- 제 1항에 있어서,상기 메모리 저장 장치는 적응성 디-지터 버퍼인 장치.
- 데이터 패킷을 처리하는 방법에 있어서,메모리 저장 장치에 데이터 패킷을 저장하는 단계;상기 메모리 저장 장치에 저장된 패킷의 수와 제 1 타임 와핑 임계치를 비교하는 단계; 및상기 메모리 저장 장치에 저장된 상기 패킷의 수가 상기 제 1 타임 와핑 임계치를 넘어설 때 타임 와핑 지시자를 발생시키는 단계를 포함하는 데이터 패킷 처리 방법.
- 제 17항에 있어서,상기 타임 와핑 지시자에 응답하여, 적어도 하나의 패킷을 타임 와핑하는 단계를 더 포함하는 데이터 패킷 처리 방법.
- 제 18항에 있어서,상기 메모리 저장 장치에 저장된 상기 패킷의 수와 제 2 타임 와핑 임계치를 비교하는 단계; 및상기 메모리 저장 장치에 저장된 패킷의 수가 상기 제 1 타임 와핑 임계치보다 작을 때 제 1 값의 타임 와핑 지시자를, 상기 메모리 저장 장치에 저장된 상기 패킷의 수가 상기 제 2 타임 와핑 임계치 보다 클 때 제 2 값의 타임 와핑 지시자를 발생시키는 단계를 더 포함하는 데이터 패킷 처리 방법.
- 제 17항에 있어서,상기 타임 와핑 지시자가 상기 제 1 값일 때 적어도 하나의 패킷을 신장하는 단계; 및상기 타임 와핑 지시자가 제 2 값일 때 적어도 하나의 패킷을 압축하는 단계를 더 포함하는 데이터 패킷 처리 방법.
- 제 20항에 있어서,다수의 연속적인 패킷을 수신하는 단계; 및상기 타임 와핑 지시자에 응답하여 상기 연속적인 패킷의 조각을 애드-오버래핑하는 단계를 더 포함하는 데이터 패킷 처리 방법.
- 제 17항에 있어서,딜레이된 패킷의 수를 추적함으로써 제 1 타임 와핑 임계치를 결정하는 단계를 더 포함하는 데이터 패킷 처리 방법.
- 제 23항에 있어서,딜레이된 패킷은 상기 패킷의 대응 예상 재생 시간 후에 수신된 패킷인 데이터 패킷 처리 방법.
- 제 17항에 있어서,적어도 하나의 패킷을 타임 와핑하는 단계; 및적어도 하나의 타임 와핑된 패킷을 재생하는 단계를 더 포함하는 데이터 패킷 처리 방법.
- 메모리 저장 장치에서 데이터 패킷을 저장하기 위한 입력 루틴(Routine);상기 메모리 저장 장치에 저장된 상기 패킷의 수와 제 2 타임 와핑 임계치를 비교하기 위한 제 1 루틴; 및상기 메모리 저장 장치에 저장된 상기 패킷의 수가 상기 제 1 타임 와핑 임계치보다 작을 때 제 1 값의 타임 와핑 지시자를, 상기 메모리 저장 장치에 저장된 패킷의 수가 상기 제 2 타임 와핑 임계치보다 클 때 제 2 값의 타임 와핑 지시자를 발생시키는 제 2 루틴을 포함하는 명령의 집합을 포함하는 컴퓨터-판독가능(Computer-readable) 저장 매체.
- 데이터 패킷을 저장하도록 구성된 메모리 저장 장치; 및상기 메모리 저장 장치에 저장된 상기 패킷의 수를 상기 메모리 저장 장치를 위한 제 1 압축 타임 와핑 임계치 그리고 제 1 신장 타임 와핑 임계치와 비교하도 록 추가적으로 구성된 제 1 제어기로서, 상기 제 1 제어기는 상기 저장된 패킷의 수가 상기 제 1 압축 타임 와핑 임계치보다 크면 압축을 지시하는 타임 와핑 제어 신호를 발생하고, 상기 저장된 패킷의 수가 상기 제 1 신장 타임 와핑 임계치보다 크면 신장을 지시하는 타임 와핑 제어 신호를 발생하도록 추가적으로 적응된 상기 제 1 제어기를 포함하는 장치.
- 제 27항에 있어서,상기 제 1 제어기는 상기 저장된 패킷의 수를 압축 타임 와핑 임계치 집합 및 신장 타임 와핑 임계치 집합과 비교하고, 상기 압축 타임 와핑 임계 집합과 신장 타임 와핑 임계치 집합 각각은 상기 메모리 저장 장치를 위한 타겟 딜레이 길이의 유일한 백분율에 대응하도록 추가적으로 적응된 장치.
- 제 27항에 있어서,상기 제 1 제어기는 다음 순서 패킷이 상기 다음 순서 패킷의 예상 재생 시간 이후에 수신되면, 신장을 위해 타임 와핑 제어 신호를 발생시키도록 추가적으로 구성된 장치.
- 제 29항에 있어서,상기 제 1 제어기는 상기 저장된 패킷의 수와 타임 와핑 임계치를 비교하기 전에 시간 윈도우 상에서 상기 메모리 저장 장치의 상태를 평균하도록 추가적으로 구성된 장치.
- 제 30항에 있어서,상기 제 1 제어기는 시간 윈도우 상에서 상기 메모리 저장 장치 내부에 저장된 상기 패킷의 수를 필터링 하도록 추가적으로 구성된 장치.
- 제 31항에 있어서,상기 제 1 제어기는 타겟 딜레이 길이와, 상기 타겟 딜레이의 함수로 상기 시간 윈도우를 결정하도록 추가적으로 구성된 장치.
- 제 32항에 있어서,상기 제 1 제어기는 상기 메모리 저장 장치 내부에 저장된 패킷의 타겟 수인 상기 타겟 딜레이 길이를 결정하도록 추가적으로 구성된 장치.
- 제 30항에 있어서,상기 제 1 제어기는 상기 메모리 저장 장치 내부에 저장된 패킷의 평균 수와 타임 와핑 임계치를 비교하도록 추가적으로 구성된 장치.
- 제 27항에 있어서,상기 제 1 제어기는 다중 상태(Multi-state) 제어 신호인 상기 타임 와핑 제 어 신호를 발생시키도록 추가적으로 구성된 장치.
- 제 35항에 있어서,상기 제 1 제어기는 상기 메모리 저장 장치가 적응성 디-지터 버퍼이고, 상기 타겟 딜레이 길이는 타겟 디-지터 버퍼 딜레이인 상기 메모리 저장 장치를 위한 상기 타겟 딜레이 길이를 결정하도록 추가적으로 구성된 장치.
- 데이터 패킷을 저장하도록 구성된 메모리 저장 장치; 및상기 메모리 저장 장치를 위한 타겟 딜레이 길이를 결정하고, 저장된 패킷의 수가 상기 타겟 딜레이 길이를 넘어설 때 적어도 하나의 패킷을 압축 시작하도록 적응된 제 1 제어기를 포함하는 장치.
- 제 37항에 있어서,상기 제 1 제어기는 딜레이된 패킷으로 인한 주어진 언더플로우의 백분율을 유지하도록 추가적으로 구성된 장치.
- 제 38항에 있어서,상기 제 1 제어기는 상기 타겟 딜레이 길이를 다음과 같이 계산하도록 추가적으로 구성되고,If (PERdelay < TARGET_VALUE) thenDEJITTER_DELAY=DEJITTER_DELAY-CONSTANT;If (PERdelay > TARGET_VALUE&&PERdelay >= last_PERdelay) thenDEJITTER_DELAY=DEJITTER_DELAY+CONSTANT;Set DEJITTER_DELAY=MAX(MIN_JITTER,DEJITTER_DELAY);ANDDEJITTER_DELAY=MIN(MAX_JITTER,DEJITTER_DELAY),여기서, PERdelay는 딜레이된 패킷으로 인한 언더플로우의 비율, TARGET_VALUE는 딜레이된 패킷의 타겟 비율, DEJITTER_DELAY는 상기 적응성 디-지터 버퍼의 상기 타겟 딜레이 길이, CONSTANT는 미리 정해진 값 및 MAX_JITTER와 MIN_JITTER는 각각 상기 최대와 최소 타겟 딜레이 길이인 미리 정해진 값을 나타내는 장치.
- 제 40항에 있어서,상기 제 1 제어기는 예상 재생 시간 이후에 수신되는 패킷인 딜레이된 패킷의 비율로서 상기 Current_PERdelay를 계산하도록 구성된 패킷 에러 계산 장치를 포함하는 장치.
- 제 42항에 있어서,상기 제 1 제어기는 수신된 패킷의 제 1 부분을 확인하도록 구성되고, 상기 제 1 부분은 유음 부분에 대응하며, 상기 유음 부분은 다수의 순서 패킷을 포함하는 장치.
- 제 43항에 있어서,상기 제 1 제어기는 상기 제 1 부분의 인코딩으로 상기 제 1 부분을 확인하도록 구성된 장치.
- 제 44항에 있어서,상기 제 1 제어기는 상기 유음 부분의 제 1 패킷을 위한 예상 재생 시간을 결정하고, 상기 예상 재생 시간 이전에 상기 유음 부분의 상기 제 1 패킷 재생을 개시하기 위해 구성된 장치.
- 제 45항에 있어서,상기 제 1 제어기는 상기 제 1 패킷의 재생 이후에 다음 패킷의 신장을 개시하도록 추가적으로 구성된 장치.
- 제 46항에 있어서,상기 제 1 제어기는 유음 부분의 상기 첫 부분과 끝 부분을 확인하도록 구성된 장치.
- 제 47항에 있어서,상기 제 1 제어기는 상기 유음 부분의 끝 부분을 확인하고, 상기 유음 부분 의 상기 끝 부분에서 적어도 하나의 패킷을 압축하도록 구성된 장치.
- 제 48항에 있어서,상기 제 1 제어기는 수신된 패킷의 인코딩 비율에 의하여 상기 유음 부분의 상기 끝 부분을 확인하도록 구성된 장치.
- 제 49항에 있어서,상기 제 1 제어기는 무음 부분 지시자에 의하여 상기 유음 부분의 상기 끝 부분을 확인하도록 구성된 장치.
- 제 50항에 있어서,상기 제 1 제어기는 유음 부분-끝(End-of-talkspurt) 지시자에 의하여 상기 유음 부분의 상기 끝 부분을 확인하도록 구성된 장치.
- 패킷화된 데이터를 처리하는 방법에 있어서,메모리 저장 장치에 데이터 패킷을 저장하는 단계;상기 메모리 저장 장치를 위하여 타겟 딜레이 길이를 결정하는 단계;상기 메모리 저장 장치에 저장된 데이터의 측정(Measure)이 되는 상기 메모리 저장 장치의 상태를 상기 타겟 딜레이 길이에 관하여 평가하는 단계 및;상기 메모리 저장 장치의 상태가 상기 타겟 딜레이 길이를 넘어설 경우 상기 메모리 저장 장치로부터 적어도 한 개 패킷의 타임 와핑을 개시하는 단계를 포함하는 패킷화된 데이터를 처리하는 방법.
- 제 52항에 있어서,상기 타겟 딜레이 길이를 다음과 같이 계산하는 단계를 더 포함하고,If (PERdelay < TARGET_VALUE) thenDEJITTER_DELAY=DEJITTER_DELAY-CONSTANT;If (PERdelay > TARGET_VALUE&&PERdelay >= last_PERdelay) thenDEJITTER_DELAY=DEJITTER_DELAY+CONSTANT;Set DEJITTER_DELAY=MAX(MIN_JITTER,DEJITTER_DELAY);ANDDEJITTER_DELAY=MIN(MAX_JITTER,DEJITTER_DELAY),여기서, PERdelay는 딜레이된 패킷으로 인한 언더플로우의 비율, TARGET_VALUE는 딜레이된 패킷의 타겟 비율, DEJITTER_DELAY는 상기 적응성 디-지터 버퍼의 상기 타겟 딜레이 길이, CONSTANT 는 미리 정해 진 값 및 MAX_JITTER와 MIN_JITTER는 각각 상기 최대와 최소 타겟 딜레이 길이인 미리 정해진 값인 패킷화된 데이터를 처리하는 방법.
- 제 53항에 있어서,상기 패킷화된 데이터를 처리하는 방법은,타임 와핑 제어 신호를 발생시키는 단계;다수의 순서 패킷을 수신하는 단계; 및상기 타임 와핑 제어 신호에 대하여 조각들을 애드-오버래핑 하는 단계를 더 포함하는 패킷화된 데이터를 처리하는 방법.
- 제 55항에 있어서,상기 애드-오버래핑하는 단계는 상기 제 1 조각과 제 2 조각 사이의 최대 상 관관계 부분을 확인하는 단계를 추가적으로 포함하는 패킷화된 데이터를 처리하는 방법.
- 제 52항에 있어서,다수의 순서 패킷을 타임 와핑하는 단계;상기 다수의 순서 패킷 다음에 오는 적어도 하나의 순서 패킷을 위한 타임 와핑을 억제하는 단계; 및상기 타임 와핑 비율의 함수로 패킷의 타임 와핑을 개시하는 단계를 더 포함 하는 패킷화된 데이터를 처리하는 방법.
- 제 52항에 있어서,시간 윈도우 상에서 타임 와핑된 패킷의 수인 타임 와핑 비율을 계산하는 단계; 및상기 타임 와핑 비율의 함수로서 패킷의 타임 와핑을 개시하는 단계를 더 포함하는 패킷화된 데이터를 처리하는 방법.
- 메모리 저장 장치에 데이터 패킷을 저장하기 위한 입력 루틴;상기 메모리 저장 장치를 위한 타겟 딜레이 길이를 결정하는 타겟 딜레이 길이 계산 루틴;상기 메모리 저장 장치에 저장된 데이터의 측정인 상기 메모리 저장 장치의 상태를 상기 타겟 딜레이 길이에 대해 평가하는 제 1 루틴; 및상기 메모리 저장 장치 상태가 상기 타겟 딜레이 길이를 넘어설 경우 상기 메모리 저장 장치로부터 적어도 한 개 패킷의 타임 와핑을 개시하는 제 2 루틴을 포함하는 명령의 집합이 포함된 컴퓨터-판독가능 저장 매체.
- 데이터 패킷을 저장하도록 구성된 버퍼 메모리 저장 장치; 및수신된 데이터 패킷의 순서 식별자(Identifier)와 재생 순서를 비교하도록 구성된 버퍼 적응 수단으로서, 상기 수신된 패킷 중 적어도 하나의 재생을 위해 선 택하도록 구성된 상기 제 1 제어기(버퍼 적응 수단)를 포함하는 장치.
- 제 61항에 있어서,상기 버퍼 적응 수단은 예상 패킷을 위한 예상 재생 시간에 재생되는 소거 부분의 재생이 만약 예상 재생 순서 식별자를 가지는 상기 예상 패킷이 수신되지 않을 경우에 개시되도록 추가적으로 구성된 장치.
- 제 61항에 있어서,상기 버퍼 적응 수단은,다음 예상 재생 시간을 결정하고;수신된 패킷의 순서 식별자와 상기 예상 재생 순서 식별자를 포함한 다수 순서 식별자의 비교하고; 및만약 상기 예상 패킷과 상기 다음 순서 패킷이 수신되지 않을 경우에 소거 부분을 개시하도록 추가적으로 구성되고, 상기 소거 부분은 상기 예상 패킷을 위한 다음 예상 재생 시간에 재생되는 장치.
- 디코더에 결합된 타임 와핑 제어 장치로서, 타임 와핑 지시자를 수신하고 상기 타임 와핑 지시자에 응답하여 적어도 한 개 패킷의 타임 와핑을 개시하도록 적응된 타임 와핑 제어 장치;상기 타임 와핑 제어 장치에 결합되어 있고, 수신된 데이터 패킷으로부터 샘 플의 집합을 발생시키도록 구성된 디코딩 회로로서, 상기 타임 와핑 지시자의 제 1 값에 응답하여 샘플의 제 1 집합을 발생시키고, 상기 타임 와핑 지시자의 제 2 값에 응답하여 샘플의 제 2 집합을 발생시키도록 추가적으로 구성된 상기 디코딩 회로; 및상기 타임 와핑 제어 장치에 결합되어, 샘플을 출력시키도록 구성되어 있는 출력 제어 장치를 포함하는 장치.
- 제 64항에 있어서,상기 타임 와핑 장치에 결합되어 있고 수신된 패킷을 디코딩하도록 구성되어 있는 디코딩 회로; 및상기 디코더와 상기 타임 와핑 제어 장치에 결합되어 있고, 상기 타임 와핑 제어 장치에 의해 결정된 패킷을 출력하도록 구성된 출력 제어기를 추가적으로 포함하는 장치.
- 제 65항에 있어서,상기 타임 와핑 제어 장치는 패킷 내용에서 대략적인 리던던시(Redundancy)를 발견하도록 구성된 장치.
- 제 66항에 있어서,상기 타임 와핑 제어 장치는 패킷을 신장하기 위해 리던던시를 반복하고 패 킷을 압축하기 위해 리던던시를 감소시키도록 구성된 장치.
- 제 67항에 있어서,상기 리던던시는 음성 신호의 반복되는 부분인 장치.
- 제 68항에 있어서,샘플의 상기 제 1 집합은 패킷의 압축을 위해 발생되고, 샘플의 상기 제 2 집합은 신장을 위해 발생되며, 샘플의 상기 제 2 집합은 신장을 위해 발생되며, 상기 샘플의 제 1 집합은 상기 샘플의 제 2 집합보다 작은 장치.
- 제 69항에 있어서,상기 타임 와핑 지시자는 제 1 값이 압축에 대응하고, 제 2 값은 신장에 대응하고, 제 3 값은 타임 와핑 없는 처리에 대응하는 다중 상태 지시자인 장치.
- 제 70항에 있어서,상기 디코딩 회로는 상기 타임 와핑 지시자의 제 3 값에 응답하여, 샘플의 상기 제 1 집합보다 크고 샘플의 상기 제 2 집합보다 작은 샘플의 제 3 집합을 발생시키는 장치.
- 제 71항에 있어서,상기 타임 와핑 지시자의 제 4 값은 제 2 압축 레벨에 대응하고, 상기 디코딩 회로는 상기 제 4 값의 수신에 응답하여 샘플의 상기 제 1 집합보다 작은 샘플의 제 4 집합을 발생시키는 장치.
- 제 72항에 있어서,상기 타임 와핑 지시자의 제 5 값은 제 2 압축 레벨에 대응하고, 상기 디코딩 회로는 상기 제 5 값의 수신에 응답하여 샘플의 상기 제 2 집합보다 큰 샘플의 제 5 집합을 발생시키는 장치.
- 디코딩된 패킷 샘플을 수신하도록 구성된 타임 와핑 제어 장치로서, 타임 와핑 지시자를 수신하고 상기 타임 와핑 지시자에 응답하여 적어도 한 개 패킷의 타임 와핑을 개시하도록 적응되며, 다수의 수신된 샘플을 변환하여 출력 샘플의 집합을 발생하도록 구성되고, 또한 수신된 샘플을 상기 타임 와핑 지시자의 제 1 값에 응답하여 출력 샘플의 제 1 집합으로 변환시키고 상기 타임 와핑 지시자의 제 2 값에 응답하여 샘플의 제 2 집합으로 변환시키도록 구성된 상기 타임 와핑 제어 장치를 포함하며, 출력 샘플의 상기 제 1 집합이 샘플의 상기 제 2 집합보다 작은 장치.
- 제 74항에 있어서,출력 샘플의 상기 제 1 집합이 상기 수신된 샘플로부터 압축되고 샘플의 상 기 제 2 집합은 상기 수신된 샘플로부터 신장되는 장치.
- 제 75항에 있어서,상기 타임 와핑 장치는 패킷 내용에서 대략적인 리던던시(Redundancy)를 발견하도록 구성된 장치.
- 제 76항에 있어서,상기 타임 와핑 장치는 패킷을 신장하기 위해 리던던시를 반복하고 패킷을 압축하기 위해 리던던시를 감소시키도록 구성된 장치.
- 제 77항에 있어서,상기 리던던시는 음성 신호의 반복되는 부분인 장치.
- 제 78항에 있어서,샘플의 상기 제 1 집합은 패킷의 압축을 위해 발생되고, 샘플의 상기 제 2 집합은 신장을 위해 발생되며, 샘플의 상기 제 1 집합은 샘플의 상기 제 2 집합보다 작은 장치.
- 제 79항에 있어서,상기 타임 와핑 지시자는 제 1 값이 압축에 대응하고, 제 2 값은 신장에 대 응하고, 제 3 값은 타임 와핑 없는 처리에 대응하는 다중 상태 지시자인 장치.
- 제 80항에 있어서,상기 디코딩 회로는 상기 타임 와핑 지시자의 제 3 값에 응답하여, 샘플의 상기 제 1 집합보다 크고 샘플의 상기 제 2 집합보다 작은 샘플의 제 3 집합을 발생시키는 장치
- 제 81항에 있어서,상기 타임 와핑 지시자의 제 4 값은 제 2 압축 레벨에 대응하고, 상기 디코딩 회로는 상기 제 4 값의 수신에 응답하여 샘플의 상기 제 1 집합보다 작은 샘플의 제 4 집합을 발생시키는 장치.
- 제 82항에 있어서,상기 타임 와핑 지시자의 제 5 값은 제 2 압축 레벨에 대응하고, 상기 디코딩 회로는 상기 제 5 값의 수신에 응답하여 샘플의 상기 제 2 집합보다 큰 샘플의 제 5 집합을 발생시키는 장치.
- 패킷화된 데이터를 처리하는 방법은,타임 와핑 지시자를 수신하는 단계;상기 타임 와핑 지시자에 응답하여 적어도 한 개 패킷의 타임 와핑을 개시하 는 단계;수신된 데이터 패킷으로부터 샘플의 집합을 발생시키는 단계를 포함하고, 상기 발생시키는 단계는,상기 타임 와핑 지시자의 제 1 값에 응답하여 샘플의 제 1 집합을 발생시키는 단계;상기 타임 와핑 지시자의 제 2 값에 응답하여 샘플의 제 2 집합을 발생시키는 단계; 및상기 샘플의 집합을 출력하는 단계를 포함하는 패킷화된 데이터를 처리하는 방법.
- 타임 와핑 지시자를 수신하기 위한 제 1 루틴;상기 타임 와핑 지시자에 응답하여 적어도 한 개 패킷의 타임 와핑을 개시하기 위한 제 2 루틴;수신된 데이터 패킷으로부터 샘플의 집합을 발생시키기 위한 제 3 루틴으로서,상기 타임 와핑 지시자의 제 1 값에 응답하여 샘플의 제 1 집합을 발생시키기 위한 제 4 루틴;상기 타임 와핑 지시자의 제 2 값에 응답하여 샘플의 제 2 집합을 발생시키기 위한 제 5 루틴; 및상기 샘플의 집합을 출력시키기 위한 제 6 루틴을 포함하는 상기 제 3 루틴이 포함된 명령의 집합을 저장하기 위한 컴퓨터-판독가능 매체.
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