KR20070059043A - 메모리 - Google Patents

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가즈나리 혼마
시게하루 마쯔시따
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산요덴키가부시키가이샤
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Abstract

메모리 셀로부터 판독된 신호의 강도를 향상시키는 것이 가능한 메모리의 제조 방법을 제공한다. 이 메모리 제조 방법은 제1 전극막 상에 형성된 기억 재료막의 일부를 소정의 두께만큼 에칭함으로써, 기억부와, 에칭된 박막부를 형성하는 공정과, 적어도 기억 재료막의 박막부를 피복하도록 절연막을 형성하는 공정과, 절연막 상의 소정 영역에 에칭 마스크를 형성한 후, 그 에칭 마스크를 마스크로 하여, 절연막 및 기억 재료막의 박막부를 에칭함으로써, 절연막 및 기억 재료막의 박막부를 패터닝하는 공정을 구비한다.
기억 재료막, 에칭 마스크, 에칭 가스, 메모리 셀 어레이 영역

Description

메모리{MEMORY}
도 1은 본 발명의 제1 실시 형태에 따른 단순 매트릭스형 강유전체 메모리를 도시한 단면도.
도 2는 강유전체막의 박막부의 막 두께와 잔류 분극량과의 관계를 도시한 상관도.
도 3은 웨이퍼면 내에서의 강유전체막의 막 두께의 변동을 설명하기 위한 특성도.
도 4는 웨이퍼면 내에서의 에칭레이트의 변동을 설명하기 위한 특성도.
도 5 내지 도 13은 도 1에 도시한 제1 실시 형태에 따른 단순 매트릭스형 강유전체 메모리의 제조 프로세스를 설명하기 위한 단면도.
도 14는 본 발명의 제2 실시 형태에 따른 크로스포인트형 거대 자기 저항 재료를 이용한 불휘발성 메모리를 도시한 단면도.
도 15는 본 발명의 제3 실시 형태에 따른 단순 매트릭스형 강유전체 메모리를 도시한 단면도.
도 16은 종래의 단순 매트릭스형 강유전체 메모리의 구조를 도시한 단면도.
도 17 및 도 18은 도 16에 도시한 종래의 단순 매트릭스형 강유전체 메모리 의 제조 프로세스를 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
13 : IrSiN막(제1 전극막)
14 : Pt막(제1 전극막)
15 : 강유전체막(기억 재료막)
15a : 기억부
15b : 박막부
16 : 상부 전극(제2 전극막)
17 : 실리콘 질화막
18a, 18b : 비아 홀(접속 영역)
19 : TiN막(접속 배선)
20 : Al막(접속 배선)
25 : 거대 자기 저항 재료막(기억 재료막)
25a : 기억부
25b : 박막부
50 : 메모리 셀 어레이 영역
60 : 주변 회로 영역
본 발명은 메모리의 제조 방법 및 메모리에 관한 것으로, 보다 특정적으로는 강유전체막이나 거대 자기 저항(CMR : colossal magnetoresistance)막 등의 기억 재료막을 포함하는 메모리의 제조 방법 및 메모리에 관한 것이다.
종래, 강유전체막을 갖는 소자는 강유전성 등의 특성을 갖고 있기 때문에, 일렉트로닉스 등의 많은 분야에서 응용이 기대되고 있다. 예를 들면, 분극 히스테리시스 현상을 이용한 불휘발성의 강유전체 메모리 등이 연구되고 있다. 이 강유전체 메모리는, 예를 들면 일본 특개 2001-210795호 공보에 개시되어 있다. 또한, 종래, 전압을 펄스 인가함으로써 대폭으로 저항이 변화하는 거대 자기 저항 재료를 이용한 불휘발성 메모리 등도 제안되어 있다. 이 거대 자기 저항 재료를 이용한 불휘발성 메모리에서는 상부 전극과 하부 전극과의 사이에 협지된 거대 자기 저항 재료막의 저항값의 차를 이용하여 데이터를 보유한다.
강유전체막을 이용한 불휘발성 메모리에서는 상부 전극 및 하부 전극 사이에 협지된 강유전체 재료의 자발 분극에 의해 데이터를 보유한다. 이러한 강유전체 메모리로서, 하나의 강유전체 캐패시터와 하나의 스위칭 트랜지스터에 의해 하나의 메모리 셀을 구성한 1 트랜지스터 1 캐패시터형 강유전체 메모리가 알려져 있다. 그러나, 이러한 1 트랜지스터 1 캐패시터형 강유전체 메모리에서는 스위칭 트랜지스터를 각 메모리 셀에 배치할 필요가 있기 때문에, 집적도를 향상시키는 것이 곤란하다는 문제점이 있었다. 그래서, 종래, 하나의 메모리 셀이 하나의 강유전체 캐패시터만에 의해서 구성되는 단순 매트릭스형(크로스포인트형) 강유전체 메모리로 이루어지는 불휘발성 메모리가 제안되어 있다. 이 단순 매트릭스형 강유전체 메모리에서는 하나의 메모리 셀이 하나의 강유전체 캐패시터만에 의해서 구성되기 때문에, 메모리 셀의 면적을 매우 작게 할 수 있다. 그 결과, 집적도를 향상시키는 것이 가능하다.
도 16은 종래의 단순 매트릭스형 강유전체 메모리의 구조를 도시한 단면도이다. 도 16을 참조하면, 종래의 단순 매트릭스형 강유전체 메모리에서는 기판(101) 상에 하부 전극(102)이 형성되어 있다. 하부 전극(102) 상의 소정 영역에는 강유전체막(103)을 개재하여 상부 전극(104)이 형성되어 있다. 하부 전극(102)은, 예를 들면 워드선(도시하지 않음)에 접속되고, 상부 전극(104)은, 예를 들면 비트선(도시하지 않음)에 접속된다. 이들 하부 전극(102), 강유전체막(103) 및 상부 전극(104)에 의해, 강유전체 캐패시터(110)가 구성되어 있다. 그리고, 이 하나의 강유전체 캐패시터(110)만에 의해서 하나의 메모리 셀이 구성된다.
도 17 및 도 18은 도 16에 도시한 종래의 단순 매트릭스형 강유전체 메모리의 제조 프로세스를 설명하기 위한 단면도이다. 다음으로, 도 16∼도 18을 참조하여, 종래의 단순 매트릭스형 강유전체 메모리의 제조 프로세스에 대하여 설명한다.
우선, 도 17에 도시한 바와 같이, 기판(101) 상에 하부 전극(102), 강유전체막(103) 및 상부 전극(104)을 순차 퇴적한다. 그 후, 상부 전극(104) 상의 소정 영역에 포토레지스트막(105)을 형성한다. 그리고, 포토레지스트막(105)을 마스크로 하여, 상부 전극(104) 및 강유전체막(103)을 에칭함으로써, 하부 전극(102)을 노출시킨다. 이에 의해, 상부 전극(104) 및 강유전체막(103)을 도 18에 도시한 바 와 같이 패터닝한다. 이 후, 포토레지스트막(105)을 제거함으로써, 도 16에 도시한 바와 같은 종래의 단순 매트릭스형 강유전체 메모리가 형성된다.
도 16에 도시한 종래의 단순 매트릭스형 강유전체 메모리에서는, 상부 전극(104) 및 강유전체막(103)이 동일한 형상으로 패터닝되어 있기 때문에, 상부 전극(104)의 하방에만 강유전체막(103)이 존재하고, 상부 전극(104)의 경사 하방에는 강유전체막(103)이 존재하지 않는 상태가 된다. 그 경우, 상부 전극(104)으로부터 가로 방향으로 누설되는 전계에 의해 강유전체막(103)이 분극하는 성분의 기여가 없어진다고 하는 문제점이 있었다. 이와 같이 상부 전극(104)으로부터 가로 방향으로 누설되는 전계에 의해 강유전체막(103)이 분극하는 성분의 기여가 없어지면, 강유전체막(103)의 잔류 분극량이 감소하기 때문에, 강유전체 캐패시터(110)로부터 판독되는 신호의 강도가 감소한다. 그 결과, 판독 신호의 검출 정밀도를 향상시키는 것이 곤란하다고 하는 문제점이 있었다.
또, 상기 문제점은 강유전체막(103)을 대신하여 거대 자성 저항 재료를 이용하는 경우에도 마찬가지로 발생한다. 즉, 상부 전극(104)으로부터 가로 방향으로 누설되는 전계에 의한 거대 자성 저항 재료의 저항 성분의 기여가 없어지기 때문에, 신호의 검출 정밀도가 저하한다는 문제점이 있었다.
그래서, 상기한 문제점을 해결하기 위해서, 도 18에 도시하는 공정에서 상부 전극(104)만을 에칭하고, 강유전체막(103)을 에칭하지 않도록 하는 것도 생각할 수 있다. 그러나, 도 18에 도시하는 공정에서 포토레지스트막(105)을 마스크로 하여 상부 전극(104)만을 에칭함으로써 상부 전극(104)만을 패터닝하면, 예를 들면 Pt 등으로 이루어지는 상부 전극(104)을 에칭할 때의 염소계의 에칭 가스에 의해 강유전체막(103)의 노출된 표면이 부식되는 문제점이 새롭게 발생한다. 이와 같이 강유전체막(103)의 노출된 표면이 부식되면, 그 부식된 부분은 강유전체막(103)으로서 기능하지 않게 되기 때문에, 결국 상부 전극(104)으로부터 가로 방향으로 누설되는 전계에 의해 강유전체막(103)이 분극하는 성분을 얻는 것은 곤란해진다. 이 문제점은 강유전체막(103)을 대신하여 거대 자성 저항 재료를 이용하는 경우에도 마찬가지이다. 그 결과, 판독 신호의 검출 정밀도를 향상시키는 것이 곤란하다.
본 발명의 하나의 목적은, 메모리 셀로부터 판독되는 신호의 강도를 증가시킴으로써 신호의 판독 정밀도를 향상시키는 것이 가능한 메모리를 제공하는 것이다.
본 발명의 다른 하나의 목적은, 메모리 셀로부터 판독되는 신호의 강도를 향상킴으로써 신호의 판독 정밀도를 향상시키는 것이 가능한 메모리를 용이하게 제조할 수 있는 메모리의 제조 방법을 제공하는 것이다.
본 발명의 제1 국면에 따른 메모리의 제조 방법은, 제1 전극막 상에 기억 재료막을 형성하는 공정과, 기억 재료막의 일부를 소정의 두께만큼 에칭함으로써, 기억부와, 에칭된 박막부를 형성하는 공정과, 적어도 기억 재료막의 박막부를 피복하도록 절연막을 형성하는 공정과, 절연막 상의 소정 영역에 에칭 마스크를 형성한 후, 에칭 마스크를 마스크로 하여, 절연막 및 기억 재료막의 박막부를 에칭함으로 써, 절연막 및 기억 재료막의 박막부를 패터닝하는 공정을 구비한다.
이 제1 국면에 따른 메모리의 제조 방법에서는, 상기한 바와 같이, 기억 재료막의 일부를 소정의 두께만큼 에칭함으로써, 기억부와 박막부를 형성함으로써, 예를 들면 기억부 상에 형성되는 제2 전극막의 에칭 시의 염소계의 에칭 가스에 의해 기억 재료막의 표면이 부식되는 경우에도, 그 기억 재료막의 표면을 제거할 수 있으므로, 제2 전극막으로부터의 가로 방향의 전계에 대하여 박막부에 기억 특성을 갖게 할 수 있다. 이에 의해, 메모리 셀로부터 판독되는 신호의 강도를 향상시킬 수 있기 때문에, 신호의 판독 정밀도를 향상시킬 수 있다. 또한, 적어도 기억 재료막의 박막부를 피복하도록 절연막을 형성한 후, 그 절연막 상의 소정 영역에 에칭 마스크를 형성하여 절연막 및 기억 재료막의 박막부를 패터닝함으로써, 에칭 마스크와 기억 재료막이 접촉하는 것을 방지할 수 있다. 이에 의해, 예를 들면 에칭 마스크로서 포토레지스트막을 이용함과 함께, 기억 재료막으로서, 포토레지스트막과 접촉하면 포토레지스트막이 제거되기 어려워지는 강유전체막을 이용하는 경우에도, 박막부의 패터닝 후에, 용이하게 포토레지스트막을 제거할 수 있다.
상기 제1 국면에 따른 메모리의 제조 방법에 있어서, 바람직하게는 기억부와 박막부를 형성하는 공정은, 박막부가 평균값으로 기억 재료막의 15% 이상의 두께가 되도록 기억 재료막의 일부를 에칭하는 공정을 포함한다. 이와 같이 구성하면, 웨이퍼면 내에서의 기억 재료막의 퇴적 막 두께의 변동 및 에칭레이트의 변동에 기인하여 박막부가 모두 에칭되어 제1 전극막이 노출되는 것을 억제할 수 있다. 이에 의해, 제1 전극막이 노출되어 에칭된 경우에, 그 에칭 화합물이 기억 재료막의 측 면에 부착됨으로써 쇼트가 발생하는 등의 문제점을 억제할 수 있다.
상기 박막부가 평균값으로 기억 재료막의 15% 이상의 두께가 되도록 기억 재료막의 일부를 에칭하는 공정을 포함하는 메모리의 제조 방법에 있어서, 바람직하게는 기억부와 박막부를 형성하는 공정은, 박막부가 평균값으로 기억 재료막의 95% 이하의 두께가 되도록 기억 재료막의 일부를 에칭하는 공정을 포함한다. 이와 같이 구성하면, 기억부 상에 형성되는 제2 전극막의 에칭 시의 염소계의 에칭 가스에 의해 기억 재료막의 표면이 부식되는 경우에도, 그 기억 재료막의 표면을 약 5% 이상 제거할 수 있기 때문에, 기억 재료막의 부식된 표면을 확실하게 제거할 수 있다.
상기 박막부가 평균값으로 기억 재료막의 15% 이상의 두께가 되도록 기억 재료막의 일부를 에칭하는 공정을 포함하는 메모리의 제조 방법에 있어서, 바람직하게는 기억부와 박막부를 형성하는 공정은 염소계의 가스를 포함하지 않은 에칭 가스를 이용하여 기억 재료막의 일부를 에칭하는 공정을 포함한다. 이와 같이 구성하면, 기억 재료막의 에칭 시에, 염소계의 에칭 가스에 의해 기억 재료막의 표면이 부식된다고 하는 문제점을 방지할 수 있다.
상기 제1 국면에 따른 메모리의 제조 방법에 있어서, 바람직하게는 기억 재료막이 형성되는 메모리 셀 어레이 영역과, 주변 회로 영역과, 메모리 셀 어레이 영역과 주변 회로 영역을 접속하기 위한 접속 배선을 더 구비하는 메모리의 제조 방법으로서, 절연막 및 기억 재료막의 박막부를 패터닝하는 공정은 적어도 메모리 셀 어레이 영역과 접속 배선과의 접속 영역 근방에는, 기억 재료막의 박막부가 존 재하지 않도록, 절연막 및 기억 재료막의 박막부를 패터닝하는 공정을 포함한다. 이와 같이 구성하면, 예를 들면 기억 재료막으로서 에칭되기 어려운 강유전체막을 이용하는 경우에, 메모리 셀 어레이 영역과 접속 배선과의 접속 영역에 개구부를 형성할 때에, 에칭되기 어려운 기억 재료막을 에칭할 필요가 없기 때문에, 용이하게 개구부를 형성할 수 있다.
이 경우, 절연막 및 기억 재료막의 박막부의 패터닝 후에, 적어도 접속 영역 근방을 피복하는 층간 절연막을 형성하는 공정과, 층간 절연막의 소정 영역을 에칭함으로써, 메모리 셀 어레이 영역과 접속 배선을 접속하기 위한 개구부를 형성하는 공정을 더 구비하도록 해도 된다. 이와 같이 구성하면, 용이하게 메모리 셀 어레이 영역과 접속 배선을 접속하기 위한 개구부를 형성할 수 있다. 또한 이 경우에, 개구부를 통하여, 메모리 셀 어레이 영역의 제1 전극막과 접속 배선을 접속하는 공정을 더 구비하도록 해도 된다. 이와 같이 구성하면, 용이하게 메모리 셀 어레이 영역과 접속 배선을 접속할 수 있다.
상기 제1 국면에 따른 메모리의 제조 방법에 있어서, 바람직하게는 절연막을 형성하는 공정은 수소의 확산을 억제하는 기능을 갖는 절연막을 형성하는 공정을 포함한다. 이와 같이 구성하면, 기억 재료막에 상방으로부터 수소가 확산하는 것을 억제할 수 있으므로, 기억 재료막에 수소가 확산하는 것에 기인하는 기억 특성의 열화를 억제할 수 있다.
상기 제1 국면에 따른 메모리의 제조 방법에 있어서, 제1 전극막은 제1 하부 전극막과, 제1 하부 전극막 상에 형성된 제2 하부 전극막을 포함하도록 해도 된다. 이 경우, 제1 하부 전극막은 산소의 확산을 억제하는 기능을 갖는 것이 바람직하다. 이와 같이 구성하면, 제1 하부 전극막을 산소의 확산을 억제하는 산소 배리어막으로서 기능시킬 수 있다.
상기 제1 국면에 따른 메모리의 제조 방법에 있어서, 기억 재료막은 강유전체막 및 거대 자기 저항막 중 어느 한쪽이어도 된다.
본 발명의 제2 국면에 따른 메모리는, 제1 전극막과, 제1 전극막 상에 형성되고, 기억부와, 기억부의 두께보다도 작고, 또한 평균값으로 기억부의 두께의 15% 이상의 두께를 갖는 박막부를 갖는 기억 재료막과, 기억 재료막의 기억부 상에 형성된 제2 전극막을 구비하고 있다.
이 제2 국면에 따른 메모리에서는, 상기한 바와 같이 기억부와, 기억부의 두께보다도 작은 두께를 갖는 박막부를 갖는 기억 재료막을 형성함으로써, 예를 들면 기억부 상에 형성되는 제2 전극막의 에칭 시의 염소계의 에칭 가스에 의해 기억 재료막의 표면이 부식되는 경우에도 그 기억 재료막의 표면을 제거함으로써 박막부를 형성하면, 제2 전극막으로부터의 가로 방향의 전계에 대하여 박막부에 기억 특성을 갖게 할 수 있어, 메모리 셀로부터 판독되는 신호의 강도를 향상시킬 수 있다. 이에 의해, 신호의 판독 정밀도를 향상시킬 수 있다. 또한, 박막부를 평균값으로 기억 재료막의 15% 이상의 두께가 되도록 형성함으로써, 기억 재료막의 일부를 에칭함으로써 박막부를 형성하는 경우에, 웨이퍼면 내에서의 기억 재료막의 퇴적 막 두께의 변동 및 에칭레이트의 변동에 기인하여 박막부가 모두 제거되어 제1 전극막이 노출되는 것을 억제할 수 있다. 이에 의해, 제1 전극막이 노출되어 에칭된 경우 에, 그 에칭 화합물이 기억 재료막의 측면에 부착됨으로써 제1 전극막과 제2 전극막과의 쇼트가 발생한다고 하는 문제점을 억제할 수 있다.
상기 제2 국면에 따른 메모리에 있어서, 바람직하게는 박막부는 평균값으로 기억 재료막의 95% 이하의 두께를 갖는다. 이와 같이 구성하면, 기억부 상에 형성되는 제2 전극막의 에칭 시의 염소계의 에칭 가스에 의해 기억 재료막의 표면이 부식되는 경우에도 그 기억 재료막의 표면을 5% 이상 제거할 수 있으므로, 기억 재료막이 부식된 표면을 확실하게 제거할 수 있다.
상기 제2 국면에 따른 메모리에 있어서, 바람직하게는 제2 전극막 및 기억 재료막의 박막부를 피복하도록 형성되고, 기억 재료막의 박막부를 가공할 때의 에칭 마스크에 대한 절연막을 더 구비한다. 이와 같이 구성하면, 그 절연막 위에 에칭 마스크를 형성하여 절연막 및 기억 재료막의 박막부를 패터닝함으로써, 에칭 마스크와 기억 재료막이 접촉하는 것을 방지할 수 있다. 이에 의해, 예를 들면 에칭 마스크로서 포토레지스트막을 이용함과 함께, 기억 재료막으로서 포토레지스트막과 접촉하면 포토레지스트막이 제거되기 어려워지는 강유전체막을 이용하는 경우에도, 박막부의 패터닝 후에, 용이하게 포토레지스트막을 제거할 수 있다.
이 경우, 바람직하게는 절연막은 수소의 확산을 억제하는 기능을 갖는 막을 포함한다. 이와 같이 구성하면, 기억 재료막에 상방으로부터 수소가 확산하는 것을 억제할 수 있으므로, 기억 재료막에 수소가 확산하는 것에 기인하는 기억 특성의 열화를 억제할 수 있다.
상기 제2 국면에 따른 메모리에 있어서, 바람직하게는 기억 재료막이 형성되 는 메모리 셀 어레이 영역과, 주변 회로 영역과, 메모리 셀 어레이 영역과 주변 회로 영역을 접속하기 위한 접속 배선을 더 구비하고, 적어도 메모리 셀 어레이 영역과 접속 배선과의 접속 영역 근방에는, 기억 재료막의 박막부가 존재하지 않도록, 기억 재료막이 패터닝되어 있다. 이와 같이 구성하면, 예를 들면 기억 재료막으로서 에칭하기 어려운 강유전체막을 이용하는 경우에도 메모리 셀 어레이 영역과 접속 배선과의 접속 영역에 컨택트홀을 형성할 때에 기억 재료막을 에칭할 필요가 없기 때문에, 용이하게 컨택트홀을 형성할 수 있다.
이 경우, 적어도 접속 영역 근방을 피복함과 함께, 개구부를 갖는 층간 절연막을 더 구비하고, 개구부를 통하여 메모리 셀 어레이 영역의 제1 전극막과 접속 배선이 접속되어 있다. 이와 같이 구성하면, 용이하게 메모리 셀 어레이 영역과 접속 배선을 접속할 수 있다.
상기 제2 국면에 따른 메모리에 있어서, 제1 전극막은 제1 하부 전극막과 제1 하부 전극막 상에 형성된 제2 하부 전극막을 포함하도록 해도 된다. 이 경우, 제1 하부 전극막은 산소의 확산을 억제하는 기능을 갖는 것이 바람직하다. 이와 같이 구성하면, 제1 하부 전극막을 산소의 확산을 억제하는 산소 배리어막으로서 기능시킬 수 있다.
상기 제2 국면에 따른 메모리에 있어서, 기억 재료막은 강유전체막 및 거대 자기 저항막 중의 어느 한쪽이어도 된다.
상기 제2 국면에 따른 메모리에 있어서, 기억 재료막은 제1 전극막의 상면 및 측면을 피복하도록 형성되어 있어도 된다. 이와 같이 구성하면, 기억 재료막의 에칭 시에 제1 전극막에 에칭 손상이 가해지는 것을 방지할 수 있다.
상기 제2 국면에 따른 메모리에 있어서, 한쌍의 소스/드레인 영역을 갖는 트랜지스터와, 트랜지스터의 소스/드레인 영역의 한쪽에 접속된 금속 플러그를 더 구비하고, 제1 전극막은 금속 플러그에 접촉하도록 형성되어 있어도 된다. 이와 같이 구성하면, 금속 플러그와 제1 전극막을 배선을 통하여 접속하는 경우에 비하여, 양호한 전기 특성을 얻을 수 있다.
<발명의 실시 형태>
이하, 본 발명을 구체화한 실시 형태를 도면에 기초하여 설명한다.
(제1 실시 형태)
도 1을 참조하면, 이 제1 실시 형태에 따른 단순 매트릭스형 강유전체 메모리는 메모리 셀 어레이 영역(50)과 주변 회로 영역(60)을 포함한다. 또한, p형 실리콘 기판(1)의 표면의 소정 영역에 STI(Shallow Trench Isolation) 구조를 갖는 소자 분리 영역(2)이 형성되어 있다.
또한, 주변 회로 영역(60)에서는 소자 분리 영역(2)에 의해 둘러싸인 소자 형성 영역에, 소정의 간격을 이격하여 한쌍의 고농도 불순물 영역(8)이 형성되어 있다. 고농도 불순물 영역(8)의 채널 영역측에는 익스텐션 영역(저농도 불순물 영역)(6)이 형성되어 있다. 고농도 불순물 영역(8)과 익스텐션 영역(저농도 불순물 영역)(6)에 의해 소스/드레인 영역이 구성되어 있다. 채널 영역 위에는 약 5㎚의 두께를 갖는 실리콘 산화막으로 이루어지는 게이트 절연막(3)을 개재하여, 약 200㎚의 두께를 갖는 도핑된 폴리실리콘막으로 이루어지는 게이트 전극(4)이 형성되어 있다. 게이트 전극(4) 상에는 약 150㎚의 두께를 갖는 실리콘 산화막(5)이 형성되어 있다. 게이트 전극(4) 및 실리콘 산화막(5)의 측면에는 실리콘 산화막으로 이루어지는 측벽 절연막(7)이 형성되어 있다.
또한, 전면을 피복하도록 실리콘 산화막, BPSG막 및 실리콘 산화막이 순차 적층됨으로써 형성된 층간 절연막(9)이 형성되어 있다. 층간 절연막(9)에는 한쌍의 고농도 불순물 영역(8)에 도달하는 컨택트홀(9a)이 형성되어 있다. 컨택트홀(9a) 내에는, 약 10㎚의 두께를 갖는 Ti막(10)과, 약 15㎚의 두께를 갖는 TiN막(11)으로 이루어지는 배리어막이 형성되어 있다. 또한, TiN막(11)에 의해 둘러싸인 영역에는 텅스텐 플러그(12)가 매립되어 있다.
또한, 층간 절연막(9)의 메모리 셀 어레이 영역(50)에 대응하는 영역에는, 약 100㎚의 두께를 갖는 IrSiN막(13)이 형성되어 있다. 이 IrSiN막(13)은 산소의 확산을 억제하는 산소 배리어막으로서 기능한다. 이 IrSiN막(13) 상에는, 약 100㎚의 두께를 갖는 Pt막(14)이 형성되어 있다. IrSiN막(13) 및 Pt막(14)에 의해, 강유전체 캐패시터의 하부 전극이 구성되어 있다. 이 하부 전극은 본 발명의 「제1 전극막」의 일례이다. 또한, 주변 회로 영역(60)에서의 텅스텐 플러그(12) 상에는 메모리 셀 어레이 영역(50)의 IrSiN막(13) 및 Pt막(14)과 동일층을 패터닝함으로써 형성된 IrSiN막(13a) 및 Pt막(14a)이 형성되어 있다.
메모리 셀 어레이 영역(50)에서의 Pt막(14) 상에는 SBT(SrBi2Ta2O9)막으로 이루어지는 강유전체막(15)이 형성되어 있다. 강유전체막(15) 상에는, 약 200㎚의 두께를 갖는 Pt막으로 이루어지는 상부 전극(16)이 형성되어 있다. 또, 강유전체막(15)은 본 발명의 「기억 재료막」의 일례이고, 상부 전극(16)은 본 발명의 「제2 전극막」의 일례이다.
여기서, 이 제1 실시 형태에서는, 강유전체막(15)은 상부 전극(16) 아래에 위치하는 약 200㎚의 두께를 갖는 기억부(15a)와, 기억부(15a) 이외의 영역에 위치하고, 평균값으로 기억부(15a) 두께의 약 15% 이상 약 95% 이하의 두께를 갖는 박막부(15b)로 구성되어 있다.
IrSiN막(13) 및 Pt막(14)으로 이루어지는 하부 전극과, 강유전체막(15)의 기억부(15a)와, 상부 전극(16)에 의해, 하나의 메모리 셀을 구성하는 하나의 강유전체 캐패시터가 구성되어 있다.
또한, 제1 실시 형태에서는 상부 전극(16) 및 강유전체막(15)의 박막부(15b)를 피복하도록, 실리콘 질화막(17)이 형성되어 있다. 이 실리콘 질화막(17)은 후술하는 박막부(15b)의 패터닝 공정에서 포토레지스트막과 박막부(15b)가 접촉하는 것을 방지하기 위해 형성되어 있다. 또한, 이 실리콘 질화막(17)은 수소가 확산하는 것을 억제하는 수소 확산 배리어로서의 기능도 갖는다. 또, 실리콘 질화막(17)은 본 발명의 「절연막」의 일례이다.
또한, 메모리 셀 어레이 영역(50) 및 주변 회로 영역(60)의 전면을 피복하도록, 실리콘 산화막으로 이루어지는 층간 절연막(18)이 형성되어 있다. 층간 절연막(18)에는 비아 홀(18a, 18b)이 형성되어 있다. 홀(18a, 18b) 내에서 각각 주변 회로 영역(60)의 Pt막(14a) 및 메모리 셀 어레이 영역(50)의 Pt막(14)에 접촉하도 록, 약 15㎚의 두께를 갖는 TiN막(19)이 형성되어 있다. TiN막(19) 상에는, 약 200㎚의 두께를 갖는 Al막(20)이 형성되어 있다. TiN막(19)과 Al막(20)에 의해 메모리 셀 어레이 영역(50)과 주변 회로 영역(60)을 접속하기 위한 접속 배선이 구성되어 있다.
또한, 제1 실시 형태에서는 강유전체막의 박막부(15b)는, 메모리 셀 어레이 영역(50)과 접속 배선과의 접속을 위한 비아 홀(18b) 근방에 존재하지 않도록 패터닝되어 있다.
다음으로, 도 2를 참조하여 강유전체막(15)의 박막부(15b)의 막 두께와 잔류 분극량과의 관계에 대하여 설명한다. 도 2의 횡축에는 강유전체막(15)의 기억부(15a)의 막 두께를 100%로 한 경우의 박막부(15b)의 막 두께의 비율이 도시되어 있다. 또한, 종축에는 박막부(15b)가 없는 경우(종래의 경우)에 대한 잔류 분극량의 증가율이 표시되어 있다. 또한 도 2에는, 상부 전극(16)의 선폭이 1㎛인 경우의 잔류 분극량의 증가율이 표시되어 있다. 도 2에 도시한 바와 같이, 박막부(15b)의 막 두께가 커질수록, 잔류 분극량의 증가율이 커지는 것을 알 수 있다. 구체적으로는, 박막부(15b)의 막 두께가 기억부(15a)의 막 두께(200㎚)의 50%(100㎚)인 경우에는, 잔류 분극량의 증가율은 약 3%이다. 또한, 강유전체막(15)의 박막부(15b)의 막 두께가 기억부(15a)의 막 두께와 동일한 경우(100%인 경우)에는 잔류 분극량의 증가율은 약 14%가 된다. 도 2에 도시하는 그래프로부터, 박막부(15b)의 두께가 두꺼워질수록 상부 전극(16)으로부터의 가로 방향의 전계에 대하여 박막부(15b)에 의해 많은 잔류 분극량을 갖게 하는 것이 가능한 것을 알 수 있다. 또 한, 도 2의 결과로부터, 상부 전극(16)의 가로 방향의 전계에 대하여 박막부(15b)에 의해 많은 잔류 분극량을 갖게 한 비율은 상부 전극(16)의 선폭이 1㎛ 이하인 경우에 더욱 증가되게 된다. 이 때문에, 상부 전극(16)의 선폭은 1㎛ 이하가 바람직하다.
그 한편으로, 강유전체막(15)의 기억부(15a)와 동일한 두께로 박막부(15b)를 형성하면, 상부 전극(16)의 패터닝 시의 염소계의 에칭 가스(Cl2/Ar계 가스)에 의해 박막부(15b)의 표면이 부식된 경우에, 그 박막부(15b)의 부식된 표면이 제거되지 않고 남게 된다. 그 경우에는 박막부(15b)의 부식된 표면은 강유전체로서 기능하지 않기 때문에, 상부 전극(16)로부터의 가로 방향의 전계에 대하여 박막부(15b)를 강유전체로서 기능하는 것이 곤란해진다. 그 때문에, 잔류 분극량의 증가는 얻어지지 않는다. 이러한 박막부(15b)의 표면의 부식 부분을 에칭에 의해 제거할 때에는 박막부(15b)의 표면을 박막부(15b)의 막 두께의 약 5% 이상의 두께만큼 에칭 제거할 필요가 있다. 따라서, 박막부(15b)의 두께는 평균값으로 기억부(15a) 두께의 약 95% 이하의 두께로 하는 것이 바람직하다.
또한, 박막부(15b)의 두께를 기억부(15a) 두께의 15%보다도 작은 두께로 하면, 박막부(15b)를 에칭에 의해 형성할 때에 웨이퍼면 내에서의 강유전체막(15)의 퇴적 막 두께의 변동 및 에칭레이트의 변동에 기인하여, 일부 영역에서 박막부(15b)가 모두 제거되어 하부 전극을 구성하는 Pt막(14)이 노출되는 경우가 있다. 이 경우, 노출된 Pt막(14)이 에칭되기 때문에, 그 에칭 화합물이 기억부(15a) 측면 에 부착하여 하부 전극과 상부 전극(16)이 쇼트한다고 하는 문제점이 발생한다. 이하, 이 문제점을 도 3 및 도 4를 참조하여 상세히 설명한다.
우선, 강유전체 재료를 웨이퍼면 내 전역에 걸쳐 0∼15%의 범위에서 남기는 것은 프로세스 상 매우 곤란하다. 도 3은 6인치 웨이퍼에 강유전체막을 퇴적한 경우의 막 두께 분포를 도시하며, 도 4는 강유전체막을 CF4/Ar계 가스로 에칭한 경우의 에칭레이트의 면 내 변동을 도시한 도면이다. 도 3에 도시한 바와 같이, 6인치 웨이퍼에 강유전체막을 퇴적한 경우, 웨이퍼면 내에서 약 5%의 변동이 발생한다. 또한, 도 4에 도시한 바와 같이 에칭레이트의 변동이 약 10% 존재한다. 따라서, 도 3 및 도 4로부터 강유전체막의 박막부를 웨이퍼의 중앙 부분에서 약 15%보다도 작은 두께로 남기고자 하면, 웨이퍼 주변부에서 하부 전극을 구성하는 Pt막(14)을 에칭하는 영역이 발생한다. 그 영역에서는 Pt막의 에칭 화합물이 강유전체막의 기억부(15a)의 측면에 부착하기 때문에, 강유전체 캐패시터가 쇼트하기 쉬워진다고 하는 문제점이 발생한다. 따라서, 도 3 및 도 4에 도시한 강유전체막의 퇴적 막 두께의 변동 및 에칭레이트의 변동을 고려하면, 박막부(15b)의 두께는 평균값으로 기억부(15a)의 두께의 약 15% 이상의 두께로 할 필요가 있다.
이상의 결과로부터, 강유전체막(15)의 박막부(15b)는 평균값으로 기억부(15a)의 약 15% 이상 약 95% 이하의 두께로 하는 것이 바람직하다.
제1 실시 형태에서는, 상기한 바와 같이 기억부(15a)와 기억부(15a)의 두께보다도 작은 두께를 갖는 박막부(15b)를 갖는 강유전체막(15)을 형성함으로써, 기 억부(15a) 상에 형성되는 상부 전극(16)의 에칭 시의 염소계의 에칭 가스에 의해 박막부(15b)의 표면이 부식되는 경우에도, 그 박막부(15b)의 표면을 에칭 제거함으로써 박막부(15b)를 형성하면, 상부 전극(16)으로부터의 가로 방향의 전계에 대하여 박막부(15b)를 강유전체로서 기능시킬 수 있다. 이에 의해, 메모리 셀로부터 판독되는 신호의 강도를 향상시킬 수 있기 때문에, 신호의 판독 정밀도를 향상시킬 수 있다.
또한, 제1 실시 형태에서는, 상기한 바와 같이 박막부(15b)를 평균값으로 기억부(15a)의 약 15% 이상의 두께가 되도록 형성함으로써, 강유전체막(15)의 일부를 에칭함으로써 박막부(15b)를 형성하는 경우에, 웨이퍼면 내에서의 강유전체막(15)의 퇴적 막 두께의 변동 및 에칭레이트의 변동에 기인하여, 박막부(15b)가 모두 제거되어 하부 전극을 구성하는 Pt막(14)이 노출되는 것을 억제할 수 있다. 이에 의해, 하부 전극을 구성하는 Pt막(14)이 노출되어 에칭된 경우에, 그 에칭 화합물이 기억부(15a) 측면에 부착됨으로써 하부 전극과 상부 전극(16)과의 쇼트가 발생한다고 하는 문제점을 억제할 수 있다.
또한, 도 1에 도시한 바와 같이 박막부(15b)의 표면을 피복하도록 절연막으로서의 실리콘 질화막(17)을 형성함으로써, 후술하는 박막부(15b)의 패터닝 시에, 실리콘 질화막(17) 상에 포토레지스트막(에칭 마스크)을 형성하여 패터닝할 수 있으므로, 포토레지스트막과 박막부(15b)가 접촉하는 것을 방지할 수 있다. 이에 의해, 포토레지스트막과 접촉하면 포토레지스트막이 제거되기 어려워지는 강유전체막(15)을 이용하는 경우에도 박막부(15b)의 패터닝 후에 용이하게 포토레지스트막 을 제거할 수 있다.
또한, 실리콘 질화막(17)은 수소의 확산을 억제하는 기능을 갖기 때문에, 상방으로부터 수소가 강유전체막(15)에 확산되는 것을 억제할 수 있다. 이에 의해, 산화물로 이루어지는 강유전체막(15)에 수소가 침입함으로써 특성이 열화하는 것을 용이하게 억제할 수 있다.
또한, 제1 실시 형태에서는, 도 1에 도시한 바와 같이, 강유전체막(15)의 박막부(15b)가 메모리 셀 어레이 영역(50)과 접속 배선과의 접속을 위한 비아 홀(18b) 근방에 존재하지 않도록 패터닝함으로써, 에칭되기 어려운 재료인 강유전체막(15)을 비아 홀(18b)의 형성 시에 에칭할 필요가 없기 때문에, 용이하게 비아 홀(18b)을 형성할 수 있다.
다음으로, 도 1, 도 5∼도 13을 참조하여 제1 실시 형태에 따른 강유전체 메모리의 제조 프로세스에 대하여 설명한다.
우선, 도 5에 도시한 바와 같이 p형 실리콘 기판(1) 상의 소정 영역에, STI 구조의 소자 분리 영역(2)을 형성한다. 그 후, n웰 및 p웰 형성용 이온 주입과, n 채널 트랜지스터 및 p 채널 트랜지스터의 임계값 조정용 이온 주입을 행한다. 그 후, 열 산화법을 이용하여 실리콘 산화막(3a)을 약 5㎚의 두께로 형성한다. 그 실리콘 산화막(3a) 상에, CVD법을 이용하여, 도핑된 폴리실리콘막(4a)를 약 200㎚의 두께로 형성한다. 도핑된 폴리실리콘막(4a) 상에 감압 CVD법(LPCVD: Low Pressure Chemical Vapor Deposition)을 이용하여, 실리콘 산화막(5a)을 약 150㎚의 두께로 형성한다. 그리고, 실리콘 산화막(5a) 상의 소정 영역에 포토레지스트막(21)을 형 성한다.
그리고, 포토레지스트막(21)을 마스크로 하여 실리콘 산화막(5a), 도핑된 폴리실리콘막(4a) 및 실리콘 산화막(3a)을 에칭함으로써, 도 6에 도시한 바와 같이 실리콘 산화막으로 이루어지는 게이트 절연막(3), 도핑된 폴리실리콘막으로 이루어지는 게이트 전극(4) 및 실리콘 산화막(5)을 형성한다. 그 후, 포토레지스트막(21)을 마스크로 하여, 비소(As) 이온을, 주입 에너지 약 10keV, 주입량 약 1×1014㎝-2의 조건 하에서 이온 주입한다. 이에 의해, n형 익스텐션 영역(저농도 불순물 영역)(6)을 형성한다. 이 후, 포토레지스트막(21)을 제거한다.
다음으로, 도 7에 도시한 바와 같이, 전면에 LPCVD법을 이용하여 약 200㎚의 두께를 갖는 실리콘 산화막(도시하지 않음)을 형성한 후, 그 실리콘 산화막을 이방성 에칭함으로써, 게이트 절연막(3), 게이트 전극(4) 및 실리콘 산화막(5)의 측면 상에, 측벽 절연막(7)을 형성한다. 그리고, 이 측벽 절연막(7)을 마스크로 하여, 비소(As) 이온을, 주입 에너지 약 30keV, 주입량 약 1×1015㎝-2의 조건 하에서 이온 주입함으로써, 고농도 불순물 영역(8)을 형성한다. 이 익스텐션 영역(6) 및 고농도 불순물 영역(8)에 의해 소스/드레인 영역이 구성된다. 그 후, 이온 주입한 불순물을 활성화하기 위해서 약 850℃에서 약 30분간의 열 처리를 질소 분위기 속에서 행한다.
다음으로, LPCVD법을 이용하여, 전면을 피복하도록, 실리콘 산화막을 약 200㎚의 두께로 형성한 후, 그 실리콘 산화막 상에 BPSG막을 약 800㎚의 두께로 퇴적 한다. 그리고, 약 850℃에서 약 30분간의 열 처리를 산소 분위기 속에서 행함으로써, BPSG막을 리플로우한다. 그 후, BPSG막을 드라이 에칭 또는 CMP(Chemical Mechanical Polishing)법을 이용하여, BPSG막이 원하는 두께가 될 때까지 에칭 또는 연마한다. 그리고, LPCVD법을 이용하여, 그 BPSG막 상에 실리콘 산화막을 약 100㎚의 두께로 퇴적한다. 이에 의해, 실리콘 산화막, BPSG막 및 실리콘 산화막의 3층 구조로 이루어지는 층간 절연막(9)이 형성된다. 그리고, 포토리소그래피 기술과 드라이 에칭 기술을 이용하여, 층간 절연막(9)에 고농도 영역(8)에 도달하는 컨택트홀(9a)을 형성한다.
그리고, 스퍼터법을 이용하여 컨택트홀(9a) 내 및 층간 절연막(9)의 상면 위에, 약 10㎚의 두께를 갖는 Ti막(10)과 약 15㎚의 두께를 갖는 TiN막(11)을 순차 퇴적한다. 그 후, 텅스텐막(12)을 약 400㎚의 두께로 퇴적한다. 그리고, 컨택트 홀(9a) 이외의 영역에 형성된 여분의 텅스텐막(12), TiN막(11) 및 Ti막(10)을 CMP법을 이용하여 제거함으로써, 도 7에 도시되는 형상이 얻어진다.
다음으로, 스퍼터법을 이용하여 전면을 피복하도록, 약 100㎚의 두께를 갖는 IrSiN막(도시하지 않음) 및 약 100㎚의 두께를 갖는 Pt막(도시하지 않음)을 순차 퇴적한 후, 포토리소그래피 기술과 Cl2/Ar계 가스에 의한 드라이 에칭을 이용하여 Pt막 및 IrSiN막을 패터닝한다. 이에 의해, 도 8에 도시한 바와 같이, 메모리 셀 어레이 영역(50)에 하부 전극을 구성하는 IrSiN막(13) 및 Pt막(14)을 형성함과 함께, 주변 회로 영역(60)에 IrSiN막(13a) 및 Pt막(14a)을 형성한다.
이 후, 도 9에 도시한 바와 같이 스핀 코팅법을 이용하여, 전면에 SBT용 용액(SBT 용액)을, 약 2000rpm에서 약 30초간 도포한다. 그리고, 대기 중에서 약 200℃에서 약 15분간의 열 처리를 실시함으로써, 용매 성분(에탄올, 에틸헥산 등)을 증발시킨다. 그 후, 약 650℃에서 약 1시간의 소성 공정을 산화 분위기 속에서 행한다. 이들 SBT 용액의 스핀 코팅 및 열 처리를 강유전체막(15)이 약 200㎚의 두께가 될 때까지 반복한다. 그 후, 스퍼터법을 이용하여 Pt막(16a)을 약 200㎚의 두께로 형성한다. 그리고, Pt막(16a) 상의 소정 영역에 포토레지스트막(22)을 형성한다.
이 후, 포토레지스트막(22)을 마스크로 하여 Cl2/Ar계 가스에 의한 드라이 에칭을 이용하여 Pt막(16a)를 에칭함으로써, 도 10에 도시한 바와 같이 패터닝된 Pt막으로 이루어지는 상부 전극(16)이 형성된다. 이 상태에서는 강유전체막(15)의 표면이 Pt막(16a)을 에칭할 때의 Cl2/Ar계 가스에 의해 부식된 상태로 되어 있다.
이 상태로부터, 본 실시 형태에서는, 도 11에 도시한 바와 같이 포토레지스트막(22)을 마스크로 하여, 염소계 가스를 포함하지 않는 CF4/Ar계 가스에 의한 드라이 에칭을 이용하여, 강유전체막(15)(박막부(15b))의 두께가 약 15% 이상 약 95% 이하의 두께가 되도록, 강유전체막(15)의 표면을 소정의 두께만큼 에칭 제거한다. 이에 의해, 강유전체막(15)의 표면의 부식된 부분이 제거됨과 함께, 강유전체막(15)의 기억부(15a)와 박막부(15b)가 형성된다. 이 후, 포토레지스트막(22)을 제거한다.
다음으로, 도 12에 도시한 바와 같이, 스퍼터법을 이용하여 실리콘 질화막(17)을 약 10㎚∼약 50㎚의 두께로 퇴적한 후, 실리콘 질화막(17) 상의 소정 영역에 포토레지스트막(에칭 마스크)(23)을 형성한다. 그리고, 포토레지스트막(23)을 이용하여, 우선 CF4계 가스에 의한 드라이 에칭에 의해 실리콘 질화막(17)을 에칭한 후, CF4/Ar계 가스에 의한 드라이 에칭을 이용하여 SBT막으로 이루어지는 박막부(15b)를 에칭한다. 이에 의해, 패터닝된 기억부(15a) 및 박막부(15b)를 갖는 강유전체막(15)이 얻어진다. 또, 제1 실시 형태에서는 강유전체막의 박막부(15b)가 메모리 셀 어레이 영역(50)과 접속 배선과의 접속을 위한 비아 홀(18b) 근방에 존재하지 않도록 패터닝한다. 그 후에, 포토레지스트막(23)을 제거한다.
다음으로, 도 13에 도시한 바와 같이 전면을 피복하도록 플라즈마 CVD법을 이용하여 실리콘 산화막(18)을 약 400㎚의 두께로 퇴적한다. 그리고, 실리콘 산화막(18) 상의 소정 영역에 포토레지스트막(24)을 형성한 후, 포토레지스트막(24)을 마스크로 하여 실리콘 산화막(18)을 에칭함으로써, 실리콘 산화막(18)에 비아 홀(18a, 18b)을 형성한다. 이 때, 메모리 셀 어레이 영역(50)과 접속 배선과의 접속 영역이 되는 비아 홀(18b) 근방에는 강유전체막(15)의 박막부(15b)가 존재하지 않기 때문에, 비아 홀(18b)의 형성 시의 에칭 시에, 에칭하기 어려운 SBT 막으로 이루어지는 강유전체막(15)을 에칭할 필요가 없다. 이에 의해, 용이하게 비아 홀(18b)의 형성을 행할 수 있다. 이 후, 포토레지스트막(24)을 제거한다.
마지막으로, 도 1에 도시한 바와 같이, 스퍼터법을 이용하여, 약 15㎚의 두 께를 갖는 TiN막(19)과 약 200㎚의 두께를 갖는 Al막(20)을 퇴적한 후, 포토 리소그래피 기술과 드라이 에칭 기술을 이용하여 패터닝한다. 이에 의해, 메모리 셀 어레이 영역(50)과 주변 회로 영역(60)을 접속하기 위한 TiN막(19)과 Al막(20)으로 이루어지는 접속 배선이 형성된다. 이와 같이 하여, 제1 실시 형태에 따른 단순 매트릭스형 강유전체 메모리가 형성된다.
(제2 실시 형태)
도 14를 참조하여, 이 제2 실시 형태에서는 상기 제1 실시 형태와 달리, 본 발명을, 기억 재료막으로서 거대 자기 저항 재료를 이용한 불휘발성 메모리에 적용하는 예에 대하여 설명한다.
구체적으로는, 이 제2 실시 형태에 따른 불휘발성 메모리에서는, 도 1에 도시한 제1 실시 형태의 SBT막으로 이루어지는 강유전체막(15)을 대신하여, 거대 자기 저항 재료막으로서의 PCMO(Pr0 .7Ca0 .3MnO3)막(25)을 이용하고 있다. 또, PCMO막(25)은 본 발명의 「기억 재료막」의 일례이다. 이 PCMO막(25)은 상부 전극(16) 아래에 위치하는 약 200㎚의 두께를 갖는 기억부(25a)와, 기억부(25a) 두께의 약 15% 이상 약 95% 이하의 두께를 갖는 박막부(25b)를 포함하고 있다. IrSiN막(13) 및 Pt막(14)으로 이루어지는 하부 전극과, PCMO막(25)과, Pt막으로 이루어지는 상부 전극(16)에 의해, 데이터를 기억하기 위한 저항 소자가 구성된다. 구체적으로는, 이 제2 실시 형태에 따른 거대 자기 저항 재료막(PCMO막(25))을 이용한 불휘발성 메모리에서는 상부 전극(16)과 하부 전극과의 사이에 협지된 PCMO막(25)의 저항 값의 차를 이용하여 데이터를 보유한다.
제2 실시 형태에서는, 상기한 바와 같이 거대 자기 저항 재료막(PCMO막)(25)을 상부 전극(16) 아래에 위치하는 기억부(25a)와 기억부(25a)보다도 작은 두께를 갖는 박막부(25b)를 갖도록 형성함으로써, 상부 전극(16)의 에칭 시의 염소계의 에칭 가스에 의해 박막부(25b)의 표면이 부식되는 경우에도, 그 박막부(25b)의 표면을 에칭에 의해 제거함으로써, 박막부(25b)를 형성하면, 상부 전극(16)으로부터의 가로 방향의 전계에 대하여 박막부(25b)를 저항 성분으로서 기능시킬 수 있다. 이에 의해, 메모리 셀로부터 판독되는 신호의 강도를 향상시킬 수 있기 때문에, 신호의 판독 정밀도를 향상시킬 수 있다.
또, 제2 실시 형태의 그 외의 효과는 제1 실시 형태와 마찬가지이다.
(제3 실시 형태)
도 15를 참조하여, 이 제3 실시 형태에서는 상기 제1 실시 형태에 따른 단순 매트릭스형 강유전체 메모리의 구조를, 하부 전극이 직접 텅스텐 플러그에 접속됨과 함께, 강유전체막이 하부 전극의 상면 및 측면을 피복하는 구조로 변경하는 예에 대하여 설명한다.
구체적으로는, 이 제3 실시 형태에 따른 단순 매트릭스형의 강유전체 메모리는, 도 15에 도시한 바와 같이 메모리 셀 어레이 영역(90)과 주변 회로 영역(95)을 포함하고 있다. 또, p형 실리콘 기판(1), 소자 분리 영역(2), 게이트 절연막(3), 게이트 전극(4), 실리콘 산화막(5), 익스텐션 영역(저농도 불순물 영역)(6), 측벽 절연막(7), 고농도 불순물 영역(8), 층간 절연막(9), Ti막(10), TiN막(11) 및 텅스 텐 플러그(12)는 상기 제1 실시 형태와 마찬가지의 구조(조성 및 막 두께)를 갖고 있다.
또한, 제3 실시 형태에서는 층간 절연막(9)의 메모리 셀 어레이 영역(90)에 대응하는 영역 위에는, 약 100㎚의 두께를 갖는 IrSiN막(73)이 형성되어 있다. 이 IrSiN막(73)은 텅스텐 플러그(12) 위에까지 연장되도록 형성되어 있음과 함께, 텅스텐 플러그(12)와 직접 접촉되어 있다. 또한, IrSiN막(73)은 산소의 확산을 억제하는 산소 배리어막으로서 기능한다. 이 IrSiN막(73) 상에는 약 100㎚의 두께를 갖는 Pt막(74)이 형성되어 있다. IrSiN막(73) 및 Pt막(74)에 의해, 강유전체 캐패시터의 하부 전극이 구성되어 있다. 이 하부 전극은 본 발명의 「제1 전극막」의 일례이다. 또한, 주변 회로 영역(95)에서의 텅스텐 플러그(12) 상에는 메모리 셀 어레이 영역(90)의 IrSiN막(73) 및 Pt막(74)과 동일층을 패터닝함으로써 형성된 IrSiN막(73a) 및 Pt막(74a)이 형성되어 있다.
여기서, 제3 실시 형태에서는 메모리 셀 어레이 영역(90)에서의 IrSiN막(73) 및 Pt막(74)으로 이루어지는 하부 전극의 상면 및 측면을 피복하도록, SBT(SrBi2Ta2O9)막으로 이루어지는 강유전체막(75)이 형성되어 있다. 강유전체막(75)의 상면 위의 소정 영역에는, 약 200㎚의 두께를 갖는 Pt막으로 이루어지는 상부 전극(76)이 형성되어 있다. 강유전체막(75)은 본 발명의 「기억 재료막」의 일례이고, 상부 전극(76)은 본 발명의 「제2 전극막」의 일례이다.
또한, 제3 실시 형태에서는 강유전체막(75)은 상부 전극(76) 아래에 위치하 는 약 200㎚의 두께를 갖는 기억부(75a)와, 기억부(75a) 이외의 Pt막(74) 상의 영역에 위치하고, 평균값으로 기억부(75a)의 두께의 약 15% 이상 약 95% 이하의 두께를 갖는 박막부(75b)로 구성되어 있다.
IrSiN막(73) 및 Pt막(74)으로 이루어지는 하부 전극과, 강유전체막(75)의 기억부(75a)와, 상부 전극(76)에 의해, 하나의 메모리 셀을 구성하는 하나의 강유전체 캐패시터가 구성되어 있다.
또한, 제3 실시 형태에서는 상부 전극(76) 및 강유전체막(75)의 박막부(75b)를 피복하도록, 실리콘 질화막(77)이 형성되어 있다. 이 실리콘 질화막(77)은 박막부(75b)의 패터닝 공정에 있어서 포토레지스트막과 박막부(75b)가 접촉하는 것을 방지하기 위해서 형성되어 있다. 또한, 이 실리콘 질화막(77)은 수소가 확산하는 것을 억제하는 수소 확산 배리어로서의 기능도 갖는다. 또한, 실리콘 질화막(77)은 본 발명의 「절연막」의 일례이다.
또한, 메모리 셀 어레이 영역(90) 및 주변 회로 영역(95)의 전면을 피복하도록, 실리콘 산화막으로 이루어지는 층간 절연막(78)이 형성되어 있다. 층간 절연막(78)의 주변 회로 영역(95)에 대응하는 영역에는 비아 홀(78a)이 형성되어 있다. 비아 홀(78a) 내에서 주변 회로 영역(95)의 Pt막(74a)에 접촉하도록, 약 15㎚의 두께를 갖는 TiN막(79)이 형성되어 있다. TiN막(79) 상에는 약 200㎚의 두께를 갖는 Al막(80)이 형성되어 있다.
제3 실시 형태에서는, 상기한 바와 같이, 메모리 셀 어레이 영역(90)에서의 IrSiN막(73) 및 Pt막(74)으로 이루어지는 하부 전극의 상면 및 측면을 피복하도록, SBT(SrBi2Ta2O9)막으로 이루어지는 강유전체막(75)을 형성함으로써, 절연막(77) 및 강유전체막(75)의 에칭 시에, 강유전체 캐패시터(메모리 셀)의 하부 전극(Pt막(74))에 에칭 손상이 가해지는 것을 방지할 수 있다. 이 때문에, 유전체 캐패시터(메모리 셀)의 하부 전극을 구성하는 IrSiN막(73)을, 텅스텐 플러그(12)와 직접 접촉하도록 형성함으로써, 하부 전극과 텅스텐 플러그(12)를 배선을 통하여 접속하는 경우에 비하여, 양호한 전기 특성(하부 전극의 저항 등)을 얻을 수 있다.
또, 주변 회로 영역(95)의 Pt막(74a)에는 절연막(77) 및 강유전체막(75)의 에칭 시에 에칭 손상이 가해진다. 그러나, Pt막(74a)에는 절연막(77) 및 강유전체막(75)의 에칭 후에 TiN막(79)/Al막(80)이 접속되고, 주변 영역(95)에서의 텅스텐 플러그(12)와 전기적으로 접속되는 구조가 되기 때문에, 에칭 손상이 전기 특성에 미치는 영향은 적다.
또, 금회 개시된 실시 형태는 모든 점에서 예시로서 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 실시 형태의 설명이 아니라 특허 청구 범위에 의해서 나타나고, 또한 특허 청구 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되어 있다.
예를 들면, 상기 실시 형태에서는, 하부 전극의 상층으로서 Pt막을 이용했지만, 본 발명은 이것에 한하지 않고, Pt막 대신에, Ir막, Pd막, Co막, Rh막, Re막, Mo막 또는 Ru막을 이용하는 것이 가능하다.
또한, 상기 실시 형태에서는 하부 전극의 하층으로서, IrSiN막을 이용했지 만, 본 발명은 이것에 한하지 않고, IrSiN막 대신에, TiO2막, CoSiN막, RuSiN막, Ti막, Pt/TiO2막, TaSiN막, Pt막, IrO2막 또는 TiN막을 이용해도 된다.
또한, 상기 실시 형태에서는 강유전체막으로서 SBT(SrxBiyTa2O9)막을 이용했지만, 본 발명은 이것에 한하지 않고 SBTN(SrxBiy(Nb, Ta)2O9)막, PZT(Pb(Zr, Ti)O3)막, PLZT((Pb, La)(Zr, Ti)O3)막 및 BLT((Bi, La)4Ti3O12)막 등의 강유전체막, 또는 불화 비닐리덴·3불화 에틸렌 공중합체 등의 유기의 강유전체막을 이용하는 것도 가능하다.
또한, 상기 실시 형태에서는 거대 자기 저항 재료막으로서 PCMO막을 이용했지만, 본 발명은 이것에 한하지 않고, PCMO막 이외의 거대 자기 저항 재료막을 이용해도 된다.
또한, 상기 실시 형태에서는 상부 전극과 하부 전극과의 사이에 위치하는 기억 재료막으로서 강유전체막 또는 거대 자기 저항 재료막을 이용했지만, 본 발명은 이것에 한하지 않고, 다른 재료로 이루어지는 기억 재료막을 이용해도 된다. 예를 들면, 유기 재료로 이루어지는 저항 변화막이나 칼코게나이드막(예를 들면, Ge2Sb2Te5) 등으로 이루어지는 기억 재료막을 이용해도 된다.
또한, 상기 실시 형태에서는 박막부의 표면을 피복하는 절연막으로서 실리콘 질화막(SiN막)을 형성했지만, 본 발명은 이것에 한하지 않고 박막부의 표면을 피복하는 절연막으로서 SiON막이나 SiO2막을 이용해도 된다. 이 경우에도 절연막에 의 해 박막부의 패터닝 시에 박막부와 포토레지스트막이 접촉하는 것을 방지할 수 있다. 또, SiON막은 SiN막과 마찬가지로, 수소 확산의 억제 기능을 갖는 한편, SiO2막은 수소 확산의 억제 기능을 갖지 않는다.
또한, 상기 실시 형태에서는, 단순 매트릭스형 강유전체 메모리 또는 불휘발성 메모리에 대하여 설명하였으나, 본 발명은 이에 한하지 않고, 1 트랜지스터 1 캐패시터형 강유전체 메모리 등에도 적용할 수 있다.
본 발명에 따르면, 메모리 셀로부터 판독되는 신호의 강도를 향상시킬 수 있어, 신호의 판독 정밀도를 향상시킬 수 있다.

Claims (6)

  1. 제1 전극막과,
    상기 제1 전극막 상에 형성되고, 기억부와, 상기 기억부의 두께보다도 작고, 또한 평균값으로 상기 기억부의 두께의 15% 이상의 두께를 갖는 박막부를 갖는 기억 재료막과,
    상기 기억 재료막의 기억부 상에 형성된 제2 전극막과,
    상기 제1 전극막, 상기 기억 재료막 및 상기 제2 전극막을 갖는 단순 매트릭스형의 복수의 메모리 셀을 포함하는 메모리 셀 어레이 영역과,
    평면적으로 볼 때 상기 메모리 셀 어레이 영역과는 다른 영역에 형성되고, 트랜지스터를 포함하는 주변 회로 영역과,
    상기 메모리 셀 어레이 영역의 상기 메모리 셀이 형성되는 영역의 실질적으로 전면을 피복하도록 형성됨과 더불어, 상기 트랜지스터를 포함하는 주변 회로 영역에는 형성되지 않은 수소의 확산을 억제하는 절연막
    을 포함한 메모리.
  2. 제1항에 있어서,
    상기 박막부는 평균값으로 상기 기억 재료막의 기억부의 95% 이하의 두께를 갖는 메모리.
  3. 제1항에 있어서,
    상기 메모리 셀 어레이 영역과 상기 주변 회로 영역을 접속하기 위한 접속 배선을 더 포함하고,
    적어도 상기 메모리 셀 어레이 영역의 상기 제1 전극막의 상면과 상기 접속 배선의 접속 영역 근방에는, 상기 기억 재료막의 박막부가 존재하지 않도록, 상기 기억 재료막이 패터닝되어 있는 메모리.
  4. 제1항에 있어서,
    상기 제1 전극막은, 제1 하부 전극막과, 상기 제1 하부 전극막 상에 형성된 제2 하부 전극막을 포함하고,
    상기 제1 하부 전극막은, 산소의 확산을 억제하는 기능을 갖는 메모리.
  5. 제1항에 있어서,
    상기 기억 재료막은, 상기 제1 전극막의 상면 및 측면을 피복하도록 형성되어 있는 메모리.
  6. 제1항에 있어서,
    한 쌍의 소스/드레인 영역을 갖는 트랜지스터와,
    상기 트랜지스터의 소스/드레인 영역의 한 쪽에 접속된 도전성 플러그를 더 구비하고,
    상기 제1 전극막은 상기 도전성 플러그에 접촉하도록 형성되어 있는 메모리.
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