KR20070056098A - 시험 장치 및 시험 방법 - Google Patents

Abstract

복수의 피시험 디바이스를 시험하는 시험 장치에 있어서, 복수의 피시험 디바이스에 공통인 시험 신호의 패턴을 발생시키는 공통 패턴 발생부와, 피시험 디바이스마다 설치되며, 출력되는 결과 신호와 기준 전압의 비교 결과가 기대치와 일치하는가 아닌가를 판정하는 논리 비교부와, 비교 결과가 기대치와 일치하는 경우 및 일치하지 않는 경우의 각각에 있어서, 공통 패턴에 부가하여야 할 부가 패턴을 미리 격납하고 있는 부가 패턴 격납부와, 피시험 디바이스마다 설치되며, 비교 결과가 기대치와 일치하는가 아닌가에 기초하여, 당해 피시험 디바이스에 개별적인 부가 패턴을 독출하고, 공통 패턴에 부가하여 피시험 디바이스에 제공하는 개별 패턴 부가부를 포함하는 시험 장치를 제공한다.

시험, 에뮬레이션, 시뮬레이션, 반도체 디바이스

Description

시험 장치 및 시험 방법{TEST DEVICE AND TEST METHOD}

본 발명은 시험 장치 및 시험 방법에 관한 것이다. 특히 본 발명은, 복수의 피시험 디바이스를 시험하는 시험 장치 및 시험 방법에 관한 것이다. 본 출원은 다음의 일본 특허 출원에 관련된다. 문헌의 참조에 의한 편입이 인정되는 지정국에 관하여는, 다음의 일본 출원에 기재된 내용을 참조에 의하여 본 출원에 편입시키고, 본 출원의 기재의 일부로 한다.

일본 특허 출원 제2004-241655호 출원일 2004년 8월 20일

종래, 플래시 메모리 등의 반도체 디바이스를 시험하는 시험 장치가 알려져 있다. 이들의 시험 장치는, 예를 들면 DUT(Device Under Test: 피시험 디바이스)에 시험 신호를 인가함과 함께, 당해 시험 신호에 응답하여 DUT로부터 출력된 결과 신호를 기준 전압과 비교하고, 비교 결과가 기대치와 일치하는가 아닌가에 기초하여 DUT의 양부를 판정하는 기능 시험을 수행한다. 또한, 플래시 메모리를 시험하는 경우에, 시험 장치는, 시험 패턴으로서 플래시 메모리에 있어서의 동작 파라미터, 예를 들면 메모리 셀에의 기입 전압의 설정치 등을 기입할 필요가 있다(예를 들면 특허 문헌 1 참조).

특허 문헌 1: 일본 특허 공개 2001-93296호 공보

[발명이 해결하고자 하는 과제]

복수의 플래시 메모리를 병행하여 시험하는 경우에 있어서, 시험 장치는, DUT 마다의 특성의 편차에 의하여 각각의 DUT에 개별적인 시험 패턴을 설정할 필요가 있다. 또한, 각각의 DUT에 개별적인 시험 패턴은, 당해 DUT에 관한 데이터의 기입 시험 등에 있어서의 성공 여부의 판정 결과에 기초하여 동적으로 결정되는 경우가 있다.

그러나 종래의 시험 장치에 있어서는, 복수의 DUT에 공통의 미리 정해진 시험 패턴을 공급하여 당해 복수의 DUT를 시험하고 있는 도중에 각각의 DUT에 개별적인 시험 패턴을 당해 DUT에 공급하는 경우에는, DUT에의 시험 패턴의 공급을 일단 정지하여, 시험 장치를 제어하는 소프트웨어 등에 의하여 시험 패턴의 설정을 수행할 필요가 있으며, 시험의 장시간화의 요인이 되고 있다.

여기서, 본 발명은, 상술한 과제를 해결할 수 있는 시험 장치 및 시험 방법을 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위에 있어서의 독립항에 기재된 특징의 조합에 의하여 달성된다. 또한, 종속항은 본 발명의 더욱 유리한 구체예를 규정한다.

[과제를 해결하기 위한 수단]

상기 과제를 해결하기 위하여, 본 발명의 제1의 형태에 있어서는, 복수의 피시험 디바이스를 시험하는 시험 장치에 있어서, 복수의 피시험 디바이스에 공통인 시험 신호의 패턴인 공통 패턴을 발생시키는 공통 패턴 발생부와, 복수의 피시험 디바이스의 각각에 대응되어 설치되며, 공통 패턴에 기초한 시험 신호에 응답하여 당해 피시험 디바이스로부터 출력되는 결과 신호와 기준 전압의 비교 결과가 기대치와 일치하는가 아닌가를 판정하는 논리 비교부와, 비교 결과가 기대치와 일치하는 경우 및 일치하지 않는 경우의 각각에 있어서, 공통 패턴에 부가하여야 할 부가 패턴을 미리 격납하고 있는 부가 패턴 격납부와, 복수의 피시험 디바이스의 각각에 대응되어 설치되며, 당해 피시험 디바이스에 관한 비교 결과가 기대치와 일치하는가 아닌가에 기초하여, 부가 패턴 격납부로부터 당해 피시험 디바이스에 개별적인 부가 패턴을 독출하고, 공통 패턴에 부가하여 피시험 디바이스에 제공하는 개별 패턴 부가부를 포함한다.

피시험 디바이스는, 데이터 신호선 상에 직렬로 접속된 복수의 메모리 셀을 포함하며, 당해 복수의 메모리 셀 중에서, 데이터의 기입을 수행하여야 할 메모리 셀에 대하여 기입 전압을 제공함과 함께, 다른 메모리 셀에 대하여 데이터를 나타내는 데이터 신호를 통과시키는 통과 전압을 제공함으로써, 당해 기입을 수행하여야 할 메모리 셀에 데이터를 기입하고, 부가 패턴 격납부는, 복수의 기입 전압 및 복수의 통과 전압의 각각을 설정하는 부가 패턴을 미리 격납하여 두고, 개별 패턴 부가부의 각각은 기입 전압 및 통과 전압을 설정하는 부가 패턴을, 부가 패턴 격납부에 격납되어 있는 복수의 부가 패턴으로부터 선택하여 독출하고, 대응되는 피시험 디바이스에 제공하여도 좋다. 부가 패턴 격납부는, 복수의 기입 전압 및 복수의 통과 전압의 각각을 설정하는 부가 패턴을, 기입 전압 또는 통과 전압이 증가하는 순서 또는 감소하는 순서대로 격납하여 두고, 개별 패턴 부가부의 각각은, 비교 결과가 기대치와 일치하는 최소의 기입 전압 및 통과 전압을 설정하는 부가 패턴을, 부가 패턴 격납부에 격납되어 있는 복수의 부가 패턴으로부터 이분 탐색법을 이용하여 선택하여 독출하고 대응되는 피시험 디바이스에 제공하여도 좋다.

부가 패턴 격납부는, 피시험 디바이스로부터 출력되는 결과 신호에 있어서의 복수의 출력 타이밍의 각각을 설정하는 부가 패턴을 미리 격납하여 두고, 개별 패턴 부가부의 각각은, 출력 타이밍을 설정하는 부가 패턴을 부가 패턴 격납부에 격납되어 있는 복수의 부가 패턴으로부터 선택하여 독출하고, 대응되는 피시험 디바이스에 제공하여도 좋다. 부가 패턴 격납부는, 복수의 출력 타이밍의 각각을 설정하는 부가 패턴을 출력 타이밍이 빨라지는 순서 또는 느려지는 순서대로 격납하여 두고, 개별 패턴 부가부의 각각은, 비교 결과가 기대치와 일치하는 가장 빠른 출력 타이밍을 설정하는 부가 패턴을, 부가 패턴 격납부에 격납되어 있는 복수의 부가 패턴으로부터 이분 탐색법을 이용하여 선택하여 독출하고, 대응되는 피시험 디바이스에 제공하여도 좋다.

부가 패턴 격납부는, 피시험 디바이스로부터 출력되는 결과 신호에 있어서의 복수의 출력 전압의 각각을 설정하는 부가 패턴을 미리 격납하여 두고, 개별 패턴 부가부의 각각은, 출력 전압을 설정하는 부가 패턴을, 부가 패턴 격납부에 격납되어 있는 복수의 부가 패턴으로부터 선택하여 독출하고, 대응되는 피시험 디바이스에 제공하여도 좋다. 부가 패턴 격납부는, 복수의 출력 전압의 각각을 설정하는 부가 패턴을, 출력 전압이 증가하는 순서 또는 감소하는 순서대로 격납하여 두고, 개별 패턴 부가부의 각각은, 비교 결과가 기대치와 일치하는 가장 낮은 출력 전압을 설정하는 부가 패턴을, 부가 패턴 격납부에 격납되어 있는 복수의 부가 패턴으로부터 이분 탐색법을 이용하여 선택하여 독출하고, 대응되는 피시험 디바이스에 제공하여도 좋다.

또한, 본 발명의 제2의 형태에 있어서는, 복수의 피시험 디바이스를 시험하는 시험 방법에 있어서, 복수의 피시험 디바이스에 공통인 시험 신호의 패턴인 공통 패턴을 발생시키는 공통 패턴 발생 단계와, 복수의 피시험 디바이스의 각각에 있어서, 공통 패턴에 기초한 시험 신호에 응답하여 당해 피시험 디바이스로부터 출력되는 결과 신호와 기준 전압의 비교 결과가 기대치와 일치하는가 아닌가를 판정하는 논리 비교 단계와, 부가 패턴 격납부가, 비교 결과가 기대치와 일치하는 경우 및 일치하지 않는 경우의 각각에 있어서, 공통 패턴에 부가하여야 할 부가 패턴을 미리 격납하고 있는 부가 패턴 격납 단계와, 복수의 피시험 디바이스의 각각에 있어서, 당해 피시험 디바이스에 관한 비교 결과가 기대치와 일치하는가 아닌가에 기초하여, 부가 패턴 격납부로부터 당해 피시험 디바이스에 개별적인 부가 패턴을 독출하고, 공통 패턴에 부가하여 피시험 디바이스에 제공하는 개별 패턴 부가 단계를 포함한다.

또한, 상기한 발명의 개요는, 본 발명의 필요한 특징의 모두를 열거한 것은 아니며, 이들 특징군의 서브컴비네이션도 또한 발명이 될 수 있다.

[발명의 효과]

본 발명에 의하면, 복수의 피시험 디바이스를 병행하여 시험하는 경우에도 시험 패턴의 공급을 정지시키는 일 없이, 각각의 피시험 디바이스에 개별적인 시험 패턴을 공급하여 시험을 수행할 수 있다.

도 1은, 본 발명의 실시 형태에 관한 시험 장치 20의 구성의 일예를 도시한 블록도이다.

도 2는, 본 발명의 실시 형태에 관한 DUT 30의 등가 회로의 일예를 도시한 도면이다.

도 3은, 본 발명의 실시 형태에 관한 DUT 30에 있어서의 Vpgm 및 Vpass의 조합마다의 전압치와, 각각의 전압치를 설정하는 설정치의 일예를 도시한 도면이다.

도 4는, 본 발명의 실시 형태에 관한 개별 패턴 부가부 210에 있어서의 처리의 일예를 도시한 도면이다.

도 5는, 도 1에 도시된 범위 40의 등가 회로의 일예를 도시한 도면이다.

도 6은, 본 발명의 실시 형태에 관한 시험 장치 20에 있어서의 처리의 흐름의 일예를 도시한 흐름도이다.

도 7은, 본 발명의 실시 형태에 관한 시험 장치 20에 의한 트리밍 처리의 다 른 예를 도시한 도면이다.

도 8은, 본 발명의 실시 형태에 관한 시험 장치 20에 의한 트리밍 처리의 또 다른 예를 도시한 도면이다.

[부호의 설명]

10 시험 제어부, 20 시험 장치, 22 공통 패턴 발생부, 24 타이밍 발생부, 30a~c DUT, 26a~c 테스트 보드, 200 제어 신호 지연부, 210 개별 패턴 부가부, 212 이분(二分) 탐색부, 214 부가 패턴 격납부, 216 멀티플렉서, 218 파형 성형부, 220 드라이버, 230 레벨 비교기, 240 타이밍 비교기, 250 논리 비교부, 260 페일 메모리, 300a~d 메모리 셀, 500 플립플롭, 502 플립플롭, 504 플립플롭, 506 AND 게이트, 510 플립플롭, 512 방향 레지스터, 514 XOR 게이트, 520 플립플롭, 530 플립플롭, 540 플립플롭, 550 AND 게이트, 552 플립플롭, 560 제1 탐색 블록, 570 제2 탐색 블록, 580 OR 게이트, 600 AND 게이트, 602 쉬프트 레지스터, 604 플립플롭, 610 가감산기, 612 탐색 레지스터, 620 플립플롭, 622 어드레스 포인터 레지스터 디코더, 630a~c AND 게이트, 640a~c 어드레스 포인터 레지스터, 650 어드레스 포인터 레지스터 선택기, 660 AND 게이트, 662 AND 게이트, 700 AND 게이트, 702 쉬프트 레지스터, 704 플립플롭, 710 가감산기, 712 탐색 레지스터, 720 플립플롭, 722 어드레스 포인터 레지스터 디코더, 730a~c AND 게이트, 740a~c 어드레스 포인터 레지스터, 750 어드레스 포인터 레지스터 선택기, 760 AND 게이트, 762 AND 게이트

이하, 본 발명의 실시 형태를 통하여 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 관한 발명을 한정하는 것은 아니며, 또한 실시 형태 중에서 설명되어 있는 특징의 조합의 모두가 발명의 해결 수단으로 필수적인 것으로 국한되지는 않는다.

도 1은, 본 발명의 실시 형태에 관한 시험 장치 20의 구성의 일예를 도시한 블록도이다. 시험 장치 20은, 시험 제어부 10 및 복수의 DUT(30a, 30b, …, 30c, 이하 30으로 표기)와 접속되며, 시험 제어부 10에 의하여 제어를 받아 복수의 DUT 30의 각각을 시험한다. 예를 들면, 시험 장치 20은 미리 정해진 패턴에 기초한 시험 신호를 생성하여 각각의 DUT 30에 제공함과 함께, 당해 시험 신호에 응답하여 각각의 DUT 30으로부터 출력된 결과 신호를 기준 전압과 비교한 결과가, 당해 패턴에 대응하는 기대치와 일치하는가 아닌가를 판정함으로써, 각각의 DUT 30의 양부를 판정하는 기능 시험을 수행한다.

여기서 도 2 및 도 3을 이용하여, DUT 30에 관하여 설명한다. 도 2는, 본 발명의 실시 형태에 관한 DUT 30의 등가 회로의 일예를 도시한다. DUT 30은, NAND형 플래시 메모리이며, 데이터 신호선 상에 직렬로 접속된 복수의 메모리 셀(300a, 300b, 300c, … 300d, 이하, 300이라 표기)를 포함한다. DUT 300은, 데이터를 기입하는 경우에 있어서, 복수의 메모리 셀 300 중, 데이터의 기입을 수행하여야 할 메모리 셀 300b에 대하여 기입 전압 Vpgm(예를 들면 15V)를 인가함과 함께, 다른 메모리 셀 300에 대하여 데이터를 표시하는 데이터 신호를 통과시키는 통과 전압 Vpass(예를 들면 7V)를 인가함으로써, 당해 기입을 수행하여야 할 메모리 셀 300b에 데이터를 기입한다.

여기서, DUT 30에 있어서의 Vpgm 및 Vpass는, DUT 30 마다의 특성의 편차에 의하여 DUT 30마다 조정될 필요가 있다. 구체적으로는, DUT 30은, DUT 30의 메이커 등에 의하여 정해진 Vpgm 및 Vpass에 관한 신뢰성 높은 복수의 조합을 격납하여 두고, Vpgm 및 Vpass는, 미리 정해진 동작 명령 코드가 DUT 30에 공급되어 DUT 30의 내부 레지스터에 설정치가 기입됨으로써, 당해 복수의 조합 중 하나의 조합으로서 설정된다.

도 3은, 본 발명의 실시 형태에 관한 DUT 30에 있어서의 Vpgm 및 Vpass의 조합마다의 전압치와, 각각의 전압치를 설정하는 설정치의 일예를 도시한다. 예를 들면, DUT 30은, X=0로 표시되어 있는 바와 같이, 설정치 #47이 내부 레지스터에 기입되어 있음으로써 Vpgm을 14.20V로서 설정하고, 설정치 #01이 내부 레지스터에 기입되어 있음으로써 Vpass를 5.60V로서 설정한다. 또한, 각각의 조합에 있어서의 Vpgm 및 Vpass의 전압치, 그리고 당해 전압치의 각각을 설정하는 설정치는 비공개로 되어 있으므로, 도 3은 가상적인 설정치 및 전압치를 표시하고 있다.

여기서, 시험 장치 20은, DUT 30의 전 공정 시험으로서, 도 3에 도시된 바와 같은 Vpgm 및 Vpass에 관한 복수의 조합 중, 최적의 조합을 검출하는 처리를 실행할 필요가 있다. 구체적으로는, 시험 장치 20은, 도 3에 도시된 바와 같은 Vpgm 및 Vpass에 관한 복수의 조합으로부터 선택된 하나의 조합에 Vpgm 및 Vpass를 설정하도록 당해 하나의 조합에 대응하는 설정치를 DUT 30의 내부 레지스터에 기입할 수 있는 동작 명령 코드를 DUT 30에 제공한다. 그리고 시험 장치 20은, Vpgm 및 Vpass가 정상으로 설정된 후에, DUT 30에 대하여 데이터의 기입 시험을 수행하며, 시험 결과가 Pass인 경우에, 설정된 하나의 조합으로 DUT 30이 정상으로 동작한다고 판정한다. 그리고 시험 장치 20은, DUT 30이 정상으로 동작하는 Vpgm 및 Vpass의 조합 중, 가장 전압치가 낮은 조합, 예를 들면 도 3에 있어서 X의 값이 가장 작은 조합을 최적의 조합으로서 검출한다. 이상과 같은 처리는, 일반적으로, 트리밍 처리라고 불린다. 또한, 복수의 DUT 30에 대하여, 이상과 같은 트리밍 처리를 수행한 경우, DUT 마다의 특성의 편차에 의하여, 각각의 DUT 30에 관하여 검출된 Vpgm 및 Vpass가 서로 다른 경우가 있다.

본 발명의 실시 형태에 관한 시험 장치 20은, 특성이 서로 다른 복수의 DUT 30에 대하여 병행하여 트리밍 처리를 수행하는 경우에 있어서, DUT 30마다 서로 다른 설정치를 기입할 때마다 시험 패턴을 정지시키는 일 없이 트리밍 처리를 수행하는 것을 목적으로 한다. 또한, 본 발명의 실시 형태에 관련된 시험 장치 20은, 이분 탐색법을 이용함으로써 더욱 짧은 시간에 트리밍 처리를 수행하는 것을 다른 목적으로 한다.

이하, 다시 도 1을 이용하여, 본 발명의 실시 형태에 관한 시험 장치 20의 구성에 관하여 설명한다. 시험 장치 20은, 공통 패턴 발생부 22, 타이밍 발생부 24, 및 복수의 테스트 보드(26a, 26b, … 26c, 이하 26으로 표기)를 포함한다. 공통 패턴 발생부 22는, 시험 제어부 10에 의하여 제어되며, 복수의 DUT 30에 공통의 시험 신호의 패턴인 공통 패턴을 발생시킨다. 또한, 공통 패턴 발생부 22는, 시험 신호에 응답하여 DUT 30으로부터 출력된 결과 신호와 기준 전압과의 비교 결과에 있어서의 기대치를 더욱 발생시킨다. 또한, 공통 패턴 발생부 22는, DUT 30에 있어서의 최적인 Vpgm 및 Vpass를 검출하는 트리밍 처리를 제어하는 제어 신호를 더욱 발생시킨다. 여기서, 제어 신호라는 것은, 예를 들면, 트리밍 처리에 있어서, DUT 30에 있어서의 Vpgm 및 Vpass의 설정을 변경하는 타이밍을 가리키는 신호를 포함하여도 좋다. 그리고 공통 패턴 발생부 22는, 발생시킨 공통 패턴, 기대치 및 제어 신호를 각각의 테스트 보드 26으로 출력한다. 타이밍 발생부 24는, 시험 제어부 10에 의하여 제어되며, 복수의 DUT 30에 공통의 타이밍을 가리키는 타이밍 신호를 발생시킨다. 그리고 타이밍 발생부 24는, 발생된 타이밍 신호를 각각의 테스트 보드 26으로 출력한다.

테스트 보드 26은, 복수의 DUT 30의 각각에 대응되어 설치되며, 공통 패턴 발생부 22로부터 수취한 공통 패턴, 기대치 및 제어 신호, 그리고 타이밍 발생부 24로부터 수취한 타이밍 신호에 기초하여 대응하는 DUT 30에 시험 신호를 제공함으로써, 당해 DUT 30을 시험한다. 또한, 테스트 보드 26의 각각은, 제어 신호 지연부 200, 개별 패턴 부가부 210, 레벨 비교기 230, 타이밍 비교기 240, 논리 비교부 250, 및 페일 메모리 260을 포함한다. 제어 신호 지연부 200은, 공통 패턴 발생부 22가 생성한 DUT 30에 있어서의 최적인 Vpgm 및 Vpass를 검출하는 트리밍 처리를 제어하는 제어 신호를 지연시킨다. 그리고 제어 신호 지연부 200은, 지연시킨 제어 신호를 개별 패턴 부가부 210으로 출력한다.

개별 패턴 부가부 210은, 당해 테스트 보드 26에 대응하는 DUT 30에 개별적 인 패턴을 공통 패턴에 부가하여 DUT 30에 제공한다. 개별 패턴 부가부 210은, 이분 탐색부 212, 부가 패턴 격납부 214, 멀티플렉서 216, 파형 성형부 218 및 드라이버 220을 포함한다. 이분 탐색부 212는, 트리밍 처리가 수행되는 경우에, DUT 30에 설정된 Vpgm 및 Vpass의 각각을, 예를 들면 도 3에 도시된 바와 같은 Vpgm 및 Vpass 중 어느 것으로 할 것인가를 선택한다. 그리고 이분 탐색부 212는, 선택한 Vpgm 및 Vpass를 가리키는 정보를 부가 패턴 격납부 214로 출력한다.

부가 패턴 격납부 214는, 시험 신호에 응답하여 DUT 30으로부터 출력된 결과 신호와 기준 전압의 비교 결과가 기대치와 일치하는 경우와 일치하지 않는 경우의 각각에 있어서 공통 패턴 발생부 22에 의하여 발생된 공통 패턴에 부가되어야 할 부가 패턴을 미리 격납하고 있다. 구체적으로는, 부가 패턴 격납부 214는, DUT 30에 있어서의 복수의 Vpgm 및 복수의 Vpass의 각각을 설정하는 부가 패턴을 미리 격납하고 있다. 여기서, 부가 패턴이라는 것은, 예를 들면 도 3에 도시된 복수의 Vpgm 및 복수의 Vpass의 각각에 대응하는 설정치를 포함하고 있어도 좋다. 그리고 부가 패턴 격납부 214는, 이분 탐색부 212로부터 수취한 트리밍 시험에 있어서 DUT 30에 설정되어야 할 Vpgm 및 Vpass를 가리키는 정보를 수취하고, 당해 정보에 의하여 지시되는 Vpgm 및 Vpass의 각각을 설정하는 부가 패턴을 멀티플렉서 216으로 출력한다.

멀티플렉서 216은, 제어 신호 지연부 200으로부터 수취한 트리밍 처리를 제어하는 제어 신호에 기초하여, 공통 패턴 발생부 22로부터 수취한 공통 패턴과, 부가 패턴 격납부 214로부터 수취한 부가 패턴과의 어느 일방을 선택한다. 구체적으 로는, 멀티플렉서 216은, 수취한 제어 신호에 의하여, DUT 30에 관한 Vpgm 및 Vpass를 설정할 타이밍이라는 취지가 지시되고 있는 경우에는, 부가 패턴 즉 DUT 30에 관하여 Vpgm 및 Vpass를 설정하는 신호의 패턴을 선택한다. 한편, 멀티플렉서 216은, 수취한 제어 신호에 의하여, DUT 30에 있어서의 Vpgm 및 Vpass가 설정될 타이밍이라는 취지가 지시되지 않는 경우에는, 공통 패턴을 선택한다. 그리고 멀티플렉서 216은, 선택한 패턴을 파형 성형부 218로 출력한다. 파형 성형부 218은, 멀티플렉서 216으로부터 수취한 공통 패턴 또는 부가 패턴의 어느 일방과 타이밍 발생부 24로부터 수취한 타이밍 신호에 기초하여 DUT 30에 제공하는 시험 신호의 파형을 성형한다. 그리고 파형 성형부 218은, 시험 신호를 드라이버 220으로 출력한다. 드라이버 220은, 파형 성형부 218로부터 수취한 시험 신호를 DUT 30에 제공한다.

이상과 같이 하여, 개별 패턴 부가부 210은, DUT 30에 관한 Vpgm 및 Vpass를 설정하는 부가 패턴을 부가 패턴 격납부 214에 격납되어 있는 복수의 부가 패턴으로부터 선택하여 독출하고, 독출된 부가 패턴을 공통 패턴에 부가하여 DUT 30에 제공할 수 있다.

레벨 비교기 230은, 드라이버 220에 의하여 주어진 공통 패턴에 기초한 시험 신호에 응답하여 DUT 30으로부터 출력된 결과 신호를 미리 정해진 기준 전압과 비교하고, 비교 결과를 타이밍 비교기 240으로 출력한다. 타이밍 비교기 240은, 레벨 비교기 230에 있어서의 결과 신호와 기준 전압과의 비교 결과를 타이밍 발생부 24가 발생시킨 타이밍 신호에 기초한 타이밍에서 보유하고, 보유된 비교 결과를 논 리 비교부 250으로 출력한다.

논리 비교부 250은, 타이밍 비교기 240으로부터 수취한 비교 결과가 공통 패턴 발생부 22로부터 수취한 기대치와 일치하는가 아닌가를 판정하고, 판정 결과를 페일 메모리 260에 격납한다. 또한, 논리 비교부 250은, 당해 판정 결과를 이분 탐색부 212에 출력한다. 그리고 이분 탐색부 212는, 논리 비교부 250으로부터 수취한 판정 결과에 기초하여, 복수의 Vpgm 및 복수의 Vpass 중에서, 다음에 DUT 30에 설정될 Vpgm 및 Vpass를 선택한다. 여기서 이분 탐색부 212는, 선택된 Vpgm 및 Vpass를 이분 탐색법을 이용하여 결정한다. 그리고 이분 탐색부 212는, 이분 탐색을 반복하여 수행함으로써, 최적의 Vpgm 및 Vpass를 검출한다. 또한, 이분 탐색부 212에 의한 이분 탐색법을 이용한 최적의 Vpgm 및 Vpass의 검출 처리의 상세는 후술한다.

본 발명의 실시 형태에 관한 시험 장치 20에 의하면, 복수의 DUT에 공통인 시험 신호 패턴에 각각의 DUT 30에 개별적인 패턴을 부가하여, 당해 DUT 30에 공급할 수 있다. 또한, 공통 패턴에 부가되는 부가 패턴을 각각의 DUT 30에 관한 논리 비교부 250에 의한 판정 결과에 기초하여 결정할 수 있다. 이에 의하여, 트리밍 처리와 같은 판정 결과에 기초하여 DUT 30에 있어서의 동작 설정을 변경하는 처리를 복수의 DUT 30에 관하여 병행하여 수행할 수 있다.

또한, 시험 장치 20에 의하면, DUT마다 서로 다른 부가 패턴을 독출하여 당해 DUT 30에 시험 신호로서 제공하는 처리를, 시험 제어부 10에서 동작하는 소프트웨어 등에 관하여 제어하는 것이 아니라, 시험 장치 20의 내부에서 제어할 수 있기 때문에, 시험 패턴을 정지시키는 일 없이 트리밍 처리를 수행할 수 있다. 이에 의하여, 트리밍 처리를 포함한 시험 전체에 소요되는 시간을 단축할 수 있다.

또한, 본 발명의 실시 형태에 관한 시험 장치 20에 의하면, NAND형 플래시 메모리에 있어서의 최적의 기입 전압 Vpgm 및 통과 전압 Vpass를 검출하는 트리밍 처리를 수행하는 경우에 있어서, 동작 특성이 서로 다른 복수의 플래시 메모리를 사용하는 경우에도 각각의 플래시 메모리에 있어서의 최적의 Vpgm 및 Vpass를 시험 패턴을 중단하는 일 없이 검출할 수 있으므로, 짧은 시간에 트리밍 처리를 완료할 수 있다.

또한, 시험 장치 20의 구성은, 본 도면에 도시된 구성에 한정되지 않으며, 본 도면에 도시된 구성에 다양한 변경을 추가한 구성이어도 좋다. 예를 들어, 부가 패턴 격납부 214는, 개별 패턴 부가부 210에 포함되어 있지 않아도 좋다. 나아가 부가 패턴 격납부 214는 테스트 보드 26마다, 즉 DUT 30마다 설치되어 있는 것이 아니라, 복수의 DUT 30에 대하여 공통으로 설치되어 있어도 좋다. 이들의 경우, 이분 탐색부 212는, DUT 30에 설정되어야 할 Vpgm 및 Vpass에 대응하는 부가 패턴을 부가 패턴 격납부 214로부터 독출하여 멀티플렉서 216으로 출력하여도 좋다.

도 4는, 본 발명의 실시 형태에 관한 개별 패턴 부가부 210에 있어서의 처리의 일예를 도시한다. 본 실시예에 있어서, 부가 패턴 격납부 214는, DUT 30에 있어서의 복수의 기입 전압 Vpgm 및 복수의 통과 전압 Vpass의 각각을 설정하는 부가 패턴을, Vpgm 및 Vpass가 증가하는 순서 또는 감소하는 순서로 격납하고 있다. 예 를 들면, 부가 패턴 격납부 214는, 도 3에 도시된 X의 값이 증가하는 순서, 또는 감소하는 순서로, Vpgm 및 Vpass의 각각을 설정하는 부가 패턴을 격납하고 있다. 여기서, 부가 패턴이라는 것은, 예를 들면 대응하는 Vpgm 및 Vpass의 각각에 있어서의 DUT 30의 내부 레지스터에 기입되어야 할 설정치를 포함하여도 좋다. 또한, 부가 패턴 격납부 214는, Vpgm 및 Vpass의 각각을 서로 독립하여 순서대로 격납하고 있어도 좋으며, 또한 예를 들어 도 3에 있어서 대응하는 X의 값이 동일인 조합마다 순서대로 격납하고 있어도 좋다.

도 4는, 도 3에 도시된 각각의 조합으로 Vpgm 및 Vpass를 설정하였다고 가정한 경우의 데이터의 기입 시험에 있어서의 성공 여부의 판정 결과를 도시하고 있다. 단, 본 발명의 실시 형태에 관한 시험 장치 20은, 모든 조합으로 Vpgm 및 Vpass를 설정하는 것은 아니며, 이분 탐색부 212에 의한 이분 탐색법을 사용하여 보다 작은 조합으로 Vpgm 및 Vpass를 설정하여, 최적의 조합을 검출한다. 또한, 도 4에 도시된 예에 있어서 최적의 Vpgm 및 Vpass의 조합은 X=9인 조합이다.

이하, 이분 탐색부 212에 의한 이분 탐색법을 이용한 Vpgm 및 Vpass의 최적의 조합의 검출 처리의 흐름을 설명한다. 먼저, 이분 탐색부 212는, X의 값이 0부터 14까지의 순서로 격납되어 있는 Vpgm 및 Vpass 중, 중앙에 있는 X=7에 대응하는 Vpgm 및 Vpass를, DUT 30에 설정하는 Vpgm 및 Vpass로서 선택한다. 그리고 이분 탐색부 212는, 선택한 Vpgm 및 Vpass의 각각을 설정하는 부가 패턴을 가리키는 부가 패턴 격납부 214에 있어서의 어드레스 포인터를, 부가 패턴 격납부 214로 출력한다. 그리고 부가 패턴 격납부 214는, 이분 탐색부 212로부터 수취한 어드레스 포인터에 의하여 지시되는 부가 패턴을 멀티플렉서 216으로 출력한다. 그리고 드라이버 220은, 부가 패턴 격납부 214가 출력한 부가 패턴에 기초한 신호를 DUT 30에 제공함으로써, DUT 30에 관한 Vpgm 및 Vpass를, X=7에 대응하는 Vpgm 및 Vpass로 설정한다. 이어서, 드라이버 220은, DUT 30에 대한 기입 시험을 수행하도록, 공통 패턴에 기초한 시험 신호를 DUT 30에 제공한다. 그리고 논리 비교부 250은, 시험 신호에 응답하여 DUT 30으로부터 출력된 결과 신호와 기준 전압과의 비교 결과가 기대치에 일치하는가 아닌가를 판정한다. 여기서 결과 신호라 함은, 예를 들면 DUT 30으로의 데이터의 기입이 정상적으로 종료하였는가 아닌가를 가리키는 상태(status) 신호이어도 좋다. 그리고 논리 비교부 250은, 도 4에 도시된 바와 같이, 결과 신호와 기준 전압과의 비교 결과가 기대치와 일치하지 않는다고, 구체적으로는 기입 결과를 가리키는 상태 신호가 적어도 하나의 페이지에 있어서 기입에 실패하였다는 취지를 지시하는 Fail이라고 판정한다.

다음으로, 이분 탐색부 212는, 논리 비교부 250으로부터 수취한 판정 결과가 Fail이었다는 것에 기초하여, DUT 30에 있어서의 Vpgm 및 Vpass를, 더욱 높은 전압치로 설정시키도록 다른 Vpgm 및 Vpass를 선택한다. 구체적으로는, 이분 탐색부 212는, 직전에 사용한 X=7의 직후에 있는 X=8로부터 말미에 있는 X=14까지의 순열에 있어서, 중앙에 있는 X=11의 조합을 선택한다. 더욱 구체적으로는, 이분 탐색부 212는, X=7을 선택한 경우에 있어서의 어드레스 포인터에, 인덱스로서 4를 가산한 어드레스 포인터를 부가 패턴 격납부 214로 출력한다. 그리고 X=7인 경우와 동등하게, 드라이버 220은, X=11로서 부가 패턴 격납부 214에 격납되어 있는 부가 패 턴에 기초한 신호를 DUT 30에 제공함으로써, DUT 30에 있어서의 Vpgm 및 Vpass의 값을 X=11에 대응하는 Vpgm 및 Vpass로 설정한다. 그리고, 논리 비교부 250은 이어서 수행된 기입 시험에 있어서의 판정 결과를, 모든 페이지에 있어서 정상적으로 기입이 종료되었다는 취지를 지시하는 Pass라고 한다.

다음으로, 이분 탐색부 212는, 논리 비교부 250으로부터 수취한 판정 결과가 Pass이었다는 것에 기초하여, DUT 30에 있어서의 Vpgm 및 Vpass를 더욱 낮은 전압치로 설정시키도록, 다른 Vpgm 및 Vpass를 선택한다. 구체적으로는, 이분 탐색부 212는, 최초에 사용한 X=7로부터 직전에 사용한 X=11까지의 순열에 있어서, 중앙에 있는 X=9의 조합을 선택한다. 더욱 구체적으로는, 이분 탐색부 212는 X=11을 선택한 경우의 어드레스 포인터에 인덱스로서 2를 감산한 어드레스 포인터를 부가 패턴 격납부 214로 출력한다. 그리고, 드라이버 220은, X=9으로서 부가 패턴 격납부 214에 격납되어 있는 부가 패턴에 기초한 신호를 DUT 30에 제공함으로써 DUT 30에 있어서의 Vpgm 및 Vpass의 값을 X=9에 대응하는 Vpgm 및 Vpass로 설정한다. 그리고, 논리 비교부 250은 이어서 수행된 기입 시험에 있어서의 판정 결과를, 모든 페이지에 있어서 정상적으로 기입이 종료되었다는 취지를 지시하는 Pass라고 한다.

다음으로, 이분 탐색부 212는, 논리 비교부 250으로부터 수취한 판정 결과가 Pass이었다는 것에 기초하여, DUT 30에 있어서의 Vpgm 및 Vpass를, 더욱 낮은 전압치로 설정시키도록, 다른 Vpgm 및 Vpass를 선택한다. 구체적으로는, 이분 탐색부 212는, 최초에 사용한 X=7로부터, 직전에 사용한 X=9까지의 순열에 있어서, 중앙에 있는 X=8의 조합을 선택한다. 더욱 구체적으로는, 이분 탐색부 212는, X=9을 선택 한 경우의 어드레스 포인터에, 인덱스로서 1을 감산한 어드레스 포인터를 부가 패턴 격납부 214로 출력한다. 그리고, 드라이버 220은, X=8로서 부가 패턴 격납부 214에 격납되어 있는 부가 패턴에 기초한 신호를 DUT 30에 제공함으로써, DUT 30에 있어서의 Vpgm 및 Vpass의 값을 X=8에 대응하는 Vpgm 및 Vpass로 설정한다. 그리고, 논리 비교부 250은, 이어서 수행된 기입 시험에 있어서의 판정 결과를 적어도 하나의 페이지에 있어서 정상적으로 기입이 종료되지 않았다는 취지를 지시하는 Fail로 한다.

여기서, 시험 장치 20은, DUT 30에 있어서 Vpgm 및 Vpass를 설정한 회수가 당해 트리밍 처리에 있어서 미리 정해진 규정 회수인 4회에 달하고 있음에 의하여, 이 시점에서 조합의 변경을 종료한다. 또한, 당해 규정 회수는, 부가 패턴 격납부 214에 격납되어 있는 Vpgm 및 Vpass라는 설정치의 개수 등에 기초하여 미리 정해져 있어도 좋다. 그리고, 시험 장치 20은, 이분 탐색부 212에 있어서 사용된 Vpgm 및 Vpass의 조합 중, 기입 시험에 있어서의 판정 결과가 Pass이었던 최후의 조합인 X=9의 조합을 DUT 30에 있어서 최적인 Vpgm 및 Vpass의 조합으로서 검출한다.

이상과 같이, 이분 탐색부 212는, DUT 30으로부터 출력되는 결과 신호와 기준 전압과의 비교 결과가 기대치와 일치하는 최소의 Vpgm 및 Vpass를 설정하는 부가 패턴을 부가 패턴 격납부 214에 격납되어 있는 복수의 부가 패턴으로부터 이분 탐색법을 이용하여 독출하고 DUT 30에 제공할 수 있다.

도 5는, 도 1에 도시된 범위 40의 등가 회로의 일예를 도시한다. 본 도에서는 도 4에 도시된 이분 탐색법을 이용한 트리밍 처리가 회로상에서 어떻게 실현되 는가에 관하여 설명한다. 본 도면에 도시된 이분 탐색부 212는, 공통 패턴 발생부 22가 발생시킨 제어 신호의 일례인 FCMD0, FCMD1, FCMD2, FCMD3, FCMD4, 및 FCMD5에 기초하여 동작한다.

먼저, FCMD0 및 FCMD1에 관하여 설명한다. 본 도면에 도시된 이분 탐색부 212는, 트리밍 처리의 결과, 즉 최적인 Vpgm 및 Vpass를 설정하는 부가 패턴을 가리키는 부가 패턴 격납부 214에 있어서의 어드레스 포인터를 복수 격납할 수 있다. 구체적으로는, 이분 탐색부 212는, 트리밍 처리의 결과인 어드레스 포인터를 격납할 수 있는 복수의 레지스터를 포함한다. 그리고, FCMD0 및 FCMD1는 트리밍 처리가 수행된 경우에 어느 레지스터에 트리밍 처리의 결과가 격납될 것인가를 지시한다.

다음으로, FCMD2 및 FCMD3에 관하여 설명한다. 이분 탐색부 212는, 도 4에 도시된 바와 같이, 트리밍 처리에 있어서, DUT 30에 설정된 Vpgm 및 Vpass를 순차적으로 선택한다. 여기서, 이분 탐색부 212는, 선택된 각각의 Vpgm 및 Vpass의 조합마다 다음의 두 개의 처리를 수행한다. 제1의 처리로서, 이분 탐색부 212는, Vpgm 및 Vpass의 각각을 설정하는 부가 패턴을 가리키는 부가 패턴 격납부 214에 있어서의 어드레스 포인터를 부가 패턴 격납부 214로 출력한다. 제2의 처리로서, 이분 탐색부 212는, 제1의 처리에 있어서 출력된 어드레스 포인터에 대응하는 부가 패턴에 기초하여 Vpgm 및 Vpass가 설정된 상태에서 수행된 기입 시험에 있어서의 성공 여부의 판정 결과를 논리 비교부 250으로부터 수취함과 함께, 당해 판정 결과에 기초하여 다음의 Vpgm 및 Vpass를 설정하는 부가 패턴을 가리키는 어드레스 포 인터를 산출한다.

그리고, 제1의 처리에 있어서, 이분 탐색부 212는, FCMD2가 H 논리를 지시하는 경우에, Vpgm을 설정하는 부가 패턴을 지시하는 어드레스 포인터를 출력한다. 또한, 제1의 처리에 있어서, 이분 탐색부 212는, FCMD3이 H 논리를 지시하는 경우에는, Vpass를 설정하는 부가 패턴을 지시하는 어드레스 포인터를 출력한다. 또한, 제2의 처리에 있어서, 이분 탐색부 212는, FCMD2가 H 논리를 지시하는 경우에, 다음의 Vpgm을 설정하는 부가 패턴을 지시하는 어드레스 포인터를 산출한다. 또한, 제2의 처리에 있어서, 이분 탐색부 212는 FCMD3가 H 논리를 지시하는 경우에는, 다음의 Vpgm을 설정하는 부가 패턴을 지시하는 어드레스 포인터를 산출한다. 일반적으로, 플래시 메모리에 있어서, Vpgm 및 Vpass는, 단일의 동작 명령 코드에 의하여 동시에 설정되는 것이 아니라, 복수의 동작 명령 코드에 의하여 개별적으로 설정된다. 즉, 통상, 제1의 처리에 있어서, FCMD2 및 FCMD3의 쌍방이 동시에 H 논리를 지시하는 일은 없다. 단, 이분 탐색부 212는, 다음의 어드레스 포인터를 산출하는 처리를 Vpgm 및 Vpass의 각각에 관하여 병행하여 수행할 수 있으므로, 제2의 처리에 있어서는, FCMD2 및 FCMD3의 쌍방이 동시에 H 논리를 지시하여도 좋다.

다음으로, FCMD4 및 FCMD5에 관하여 설명한다. FCMD5는, 멀티플렉서 216이, 공통 패턴 발생부 22가 생성한 공통 패턴과 부가 패턴 격납부 214가 출력한 부가 패턴과의 어느 쪽을 선택하여 출력할 것인가를 지시한다. 구체적으로는, FCMD5가 L 논리를 지시하는 경우, 멀티플렉서 216은, 공통 패턴을 선택하여 파형 성형부 218로 출력하고, FCMD5가 H 논리를 지시하는 경우, 멀티플렉서 216은, 부가 패턴을 선택하여 파형 성형부 218로 출력한다. 한편, FCMD4는, FCMD5가 H 논리와 L 논리의 어느 쪽을 지시하는가에 따라 서로 다른 의미를 나타낸다. FCMD5가 L 논리를 지시하는 경우, 즉 멀티플렉서 216에 의하여 공통 패턴이 선택된 경우에 있어서, FCMD4가 H 논리를 지시하는 경우, 이분 탐색부 212는 상술한 제2의 처리를 수행하며, 다음의 Vpgm 및 Vpass를 설정하는 부가 패턴을 지시하는 어드레스 포인터를 산출한다. 또한, FCMD5가 H 논리를 지시하는 경우, 즉 멀티플렉서 216에 의하여 부가 패턴이 선택된 경우에 있어서, 이분 탐색부 212는 상술한 제1의 처리를 수행하지만, 이 경우 FCMD4는 이분 탐색부 212가 어드레스 포인터를 격납하고 있는 두 종류의 레지스터 중, 어느 종류의 레지스터로부터 부가 패턴 격납부 214로 출력할 어드레스 포인터를 독출할 것인가를 지시한다. 이 두 종류의 레지스터에 관하여는 후술한다.

본 도면에 도시된 제어 신호 지연부 200 및 이분 탐색부 212는, 동일한 기준 클록의 타이밍에 기초하여 동작한다. 여기서 이분 탐색부 212는 Vpgm 및 Vpass에 있어서의 하나의 조합에 관하여 수행되는 일련의 처리를 복수의 클록에 걸쳐 수행한다. 이 때문에, 제어 신호 지연부 200은, 이분 탐색부 212에 포함된 회로의 각각이 FCMD0~5에 기초하여 동작하는 경우에, Vpgm 및 Vpass에 있어서의 하나의 조합에 관하여 수행되는 일련의 처리 중에서, 당해 회로의 각각을 동일한 FCMD0~5에 기초하여 동작시키도록, 공통 패턴 발생부 22로부터 수취한 FCMD0~5의 각각을 적절히 지연시켜, 지연된 신호를 이분 탐색부 212에 포함된 회로의 각각에 공급한다. 구체적으로는, 제어 신호 지연부 200은, FCMD0 및 FCMD1을 지연시키는 플립플롭 400, 402 및 404와, FCMD2를 지연시키는 플립플롭 410, 412 및 414와, FCMD3을 지연시키는 플립플롭 420, 422 및 424와, FCMD4를 지연시키는 플립플롭 430, 432 및 434와, FCMD5를 지연시키는 플립플롭 440, 442 및 444를 포함한다.

또한, 제어 신호 지연부 200은, 각각의 제어 신호를 더욱 지연시키는 플립플롭을 포함하여도 좋다. 예를 들면, 이분 탐색부 212가, 상술한 제1의 처리를 FCMD0~5에 기초하여 수행하며, 그 후, 기입 시험에 있어서의 판정 결과를 논리 비교부 250으로부터 수취하여 상술한 제2의 처리를 수행하는 경우에, 제어 신호 지연부 200은, 제1의 처리에 있어서 사용된 FCMD0~5를 기입 시험에 있어서의 판정 결과를 지시하는 신호와 동일한 단수(段數)까지 지연시켜, 이분 탐색부 212에 당해 지연된 FCMD0~5에 기초하여 제2의 처리를 수행하게 하여도 좋다. 이 경우, 제어 신호 지연부 200은, FCMD0~5의 각각을 서로 다른 단수만큼 지연시켜도 좋다. 예를 들어, 제어 신호 지연부 200은, 제1의 처리에 있어서 사용되는 시점에서는 서로 다른 타이밍으로 H 논리를 지시하고 있는 FCMD2 및 FCMD3의 각각을, 제2의 처리에 있어서 사용되는 시점에서는 동일한 타이밍으로 H 논리를 지시하게 하도록 어느 일방을 타방보다 긴 시간 지연시켜도 좋다.

이분 탐색부 212는, 플립플롭 500, 플립플롭 502, 플립플롭 504, AND 게이트 506, 플립플롭 510, 방향 레지스터 512, XOR 게이트 514, 플립플롭 520, 플립플롭 530, 플립플롭 540, AND 게이트 550, 플립플롭 552, 제1 탐색 블록 560, 제2 탐색 블록 570 및 OR 게이트 580을 포함한다. 플립플롭 500은, 논리 비교부 250이 출력하는 DUT 30에 대한 기입 시험에 있어서의 성공 여부의 판정 결과를 지시하는 신호 와 같은 단수가 되도록 제어 신호 지연부 200에 의하여 지연된, 공통 패턴 발생부 22가 생성한 패턴 발생 사이클의 기준이 되는 RATE 신호를, 기준 클록의 타이밍으로 보유한다. 플립플롭 502는, 논리 비교부 250이 출력하는 판정 결과를 지시하는 신호와 동일한 단수가 되도록 제어 신호 지연부 200에 의하여 지연된 FCMD5를 기준 클록의 타이밍으로 보유한다. 플립플롭 504는, 논리 비교부 250이 출력하는 판정 결과를 지시하는 신호와 동일한 단수가 되도록 제어 신호 지연부 200에 의하여 지연된 FCMD4를, 기준 클록의 타이밍으로 보유한다. AND 게이트 506은, 플립플롭 500의 출력 신호와, 플립플롭 502의 출력 신호의 반전치와, 플립플롭 504의 출력 신호와의 논리곱을 지시하는 신호를 출력한다. 여기서, AND 게이트 506이 출력하는 신호는 이분 탐색부 212가 논리 비교부 250에 의한 판정 결과에 기초하여 상술한 제2의 처리를 수행하는가 아닌가를 지시한다.

플립플롭 510은, 논리 비교부 250이 출력하는 판정 결과를 지시하는 신호를 기준 클록의 타이밍으로 보유한다. 방향 레지스터 512는, 이분 탐색부 212에 있어서의 탐색 방향을 제어하는 논리치가 미리 격납되어 있으며, 격납되어 있는 논리치를 기준 클록에 기초하여 출력한다. XOR 게이트 514는, 플립플롭 510의 출력 신호와, 방향 레지스터 512의 출력 신호와의 배타적 논리합을 나타내는 신호를 출력한다. 또한, 탐색 방향이라는 것은, 다음의 Vpgm 및 Vpass를 설정하는 부가 패턴을 지시하는 어드레스 포인터로서, 직전에 사용된 어드레스 포인터를 증가시킨 어드레스 포인터와 감소시킨 어드레스 포인터의 어느 쪽을 사용할 것인가를 지시한다. 본 도면에 도시된 이분 탐색부 212는, 논리 비교부 250으로부터 수취된 판정 결과 가 Pass를 지시하는 경우, 다음의 Vpgm 및 Vpass를 설정하는 부가 패턴을 지시하는 어드레스 포인터로서 직전에 사용된 어드레스 포인터를 감소시킨 어드레스 포인터를 산출한다. 그러나, 이분 탐색부 212는, 이에 대신하여, 논리 비교부 250으로부터 수취된 판정 결과가 Pass를 지시하고 있는 경우에, 다음의 어드레스 포인터로서 직전에 사용된 어드레스 포인터를 증가시킨 어드레스 포인터를 산출하여도 좋다. 또한, 통상, 플래시 메모리에 있어서 기입 처리를 수행한 경우에 얻을 수 있는 상태 신호는, Pass인 경우에는 L 논리를, Fail인 경우에는 H 논리를 지시한다. 그러나, 판정 결과에 있어서의 Pass 또는 Fail과, 판정 결과를 지시하는 신호의 논리치와는 DUT 30으로서 사용되는 반도체 디바이스나 트리밍 처리의 대상이 되는 설정 항목 등에 의하여 정해지며, 항상 상술한 바와 같은 대응 관계를 지시하는 것으로 한정되지 않는다. 이렇게, 탐색 방향이나 판정 결과와 당해 판정 결과를 지시하는 신호의 논리치와의 대응 관계는, 트리밍 처리의 대상인 설정 항목 등에 의하여 변화하는 경우가 있으나, 본 발명의 실시 형태에 관한 이분 탐색부 212에 의하면, 방향 레지스터 512에 격납된 논리치를 변경함으로써, 판정 결과와 XOR 게이트 514로부터 출력되는 신호를 항상 소망하는 대응 관계를 나타내도록 할 수 있다. 예를 들어, 본 실시예에 있어서는, 판정 결과가 Pass인 경우에, 판정 결과를 지시하는 신호의 논리치는 L 논리를 나타내지만, 방향 레지스터 512에 L 논리를 격납하여 둠으로써, 판정 결과가 Pass인 경우에는 이분 탐색부 212에 다음의 Vpgm 및 Vpass를 설정하는 부가 패턴을 지시하는 어드레스 포인터로서 직전에 사용된 어드레스 포인터를 감소시킨 어드레스 포인터를 산출시킬 수 있다.

플립플롭 520은, 논리 비교부 250이 출력하는 판정 결과를 지시하는 신호와 동일한 단수가 되도록 제어 신호 지연부 200에 의하여 지연된 FCMD2를 기준 클록의 타이밍으로 보유한다. 플립플롭 530은, 논리 비교부 250이 출력하는 판정 결과를 지시하는 신호와 동일한 단수가 되도록 제어 신호 지연부 200에 의하여 지연된 FCMD0 및 FCMD1을 기준 클록의 타이밍으로 보유한다. 플립플롭 540은, 논리 비교부 250이 출력하는 판정 결과를 지시하는 신호와 동일한 단수가 되도록 제어 신호 지연부 200에 의하여 지연된 FCMD3를 기준 클록의 타이밍으로 보유한다.

AND 게이트 550은, AND 게이트 506의 출력 신호와 XOR 게이트 514의 출력 신호의 논리곱을 나타내는 신호를 출력한다. 플립플롭 552는, AND 게이트 550의 출력 신호를 기준 클록의 타이밍으로 보유한다. 여기서, 플립플롭 552가 출력하는 신호는, 다음의 Vpgm 및 Vpass를 설정하는 부가 패턴을 지시하는 어드레스 포인터를 산출하는 처리에 있어서의 탐색 방향을 지시한다.

제1 탐색 블록 560은, 트리밍 처리에 있어서, Vpgm을 설정하는 부가 패턴을 지시하는 어드레스 포인터를 산출하여 출력함과 함께, 산출한 어드레스 포인터 중, 트리밍 처리의 결과인 최적의 Vpgm에 대응하는 어드레스 포인터를 격납한다. 또한, 제2 탐색 블록 570은, 트리밍 처리에 있어서, Vpass를 설정하는 부가 패턴을 지시하는 어드레스 포인터를 산출하여 출력함과 함께, 산출한 어드레스 포인터 중, 트리밍 처리의 결과인 최적의 Vpass에 대응하는 어드레스 포인터를 격납한다. 본 실시예에 있어서는, 이렇게 제1 탐색 블록 560이 Vpgm에 관한 어드레스 포인터를 산출하고, 제2 탐색 블록 570이 Vpass에 관한 어드레스 포인터를 산출하는 것으로 하여 설명하였으나, 이에 대신하여, 제1 탐색 블록 560이 Vpass에 관한 어드레스 포인터를 산출하고, 제2 탐색 블록 570이 Vpgm에 관한 어드레스 포인터를 산출하여도 좋다. 또한, 본 실시예에 있어서는, FCMD2가 H 논리를 지시하는 경우에는 이분 탐색부 212는 Vpgm에 관한 어드레스 포인터의 산출 또는 출력을 수행하고, FCMD3가 H 논리를 지시하는 경우에는 Vpass에 관한 어드레스 포인터의 산출 또는 출력을 수행하는 것으로 하여 설명하였으나, 이에 대신하여, 이분 탐색부 212는, FCMD2가 H 논리를 지시하는 경우에는 Vpass에 관한 어드레스 포인터의 산출 또는 출력을 수행하고, FCMD3가 H 논리를 지시하는 경우에는 Vpgm에 관한 어드레스 포인터의 산출 또는 출력을 수행하여도 좋다.

먼저, 제1 탐색 블록 560에 관하여 설명한다. 제1 탐색 블록 560은, AND 게이트 600, 쉬프트 레지스터 602, 플립플롭 604, 가감산기 610, 탐색 레지스터 612, 플립플롭 620, 어드레스 포인터 레지스터 디코더 622, 4개의 AND 게이트(630a, 630b, … 630c, 이하 630으로 표기), 4개의 어드레스 포인터 레지스터(640a, 640b, … 640c, 이하 640으로 표기), 어드레스 포인터 레지스터 선택기 650, AND 게이트 660 및 AND 게이트 662를 포함한다.

AND 게이트 600은, 플립플롭 520의 출력 신호와, AND 게이트 506의 출력 신호의 논리곱을 나타내는 신호를 출력한다. 여기서, AND 게이트 600이 출력하는 신호는, 다음의 Vpgm을 설정하는 부가 패턴을 지시하는 어드레스 포인터를 산출하는가 아닌가를 지시한다. 쉬프트 레지스터 602는, 이분 탐색부 212가 직전에 사용한 어드레스 포인터에 인덱스치를 가산 또는 감산함으로써 다음의 Vpgm을 설정하는 부 가 패턴을 지시하는 어드레스 포인터를 산출하는 경우의, 당해 인덱스치를 격납하여 두고, 기준 클록의 타이밍에 기초하여 당해 인덱스치를 출력한다. 또한, 도 4에 도시된 바와 같이, 이분 탐색법에 있어서, 당해 인덱스치는, 설정된 Vpgm을 변경할 때마다 1/2로 감소될 필요가 있다. 여기서, 쉬프트 레지스터 602는 AND 게이트 600의 출력 신호가 H 논리를 지시하는 경우에, 격납되어 있는 인덱스치를 1/2로 감소시킴으로써 이분 탐색부 212에 있어서의 이분 탐색을 실현한다. 플립플롭 604는, AND 게이트 600의 출력 신호를 기준 클록의 타이밍으로 보유한다.

탐색 레지스터 612는, Vpgm을 설정하는 부가 패턴을 지시하는 부가 패턴 격납부 214에 있어서의 어드레스 포인터를 격납하여 두고, 기준 클록의 타이밍에 기초하여 격납하고 있는 어드레스 포인터를, 가감산기 610, 어드레스 포인터 레지스터 640 및 AND 게이트 660으로 출력한다. 한편, 가감산기 610은, 플립플롭 552가 출력하는 신호가 H 논리를 지시하는 경우에, 탐색 레지스터 612가 출력하는 어드레스 포인터와 쉬프트 레지스터 602가 출력하는 인덱스치를 가산하여, 결과를 탐색 레지스터 612로 출력한다. 또한, 플립플롭 552가 출력하는 신호가 L 논리를 지시하는 경우에는, 가감산기 610은, 탐색 레지스터 612가 출력하는 어드레스 포인터로부터 쉬프트 레지스터 602가 출력하는 인덱스치를 감산하여 결과를 탐색 레지스터 612로 출력한다. 그리고, 탐색 레지스터 612는, 플립플롭 604가 출력하는 신호가 H 논리를 지시하는 타이밍에서, 가감산기 610이 출력한 가산 또는 감산의 결과를 새로운 어드레스 포인터로서 격납한다. 이상과 같이 하여, 탐색 레지스터 612에 격납되어 있는 어드레스 포인터는, 논리 비교부 250에 있어서의 기입 시험의 판정 결과에 기초하여 쉬프트 레지스터 602에 격납되어 있는 인덱스치만큼 가산 또는 감산되어 갱신된다. 이에 의하여, 이분 탐색부 212에 있어서의 어드레스 포인터의 이분 탐색이 실현된다.

플립플롭 620은, 플립플롭 530이 출력하는 신호를 기준 클록의 타이밍으로 보유한다. 어드레스 포인터 레지스터 디코더 622는, 플립플롭 620으로부터 수취된 FCMD0 및 FCMD1을 디코드한다. 여기서, FCMD0 및 FCMD1은 탐색 레지스터 612에 격납되어 있는 어드레스 포인터의 값이 어드레스 포인터 레지스터 640의 어느 것에 격납되는가를 지시하고 있다. 예를 들어, FCMD1을 상위 비트로 하고, FCMD0를 하위 비트로 하는 2비트의 값에 기초하여, 어드레스 포인터의 값을 격납하여야 할 어드레스 포인터 레지스터 640이 선택되어도 좋다. 구체적으로는, FCMD1이 L 논리를 지시함과 함께 FCMD0가 L 논리를 지시하는 경우에는, 어드레스 포인터 레지스터 640a가 선택되고, 또한 FCMD1이 L 논리를 지시함과 함께 FCMD0가 H 논리를 지시하는 경우에는 어드레스 포인터 레지스터 640b가 선택되어도 좋다. 그리고, 어드레스 포인터 레지스터 디코더 622는, 어드레스 포인터 레지스터 640의 각각에 대응하여 설치되어 있는 AND 게이트 630의 각각에 디코드 결과를 지시하는 신호를 출력한다. 여기서, 디코드 결과를 지시하는 신호라는 것은, FCMD0 및 FCMD1에 의하여 지시된 어드레스 포인터 레지스터 640에 관하여는 H 논리를, 다른 어드레스 포인터 레지스터 640에 관하여는 L 논리를 지시하는 신호이다.

AND 게이트 630의 각각은, 어드레스 포인터 레지스터 640의 각각에 대응하여 설계되며, 플립플롭 604의 출력 신호와, 플립플롭 552의 출력 신호와, 어드레스 포 인터 레지스터 디코더 622의 출력 신호의 논리곱을 나타내는 신호를 출력한다. 여기서, 각각의 AND 게이트 630이 출력하는 신호는, Vpgm의 트리밍 처리에 있어서, 논리 비교부 250에 의한 기입 시험의 판정 결과가 Pass를 지시하며, 또한 FCMD0 및 FCMD1에 의하여 대응하는 어드레스 포인터 레지스터 640이 선택되어 있는 경우에, H 논리를 나타낸다. 어드레스 포인터 레지스터 640의 각각은, 대응하는 AND 게이트 630이 출력하는 신호가 H 논리를 나타내는 경우에, 탐색 레지스터 612가 출력하는 어드레스 포인터를 격납한다. 여기서 AND 게이트 630이 출력하는 신호는 논리 비교부 250에 있어서의 판정 결과가 Pass를 나타내는 경우에만 H 논리를 나타내므로, 어드레스 포인터 레지스터 640은, 판정 결과가 Pass였던 Vpgm에 대응하는 부가 패턴을 지시하는 어드레스 포인터 중, 최근에 사용된 어드레스 포인터를 격납하고 있다. 즉, 어드레스 포인터 레지스터 640은, 트리밍 처리가 종료된 시점에 있어서 최적의 Vpgm에 대응하는 부가 패턴을 지시하는 어드레스 포인터를 격납하고 있다.

또한, 어드레스 포인터 레지스터 640은, 어드레스 포인터의 사이즈보다도 1비트만큼 큰 사이즈의 데이터를 격납할 수 있도록 만들어져 있으며, 당해 1비트의 영역, 예를 들면 MSB는, 트리밍 처리가 종료한 시점에 있어서 최적의 Vpgm에 대응하는 부가 패턴을 지시하는 어드레스 포인터가 검출되었는지 아닌지를 지시하는 정보가 격납되어 있다. 예를 들면, 트리밍 처리의 개시시 등의 초기화 단계에 있어서, 어드레스 포인터 레지스터 640 내의 MSB가 0으로 초기화되었다고 하자. 여기서, 어떤 Vpgm에 관하여 논리 비교부 250에 있어서의 판정 결과가 Pass를 나타내고, 어드레스 포인터 레지스터 640에 어드레스 포인터가 격납된 경우에, 당해 MSB 가 1로 세트 된다. 이 경우, 트리밍 처리가 종료된 시점에 있어서 MSB가 0이라는 것은, 모든 Vpgm에 관한 판정 결과가 Fail이며, 최적인 Vpgm에 대응되는 부가 패턴을 지시하는 어드레스 포인터가 검출되지 않았다는 것을 나타낸다.

또한, 어드레스 포인터 레지스터 640의 각각은 기준 클록의 타이밍에 기초하여 격납되어 있는 어드레스 포인터를 출력한다. 어드레스 포인터 레지스터 선택기 650은 4개의 어드레스 포인터 레지스터 640의 각각으로부터 출력된 어드레스 포인터 중, 플립플롭 402로부터 수취한 FCMD0 및 FCMD1에 의하여 지시된 어드레스 포인터 레지스터 640으로부터 출력된 어드레스 포인터를 선택하고, 선택한 어드레스 포인터를 AND 게이트 662로 출력한다.

AND 게이트 660은, 탐색 레지스터 612의 출력 신호와, 플립플롭 412로부터 수취한 FCMD2와, 플립플롭 432로부터 수취한 FCMD4와의 논리곱을 나타내는 신호를, OR 게이트 580으로 출력한다. 또한, AND 게이트 662는, 어드레스 포인터 레지스터 선택기 650으로부터 수취한 어드레스 포인터와, 플립플롭 412로부터 수취한 FCMD2와, 플립플롭 432로부터 수취한 FCMD4의 반전치의 논리곱을 나타내는 신호를 OR 게이트 580으로 출력한다. 즉, FCMD2가 H 논리를 나타내고 있으며, 제1 탐색 블록 560이 선택되어 있는 경우, 즉 Vpgm을 설정하는 부가 패턴을 지시하는 어드레스 포인터가 부가 패턴 격납부 214에 출력된 경우에 있어서, FCMD4는 출력된 어드레스 포인터가 탐색 레지스터 612와 어드레스 포인터 레지스터 640의 어느 것으로부터 독출될 것인가를 지시한다.

다음으로, 제2 탐색 블록 570에 관하여 설명한다. 제2 탐색 블록 570은 AND 게이트 700, 쉬프트 레지스터 702, 플립플롭 704, 가감산기 710, 탐색 레지스터 712, 플립플롭 720, 어드레스 포인터 레지스터 디코더 722, 4개의 AND 게이트(730a, 730b, … 730c, 이하 730으로 표기), 4개의 어드레스 포인터 레지스터(740a, 740b, … 740c, 이하 740으로 표기), 어드레스 포인터 레지스터 선택기 750, AND 게이트 760 및 AND 게이트 762를 포함한다. 여기서 제2 탐색 블록 570에 포함된 부재의 각각은, 대응하는 제1 탐색 블록 560에 포함된 부재의 각각과 실질적으로 동일한 기능을 가지므로, 상위점을 제외하고는 설명을 생략한다. 또한, 제1 탐색 블록 560은 FCMD2가 H 논리를 나타내는 경우에, Vpgm에 관한 어드레스 포인터의 산출, 격납 및 출력을 수행하지만, 이에 대하여, 제2 탐색 블록 570은, FCMD3가 H 논리를 나타내는 경우에, Vpass에 관한 어드레스 포인터의 산출, 격납 및 출력을 수행한다. 또한, 대응하는 부재라 함은, 구체적으로는, AND 게이트 600 및 700과, 쉬프트 레지스터 602 및 702와, 플립플롭 604 및 704와, 가감산기 610 및 710과, 탐색 레지스터 612 및 712와, 플립플롭 620 및 720과, 어드레스 포인터 레지스터 디코더 622 및 722와, AND 게이트 630 및 730과, 어드레스 포인터 레지스터 640 및 740과, 어드레스 포인터 레지스터 선택기 650 및 750과, AND 게이트 660 및 760과, AND 게이트 662 및 762의 각각이다.

AND 게이트 700은, 플립플롭 540의 출력 신호와, AND 게이트 506의 출력 신호와의 논리곱을 나타내는 신호를 출력한다. 여기서, AND 게이트 600이 출력하는 신호는 다음의 Vpass를 설정하는 부가 패턴을 지시하는 어드레스 포인터를 산출하는가 아닌가를 지시한다. AND 게이트 760은, 탐색 레지스터 712의 출력 신호와, 플립플롭 422로부터 수취한 FCMD3과, 플립플롭 432로부터 수취한 FCMD4와의 논리곱을 나타내는 신호를 OR 게이트 580으로 출력한다. 또한 AND 게이트 762는, 어드레스 포인터 레지스터 선택기 750으로부터 수취한 어드레스 포인터와, 플립플롭 422로부터 수취한 FCMD3과, 플립플롭 432로부터 수취한 FCMD4의 반전치와의 논리곱을 나타내는 신호를 OR 게이트 580으로 출력한다. 즉, FCMD3이 H 논리를 나타내고 있으며, 제2 탐색 블록 570이 선택되어 있는 경우, 즉 Vpass를 설정하는 부가 패턴을 지시하는 어드레스 포인터가 부가 패턴 격납부 214로 출력되는 경우에 있어서, FCMD4는 출력된 어드레스 포인터가 탐색 레지스터 712와 어드레스 포인터 레지스터 740의 어느 것으로부터 독출되는가를 지시한다.

OR 게이트 580은, AND 게이트 660의 출력 신호와, AND 게이트 662의 출력 신호와, AND 게이트 760의 출력 신호와, AND 게이트 762의 출력 신호의 논리합을 나타내는 신호를 부가 패턴 격납부 214로 출력한다. 즉, OR 게이트 580은, FCMD2가 H 논리를 나타내는 경우에는 제1 탐색 블록 560이 출력하는 Vpgm을 설정하는 부가 패턴을 지시하는 어드레스 포인터를, 또한 FCMD3가 H 논리를 나타내는 경우에는 제2 탐색 블록 570이 출력하는 Vpass를 설정하는 부가 패턴을 지시하는 어드레스 포인터를 부가 패턴 격납부 214로 출력한다.

부가 패턴 격납부 214는, OR 게이트 580으로부터 수취한 어드레스 포인터에 의하여 지시되는 부가 패턴을 독출하여 멀티플렉서 216으로 출력한다. 멀티플렉서 216은, 플립플롭 444로부터 수취한 FCMD5가 L 논리를 나타내는 경우에는 공통 패턴 발생부가 생성한 공통 패턴을, 또한 FCMD5가 H 논리를 나타내는 경우에는 부가 패 턴 격납부 214로부터 수취한 부가 패턴을 선택하고, 선택한 패턴을 나타내는 신호를 파형 성형부 218로 출력하여, 당해 선택된 패턴에 기초한 시험 신호를 드라이버 220에 의하여 DUT 30으로 제공하게 한다.

또한, FCMD0 및 FCMD1에 의하여 선택된 어드레스 포인터 레지스터 640 또는 740은, Vpgm이나 Vpass에 한정되지 않는 복수의 설정 항목에 관하여 연속하여 트리밍 처리를 수행하는 경우에, 각각의 트리밍 처리의 결과를 격납하는 레지스터로서 사용되어도 좋다. 또한, 방향 레지스터 512, 쉬프트 레지스터 602 및 702, 탐색 레지스터 612 및 712, 복수의 어드레스 포인터 레지스터 640 및 740의 각각은 격납되어 있는 데이터를 외부로부터 읽고 쓰기 가능하게 만들어져 있으며, 트리밍 처리의 초기화 단계 등에 있어서, 예를 들면 Vpgm이나 Vpass 등의 트리밍 처리의 대상이 되는 설정 항목에 따라 미리 정해진 초기치가 각각의 레지스터에 격납되어도 좋다. 예를 들면, 방향 레지스터 512에는 L 논리가 격납되고, 쉬프트 레지스터 602 및 702에는 #4가 격납되며, 탐색 레지스터 612 및 712에는, 도 3에 도시된 X=7에 대응되는 Vpgm 및 Vpass의 설정치를 지시하는 어드레스 포인터가 격납되며, 또한 어드레스 포인터 레지스터 640 및 740의 각각에는 #0이 격납되어 있어도 좋다.

또한, 이분 탐색부 212의 구성은, 본 도면에 도시된 구성에 한정되지 않으며, 본 도면에 도시된 구성에 다양한 변경을 추가한 구성이어도 좋다. 예를 들어, 방향 레지스터 512는, 테스트 보드 26마다, 즉 DUT 30마다 설치되어 있지 않아도 좋으며, 복수의 DUT 30에 대하여 공통으로 설치되어도 좋다. 또한, 쉬프트 레지스터 602 또는 702는, 제1 탐색 블록 560 및 제2 탐색 블록 570의 각각에 설치되어 있지 않아도 좋으며, 이분 탐색부 212에 하나만 설치되어 있어도 좋다. 나아가, 쉬프트 레지스터 602 또는 702는, 테스트 보드마다, 즉 DUT 30마다 설치되어 있지 않아도 좋으며, 복수의 DUT 30에 대하여 공통으로 설치되어 있어도 좋다. 또한, 본 실시예에 있어서, 이분 탐색부 212는, 제1 탐색 블록 560 및 제2 탐색 블록 570이라는 두 개의 탐색 블록을 포함하고 있는 것으로 하여 설명하였으나, 제1 탐색 블록 560만, 또는 더욱 많은 제1 탐색 블록 560 및 제2 탐색 블록 570 등과 동등한 탐색 블록을 포함하고 있어도 좋다. 나아가, 제1 탐색 블록 560이나, 제2 탐색 블록 570은, 임의의 개수의 어드레스 포인터 레지스터 640 또는 740을 포함하고 있어도 좋다. 또한, 이들의 변형례의 각각에 있어서는, FCMD0~5 등의 제어 신호에 관하여도, 당해 변형례에 관한 구성에 기초하여 변경될 필요가 있다는 것은 명백하다.

본 발명의 실시 형태에 관한 시험 장치 20에 의하면, 최적인 기입 전압 Vpgm 및 통과 전압 Vpass를 이분 탐색법을 이용하여 검출할 수 있으므로, 예를 들면 전압치가 낮은 순서로 시퀀셜하게 설정하여 최적의 Vpgm 및 Vpass를 검출하는 경우에 비하여 더욱 짧은 시간에 트리밍 처리를 완료할 수 있다.

도 6은, 본 발명의 실시 형태에 관한 시험 장치 20에 있어서의 처리의 흐름의 일예를 도시한 흐름도이다. 먼저, 이분 탐색부 212는, 도 5에 도시된 방향 레지스터 512, 쉬프트 레지스터 602 및 702, 탐색 레지스터 612 및 712, 복수의 어드레스 포인터 레지스터 640 및 740의 각각에 미리 정해진 초기치를 격납함으로써 트리밍 처리의 초기화를 수행한다(S1000).

이어서, 시험 장치 20은, DUT 30에 자동 블록 소거 명령(auto block erase command)을 공급함으로써, 기입 시험을 수행할 블록의 데이터를 소거한다(S1010). 이어서, 시험 장치 20은, DUT 30에 상태 판독 명령을 공급함으로써 데이터의 소거의 성공 여부를 지시하는 상태 신호를 취득한다(S1020). 이어서, 시험 장치 20은, 취득한 상태 신호가 Pass를 나타내는가 아닌가를 판정한다(S1030). 여기서, 상태가 Fail을 나타내고 있는 경우(S1030:No), 시험 장치 20은, 당해 DUT 30이 불량이라고 판정하고 시험을 종료한다.

한편, 상태가 Pass를 나타내고 있는 경우(S1030:Yes), 개별 패턴 부가부 210은, 이분 탐색부 212가 출력하는 어드레스 포인터에 기초하여, DUT 30에 있어서의 Vpgm 및 Vpass를 설정하는 부가 패턴을 부가 패턴 격납부 214로부터 독출한다(S1040). 이어서, 개별 패턴 부가부 210은, 부가 패턴 격납부 214로부터 독출한 부가 패턴에 기초한 시험 신호를 DUT 30에 공급한다(S1050). 이어서, 시험 장치 20은, DUT 30에 자동 프로그램 명령(auto program command)을 공급함으로써, S1010에서 데이터를 소거했던 블록에 대하여 데이터를 기입한다(S1060). 이어서, 시험 장치 20은, DUT 30에 상태 판독 명령을 공급함으로써, 데이터의 기입의 성공 여부를 나타내는 상태 신호를 취득한다(S1070). 이어서, 개별 패턴 부가부 210은, 먼저 산출된 어드레스 포인터를 어드레스 포인터 레지스터 640 및 740에 격납함과 함께, 취득된 상태 신호에 기초하여 다음에 Vpgm 및 Vpass를 설정하는 경우에 사용되어야 할 부가 패턴을 지시하는 어드레스 포인터를 이분 탐색법을 이용하여 산출한다(S1080).

이어서, 개별 패턴 부가부 210은, 이분 탐색부 212에 있어서 이분 탐색을 수행한 회수, 즉 DUT 30에 대하여 Vpgm 및 Vpass를 설정한 회수가 미리 정해진 규정 회수, 예를 들면 4회에 도달하였는지 아닌지를 판정한다(S1090). 여기서, Vpgm 및 Vpass를 설정한 회수가 규정 회수에 도달하지 않았다고 판정된 경우(S1090:No), 시험 장치 20은 처리를 S1010으로 되돌리고 다시 DUT 30의 블록의 데이터를 소거한다.

한편, Vpgm 및 Vpass를 설정한 회수가 규정 회수에 도달하였다고 판정된 경우(S1090:Yes), 시험 장치 20은 어드레스 포인터가 격납되어 있는 어드레스 포인터 레지스터 640 및 740의 각각에 있어서의 MSB가 H 논리인가 아닌가에 의하여 트리밍 처리가 정상적으로 종료되었는가 아닌가를 판정한다(S1100). 여기서, 어드레스 포인터 레지스터 640 및 740의 각각에 있어서의 MSB가 L 논리이며, 트리밍 처리에 있어서 어느 Vpgm 및 Vpass를 설정한 경우에 있어서도 데이터의 기입이 정상적으로 수행되지 않았던 경우(S1100:No), 시험 장치 20은 DUT 30을 불량이라고 판정하고 시험을 종료한다. 한편, 어드레스 포인터 레지스터 640 및 740의 각각에 있어서 MSB가 H 논리이며, 트리밍 처리가 정상적으로 종료되었다고 판정된 경우(S1100:Yes), 시험 장치 20은 어드레스 포인터 레지스터 640 및 740에 격납되어 있는 최적의 Vpgm 및 Vpass에 대응하는 부가 패턴의 어드레스 포인터를 취득한다(S1110). 여기서, 시험 장치 20은 DUT 30에 있어서의 Vpgm 및 Vpass를 트리밍 처리에 있어서 검출된 최적의 값으로 설정하도록, 어드레스 포인터 레지스터 640 및 740에 격납되어 있는 어드레스 포인터에 기초하여 최적인 Vpgm 및 Vpass를 설정 하는 부가 패턴을 독출하고, 당해 부가 패턴에 기초한 신호를 DUT 30으로 공급한다.

도 1로부터 도 6에 걸쳐, 시험 장치 20은 DUT 30에 관한 기입 전압 Vpgm 및 통과 전압 Vpass를 설정하고, 기입 시험에 있어서의 성공 여부의 판정 결과에 기초하여 최적의 Vpgm 및 Vpass의 설정치를 검출하는 트리밍 처리를 수행한다고 설명하였다. 그러나, 시험 장치 20에 있어서의 트리밍 처리는, 도 1 내지 도 6에 도시된 내용에 한정되지 않으며, DUT 30이 출력하는 결과 신호와 기대치에 기초한 기입 시험 등에 있어서의 성공 여부의 판정 결과에 따라 설정치를 변경할 수 있는 다른 설정 항목에 관한 트리밍 처리이어도 좋다. 도 7 및 도 8에 있어서는, 이러한 다른 설정 항목에 관한 트리밍 시험의 예에 관하여 설명한다.

도 7은, 본 발명의 실시 형태에 관한 시험 장치 20에 의한 트리밍 처리의 다른 예를 도시한다. 본 실시예에 있어서, 시험 장치 20은, DUT 30으로부터 출력된 결과 신호의 출력 타이밍에 관한 최적의 설정치를 검출한다. 구체적으로는, 시험 장치 20은, 결과 신호가 H 논리 등의 소정의 논리치를 나타내어야 할 타이밍에서, 결과 신호를 기준 전압과 비교하는 타이밍을 나타내는 스트로브 신호를 고정시키면서, 결과 신호와 기준 전압과의 비교 결과가 기대치와 일치하는가 아닌가를 판정하는 시험을 수행한다. 그리고, 시험 장치 20은 당해 시험에 있어서의 판정 결과에 기초하여 출력 타이밍의 설정치를 변경하면서 최적인 출력 타이밍의 설정치를 검출한다.

본 실시예에 있어서, 부가 패턴 격납부 214는, DUT 30으로부터 출력된 결과 신호에 있어서의 복수의 출력 타이밍의 각각을 설정하는 부가 패턴을 미리 격납하고 있다. 구체적으로는, 부가 패턴 격납부 214는, 복수의 출력 타이밍의 각각을 설정하는 부가 패턴을 출력 타이밍이 빨라지는 순서 또는 느려지는 순서로 격납하고 있다.

그리고, 개별 패턴 부가부 210은, 결과 신호의 출력 타이밍을 설정하는 부가 패턴을 부가 패턴 격납부 214에 격납되어 있는 복수의 부가 패턴으로부터 선택하여 독출하고 DUT 30에 공급한다. 구체적으로는, 개별 패턴 부가부 210은, 결과 신호와 기준 전압과의 비교 결과가 기대치와 일치하는 가장 빠른 출력 타이밍을 설정하는 부가 패턴을, 부가 패턴 격납부 214에 격납되어 있는 복수의 부가 패턴으로부터 이분 탐색법을 이용하여 선택하여 독출하고, DUT 30에 공급한다. 더욱 구체적으로는, 이분 탐색부 212가, 비교 결과가 기대치와 일치하는가 아닌가에 기초하여 부가 패턴 격납부 214에 있어서의 어드레스 포인터를 이분 탐색해 가면서 순차적으로 산출하여, 당해 어드레스 포인터에 의하여 지시된 부가 패턴에 기초한 시험 신호를 드라이버 220에 의하여 DUT 30에 제공하게 한다. 그리고, 이분 탐색부 212는, 미리 정해진 규정 회수만큼 어드레스 포인터의 산출을 수행함으로써, 결과 신호와 기준 전압과의 비교 결과가 기대치와 일치하는 가장 빠른 출력 타이밍을 설정하는 부가 패턴을 지시하는 어드레스 포인터를, 최적의 출력 타이밍을 설정하는 부가 패턴을 지시하는 어드레스 포인터로서 격납한다. 이렇게 하여 결과 신호의 출력 타이밍에 관한 트리밍 처리를 수행할 수 있다.

본 발명의 실시 형태에 관한 시험 장치 20에 의하면, 결과 신호에 있어서의 최적의 출력 타이밍을 검출하는 트리밍 처리를 수행하는 경우에 있어서, 개개의 DUT 30에 있어서의 시험 결과에 기초하여 당해 DUT 30에 개별적인 부가 패턴을 공급 패턴에 부가하여 당해 DUT 30에 제공함으로써, 당해 DUT 30에 관한 출력 타이밍을 변경하면서 트리밍 처리를 수행할 수 있다. 이에 의하여, 동작 특성이 서로 다른 복수의 DUT 30을 사용하고 있는 경우에도, 각각의 DUT 30에 있어서의 최적인 출력 타이밍을 시험 패턴을 중단시키는 일 없이 검출할 수 있으므로, 짧은 시간에 트리밍 처리를 완료할 수 있다.

또한, 결과 신호에 있어서의 최적인 출력 타이밍을, 이분 탐색법을 이용하여 검출할 수 있으므로, 예를 들면 출력 타이밍이 빠른 순서로 시퀀셜하게 설정하여 최적인 출력 타이밍을 검출하는 경우에 비하여, 보다 짧은 시간에 트리밍 처리를 완료할 수 있다.

도 8은, 본 발명의 실시 형태에 관한 시험 장치 20에 의한 트리밍 처리의 또 다른 예를 도시한다. 본 실시예에 있어서, 시험 장치 20은 DUT 30으로부터 출력되는 결과 신호의 출력 전압에 관한 최적의 설정치를 검출하는 트리밍 처리를 수행한다. 구체적으로는, 시험 장치 20은 결과 신호가 L 논리 등의 소정의 논리치를 나타내어야 할 타이밍에, 결과 신호를 기준 전압과 비교하는 스트로브 신호를 고정시키면서, 결과 신호와 기준 전압과의 비교 결과가 기대치와 일치하는가 아닌가를 판정하는 시험을 수행한다. 그리고, 시험 장치 20은 당해 시험에 관한 판정 결과에 기초하여 출력 전압의 설정치를 변경하면서 최적인 출력 전압의 설정치를 검출한다.

본 실시예에 있어서, 부가 패턴 격납부 214는, DUT 30으로부터 출력된 결과 신호에 있어서의 복수의 출력 전압의 각각을 설정하는 부가 패턴을 미리 격납하고 있다. 구체적으로는, 부가 패턴 격납부 214는 복수의 출력 전압의 각각을 설정하는 부가 패턴을 출력 전압이 증가하는 순서 또는 감소하는 순서대로 격납하고 있다.

그리고, 개별 패턴 부가부 210은, 결과 신호의 출력 전압을 설정하는 부가 패턴을 부가 패턴 격납부 214에 격납되어 있는 복수의 부가 패턴으로부터 선택하여 독출하고 DUT 30에 공급한다. 구체적으로는, 개별 패턴 부가부 210은, 결과 신호와 기준 전압과의 비교 결과가 기대치와 일치하는 가장 낮은 출력 전압을 설정하는 부가 패턴을, 부가 패턴 격납부 214에 격납되어 있는 복수의 부가 패턴으로부터 이분 탐색법을 이용하여 선택하여 독출하고 DUT 30에 공급한다. 더욱 구체적으로는, 이분 탐색부 212가, 비교 결과가 기대치와 일치하는가 아닌가에 기초하여, 부가 패턴 격납부 214에 있어서의 어드레스 포인터를 이분 탐색하면서 순차적으로 산출하여, 당해 어드레스 포인터에 의하여 지시되는 부가 패턴에 기초한 시험 신호를 드라이버 220에 의하여 DUT 30에 공급하게 한다. 그리고, 이분 탐색부 212는, 미리 정해진 규정 회수만큼 어드레스 포인터의 산출을 수행함으로써, 결과 신호와 기준 전압과의 비교 결과가 기대치와 일치하는 가장 낮은 출력 전압을 설정하는 부가 패턴을 지시하는 어드레스 포인터를, 최적인 출력 전압을 설정하는 부가 패턴을 지시하는 어드레스 포인터로서 격납한다. 이렇게 하여, 결과 신호의 출력 전압에 관한 트리밍 처리를 수행할 수 있다.

본 발명의 실시 형태에 관한 시험 장치 20에 의하면, 결과 신호에 있어서의 최적인 출력 전압을 검출하는 트리밍 처리를 수행하는 경우에 있어서, 개개의 DUT 30에 있어서의 시험 결과에 기초하여, 당해 DUT 30에 개별적인 부가 패턴을 공통 패턴에 부가하여 당해 DUT 30에 제공함으로써, 당해 DUT 30에 관한 출력 전압을 변경하면서 트리밍 처리를 수행할 수 있다. 이에 의하여, 동작 특성이 서로 다른 복수의 DUT 30을 사용하는 경우에도, 각각의 DUT 30에 관한 최적의 출력 전압을 시험 패턴을 중단하는 일 없이 검출할 수 있으므로, 짧은 시간에 트리밍 처리를 완료할 수 있다.

또한, 결과 신호에 있어서의 최적인 출력 전압을 이분 탐색법을 이용하여 검출할 수 있으므로, 예를 들어 출력 전압이 낮은 순서로 시퀀셜하게 설정하여 최적인 출력 전압을 검출하는 경우에 비하여, 보다 짧은 시간에 트리밍 처리를 완료할 수 있다.

이상, 본 발명을 실시 형태를 이용하여 설명하였으나, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위로 한정되지는 않는다. 상기 실시 형태에, 다양한 변경 또는 개량을 추가할 수 있다는 것이 당업자에게 명백하다. 이러한 변경 또는 개량을 추가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이, 청구의 범위의 기재로부터 명확하다.

본 발명에 의하면, 복수의 피시험 디바이스를 병행하여 시험하는 경우에도 시험 패턴의 공급을 정지시키는 일 없이 각각의 피시험 디바이스에 개별적인 시험 패턴을 공급하여 시험을 수행하는 시험 장치를 제공할 수 있다.

Claims (8)

1. 복수의 피시험 디바이스를 시험하는 시험 장치에 있어서,

   상기 복수의 피시험 디바이스에 공통인 시험 신호의 패턴인 공통 패턴을 발생시키는 공통 패턴 발생부와,

   상기 복수의 피시험 디바이스의 각각에 대응되어 설치되며, 상기 공통 패턴에 기초한 시험 신호에 응답하여 당해 피시험 디바이스로부터 출력되는 결과 신호와 기준 전압의 비교 결과가 기대치와 일치하는가 아닌가를 판정하는 논리 비교부와,

   상기 비교 결과가 상기 기대치와 일치하는 경우 및 일치하지 않는 경우의 각각에 있어서, 상기 공통 패턴에 부가하여야 할 부가 패턴을 미리 격납하고 있는 부가 패턴 격납부와,

   상기 복수의 피시험 디바이스의 각각에 대응되어 설치되며, 당해 피시험 디바이스에 관한 상기 비교 결과가 상기 기대치와 일치하는가 아닌가에 기초하여, 상기 부가 패턴 격납부로부터 당해 피시험 디바이스에 개별적인 상기 부가 패턴을 독출하고, 상기 공통 패턴에 부가하여 상기 피시험 디바이스에 제공하는 개별 패턴 부가부

   를 포함하는 시험 장치.
2. 제1항에 있어서,

   상기 피시험 디바이스는, 데이터 신호선 상에 직렬로 접속된 복수의 메모리 셀을 포함하며, 당해 복수의 메모리 셀 중에서, 데이터의 기입을 수행하여야 할 메모리 셀에 대하여 기입 전압을 제공함과 함께, 다른 상기 메모리 셀에 대하여 상기 데이터를 나타내는 데이터 신호를 통과시키는 통과 전압을 제공함으로써, 당해 기입을 수행하여야 할 메모리 셀에 상기 데이터를 기입하고,

   상기 부가 패턴 격납부는, 복수의 상기 기입 전압 및 복수의 상기 통과 전압의 각각을 설정하는 상기 부가 패턴을 미리 격납하여 두고,

   상기 개별 패턴 부가부의 각각은 상기 기입 전압 및 상기 통과 전압을 설정하는 상기 부가 패턴을, 상기 부가 패턴 격납부에 격납되어 있는 복수의 상기 부가 패턴으로부터 선택하여 독출하고, 대응되는 상기 피시험 디바이스에 제공하는

   시험 장치.
3. 제2항에 있어서,

   상기 부가 패턴 격납부는, 상기 복수의 기입 전압 및 상기 복수의 통과 전압의 각각을 설정하는 상기 부가 패턴을, 상기 기입 전압 또는 상기 통과 전압이 증가하는 순서 또는 감소하는 순서대로 격납하여 두고,

   상기 개별 패턴 부가부의 각각은, 상기 비교 결과가 상기 기대치와 일치하는 최소의 상기 기입 전압 및 상기 통과 전압을 설정하는 상기 부가 패턴을, 상기 부가 패턴 격납부에 격납되어 있는 상기 복수의 부가 패턴으로부터 이분 탐색법을 이용하여 선택하여 독출하고 대응되는 상기 피시험 디바이스에 제공하는

   시험 장치.
4. 제1항에 있어서,

   상기 부가 패턴 격납부는, 상기 피시험 디바이스로부터 출력되는 상기 결과 신호에 있어서의 복수의 출력 타이밍의 각각을 설정하는 상기 부가 패턴을 미리 격납하여 두고,

   상기 개별 패턴 부가부의 각각은, 상기 출력 타이밍을 설정하는 상기 부가 패턴을 상기 부가 패턴 격납부에 격납되어 있는 복수의 상기 부가 패턴으로부터 선택하여 독출하고, 대응되는 상기 피시험 디바이스에 제공하는

   시험 장치.
5. 제4항에 있어서,

   상기 부가 패턴 격납부는, 상기 복수의 출력 타이밍의 각각을 설정하는 상기 부가 패턴을 상기 출력 타이밍이 빨라지는 순서 또는 느려지는 순서대로 격납하여 두고,

   상기 개별 패턴 부가부의 각각은, 상기 비교 결과가 상기 기대치와 일치하는 가장 빠른 상기 출력 타이밍을 설정하는 상기 부가 패턴을, 상기 부가 패턴 격납부에 격납되어 있는 상기 복수의 부가 패턴으로부터 이분 탐색법을 이용하여 선택하여 독출하고, 대응되는 상기 피시험 디바이스에 제공하는

   시험 장치.
6. 제1항에 있어서,

   상기 부가 패턴 격납부는, 상기 피시험 디바이스로부터 출력되는 상기 결과 신호에 있어서의 복수의 출력 전압의 각각을 설정하는 상기 부가 패턴을 미리 격납하여 두고,

   상기 개별 패턴 부가부의 각각은, 상기 출력 전압을 설정하는 상기 부가 패턴을, 상기 부가 패턴 격납부에 격납되어 있는 복수의 상기 부가 패턴으로부터 선택하여 독출하고, 대응되는 상기 피시험 디바이스에 제공하는

   시험 장치.
7. 제6항에 있어서,

   상기 부가 패턴 격납부는, 상기 복수의 출력 전압의 각각을 설정하는 상기 부가 패턴을, 상기 출력 전압이 증가하는 순서 또는 감소하는 순서대로 격납하여 두고,

   상기 개별 패턴 부가부의 각각은, 상기 비교 결과가 상기 기대치와 일치하는 가장 낮은 상기 출력 전압을 설정하는 상기 부가 패턴을, 상기 부가 패턴 격납부에 격납되어 있는 상기 복수의 부가 패턴으로부터 이분 탐색법을 이용하여 선택하여 독출하고, 대응되는 상기 피시험 디바이스에 제공하는

   시험 장치.
8. 복수의 피시험 디바이스를 시험하는 시험 방법에 있어서,

   상기 복수의 피시험 디바이스에 공통인 시험 신호의 패턴인 공통 패턴을 발생시키는 공통 패턴 발생 단계와,

   상기 복수의 피시험 디바이스의 각각에 있어서, 상기 공통 패턴에 기초한 시험 신호에 응답하여 당해 피시험 디바이스로부터 출력되는 결과 신호와 기준 전압의 비교 결과가 기대치와 일치하는가 아닌가를 판정하는 논리 비교 단계와,

   부가 패턴 격납부가, 상기 비교 결과가 상기 기대치와 일치하는 경우 및 일치하지 않는 경우의 각각에 있어서, 상기 공통 패턴에 부가하여야 할 부가 패턴을 미리 격납하고 있는 부가 패턴 격납 단계와,

   상기 복수의 피시험 디바이스의 각각에 있어서, 당해 피시험 디바이스에 관한 상기 비교 결과가 상기 기대치와 일치하는가 아닌가에 기초하여, 상기 부가 패턴 격납부로부터 당해 피시험 디바이스에 개별적인 상기 부가 패턴을 독출하고, 상 기 공통 패턴에 부가하여 상기 피시험 디바이스에 제공하는 개별 패턴 부가 단계

   를 포함하는 시험 방법.

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