KR20070050426A - 프로그램 시간 제어를 하는 비-휘발성 메모리 시스템 - Google Patents

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Abstract

비-휘발성 메모리 시스템(20)에서, 메모리 셀의 프로그램을 위해 전하 펌프에 의해 제공된 전압 펌프 펄스가 기준 전압에 상응하지 않는다고 발견될 때, 전압 펌프 펄스의 프로그래밍 시간 기간이 프로그램의 사이클의 끝까지 실제로 불변인 채로 남아 있는 값으로 조절된다. 이런 방식으로, 임계 전압 분배의 확장이 일어나지 않거나 감소하도록, 프로그래밍 펄스의 효과적인 프로그래밍 시간 기간에서의 변동이 프로그래밍 사이클의 나머지에 대해 금지된다.이러한 특징은 개선된 성능을 위해 프로그래밍 펄스에 대해 나타나도록 짧은 프로그래밍 시간 기간을 허용하는 반면에, 상기 전하 펌프가 그것이 늦고/거나 약하도록 하는 조건하에 동작할 때 늘어난 프로그램 시간 기간의 유연성을 허용한다.
전하 펌프, 프로그램 시간 제어, 전압 펌프 펄스, 플랙 프로그램

Description

프로그램 시간 제어를 하는 비-휘발성 메모리 시스템{Non-volatile memory system with program time control}
본 발명은 일반적으로 비-휘발성 메모리 시스템에 관한 것으로, 특히 프로그램 시간 제어를 하는 비-휘발성 메모리시스템에 관한 것이다.
비-휘발성 메모리의 메모리 셀(memory cell) 또는 전하 저장 소자(charge storage elements)(여기서 두 개 용어가 교환 가능하게 사용됨)가 통상적으로 한번에 병렬로 프로그램된 일부의 혹은 완전한 열(row)의 셀이다. 상기 열에서 선택된 셀의 각각의 임계 전압이 하나의 프로그래밍 사이클에서 설정 전압 범위 내의 값으로 프로그램될 때까지, 프로그래밍 전압 펄스가 메모리 셀의 선택된 열로 인가된다. 각각의 프로그래밍 사이클 동안에, 프로그래밍 전압 펄스의 시간 시퀀스(sequence)가 설정 시간 간격으로 인가되고 이러한 것이 주기적인 시간 간격(interval)으로, 상기 시퀀스에서 바로 선행하는 프로그래밍 펄스의 진폭과 비교하여 각각의 프로그래밍 펄스의 진폭이 고정된 전압 스텝(step)에 의해 증가한다.
프로그래밍 전압 펄스 사이의 시간 기간에서, 프로그램 검증 동작이 실행된다. 즉, 프로그램되고 있는 검증 전압 레벨보다 더 작지 않은 지의 여부를 결정하도록, 병렬로 프로그램되고 있는 각각의 전하 저장 소자의 프로그램된 레벨이 각각 의 프로그래밍 펄스 뒤에 판독된다. 주어진 전하 저장 소자의 임계 전압이 검증 전압 레벨을 초과했다고 결정된다면, 아래 로크 아웃(locking out)으로 불리는 과정에서, 특정 전하 저장 소자가 저전압(대표적으로 0볼트)에서 고 혹은 금지 레벨(대표적으로 Vdd)까지 접속되는 비트 라인(bit line)의 전압을 상승시킴으로써, 그러한 전하 저장 소자의 프로그래밍이 중지된다. 검증 전압레벨에 차례로 도달할 때까지, 프로그램되고 있는 다른 전하 저장 소자의 프로그래밍이 병렬로 계속된다. 각각의 프로그램 검증 동작 이후에, 여전히 임계 전압이 검증 전압레벨에 도달하지 못한 병렬로 프로그램되고 있는 하나 이상의 전하 저장 소자가 여전히 있다면, 프로그래밍 펄스의 진폭이 설정 스텝 크기에 의해 증가하여 다시 병렬로 프로그래밍되고 있는 전하 저장 소자에 인가되고, 이 뒤에 다시 프로그램 검증 동작이 따른다. 다음의 프로그래밍 동작 이후에 증가한 프로그래밍 펄스가 여전히 검증 전압 레벨에 도달하는데 병렬로 프로그램되고 있는 모든 전하 저장 소자의 임계 전압을 유도하지 못한다면, 프로그래밍 펄스의 진폭이 다음의 시간 간격 동안에 동일한 설정 스텝 크기에 의해 다시 증가하고, 병렬로 프로그램되고 있는 모든 전하 저장 소자의 임계 전압이 검증 정압 레벨에 도달할 때까지 이러한 과정이 반복된다. 이것은 특별한 프로그래밍 사이클의 끝을 표시한다.
전하가 포울러-노르다임(Fowler-Nordheim) 터널링(tunneling)에 의해 유입되는 플로팅 게이트(floating gate) 전하 저장 소자에서, 플로팅 게이트 위의 전하량이 공지의 터널링 방정식을 이용하여 전압 펄스 특성의 함수로서 계산될 수 있다. 도 5A는 제어 게이트에 인가된 전압 펄스의 개수의 함수로서 임계 전압(제어 게이 트로부터 측정된)을 도시한다. 이러한 자극에 이용된 여러 가지 포울러-노르다임 변수가 통상적인 90nm NAND 과정이 되도록 선택되고, 정압 펄스가 15볼트에서 개시되어 매 펄스마다 0.2 볼트만큼 늘어나는 것으로 가정된다. 두 개 커브는 두 개의 다른 펄스 주기(10μ초와 15μ초) 동안 임계 전압의 기울기가 거의 동일한 것을 도시한다. 더 긴 펄스 간격은 초기에 더 높은 임계 전압(더 긴 시간 동안 더 많은 전하 터널)을 발생하지만, 각각의 펄스에서 임계치의 변화는 전압의 절대치에 비례한다. 이것은 우리가 각각의 프로그래밍 단계 동안에 고정된 펄스 간격을 이용하는 한, 각각의 펄스 동안에 임계치가 주어진 양(이런 경우에 0.2 볼트) 이상을 증가시키지않는 다는 것을 우리가 예측할 수 있다는 것을 의미하고, 우리가 위에 기술되듯이 셀 기반으로 셀 위에 프로그래밍을 금지한다면 우리는 전압 펄스 스텝 크기와 거의 동일한 좁은 범위 내에 있도록 주어진 논리 상태로 프로그램된 모든 셀의 마지막 임계치 분배를 예측한다.
관측된 문제는 펄스 간격이 프로그래밍 시퀀스 동안에 변경되는 것이 허용된다면 그러한 임계치 분배의 폭이 바람직하지 않게 더 커진다는 것이다. 도 5B는 제1의 4 펄스가 0.2볼트 만큼 증가하는 각각의 펄스와 더불어 10μ초의 일정한 프로그램 간격으로 인가되어, 다음에 가변의 프로그램 펄스 폭이 뒤따른다. 연속 1은 5번째 및 모든 후속 펄스가 15μ초인 경우에 임계 전압의 변화를 도시한다. 다른 5~10 펄스 이후에, 뒤따르는 임계 전압의 변화가 도 5A에 도시된 결과에 따라 더 좁은 펄스로 이전에 얻어진 것에 접근한다. 펄스 폭이 증가하지 않는다면 예측된 것을 초과하도록 상기 펄스 이후에 하나의 더 긴 펄스조차도 로크 아웃된 어떤 셀 의 임계치를 늘릴 수 있다는 것을 주지하라. 연속 2는 펄스 5는 10μ초와 펄스 6은 15μ초, 펄스 7은 10μ초와 펄스 8은 15μ초 등등: 펄스 간격이 각각의 펄스 뒤에 10μ초와 15μ초 사이에서 진동하는 경우에 임계 전압의 예측된 변화를 도시한다. 이런 경우에 프로그램된 상태의 임계치 분배가 10μ초나 15μ초를 일관성 있게 인가함으로써 얻어진 것 또는 펄스에서 하나의 시간 변화로부터 얻어진 것보다 더 크다. 어떤 펄스가 0.2볼트의 임계 전압 변화보다 더 작지만, 그것은 반드시 도움이 되지 않는 것은 상기 펄스가 로크 아웃하지 못하지만 검증 레벨 바로 아래 있기 때문으로, 그것은 예측된 임계 변화가 더 커서 넓어진 임계치 분배가 되는 단순히 하나 이상의 펄스를 요한다.
상기의 프로그래밍 동작은 다중-레벨 전하 저장 소자뿐만 아니라 이진-레벨 전하 저장 소자 혹은 메모리 셀 양쪽에 적용된다. 다중-레벨 전하 저장 소자에 대한 상기의 프로그래밍과 프로그램 검증 동작의 예가 미국 특허 제 6,522,580호에 기술되고, 이것은 그 전체가 참고로 여기에 참조된다.
상기 내용에서 명백하듯이, 상기 프로그래밍 과정은 프로그램 검증 동작이 뒤따르는 프로그래밍 펄스를 구비한 셀의 반복적인 프로그래밍을 요한다. 그러므로, 이러한 과정은 시간이 걸릴 수 있다. 그리하여, 메모리 셀이나 전하 저장 소자가 개선된 성능을 위해 가능한 한 짧은 시간에 바람직한 임계 전압으로 프로그램될 수 있도록 각각의 프로그래밍 펄스의 인가를 위해 프로그램 시간이 짧은 기간을 갖도록 하는 것이 바람직하다.
메모리 셀의 프로그래밍을 위한 프로그래밍 펄스는, 출력 전압이 DAC 제어를 통해 쉽게 변하는 전하 펌프(charge pump)에 의해 종종 발생한다. 전하 펌프의 전압 출력은 통상적으로 기준 전압과 비교된다. 전하 펌프의 출력이 기준 전압의 값에 도달할 때, 프로그램 플랙(flag) 신호(FLGPGM)가 발생하여 펌프 출력 전압이 요구되는 프로그램 출력 전압이 요구되는 프로그램 전압 레벨에 도달했다는 것을 나타낸다. 프로그램 플랙(FLGPGM)이 하이(high)로 되자마자 선택된 열에서 선택된 셀에 대한 프로그래밍 시간의 측정이 시작된다. 이러한 프로그래밍 시간이 시작될 때, 전하 펌프의 프로그래밍 전압 출력(역시 펌프 펄스로 불림)이 임계 전압을 변화시키기 위해 병렬로 메모리 셀로 인가되거나 전하 저장 소자에 인가된다. 상기의 전하 펌프가 야해지는 경우처럼 프로그램 플랙(FLGPGM)이 지연되는 경우에, 프로그램 플랙이 아직 도달하지 않았을 때 플랙의 예측된 시간 이후에 프로그래밍이 설정 시간에서 시작하여, 펄스마다 가변의 프로그램 간격을 초래한다.
프로그램 전압 레벨이 일정 스텝 크기 전압만큼 증가할 때, 기준 전압이 동일한 스텝 크기 만큼 증가하여 스텝 크기로 늘어난 후에 프로그래밍 펄스와의 비교를 위해 이용된다. 이런 식으로, 프로그램 플랙(FLGPGM)을 발생하는데 이용되는 기준 전압이 증가하는 프로그램 전압 레벨을 갖는 스텝으로 유지될 것이다.
많은 전하 펌프의 강도가 온도와 입력 전압 레벨의 함수이다. 예를 들어, 추운 온도에서 전하 펌프의 출력 전압이 예측된 특정의 전압 값에 도달하기 위해 더 많은 시간을 요구하도록 동일한 유형의 전하 펌프가 약해지기 쉽다. 낮은 진폭 전압 출력이 요구되는 경우와 비교하여 높은 진폭 전압 출력이 요청되는 경우의 전압 출력을 제공하여서 역시 약한 전하 펌프가 더 길게 취한다. 그러므로, 프로그램 플 랙(FLGPGM)이 지연되도록 펌프가 약할 때, 프로그래밍이 주기적인 시기에 시작하고 이때는 프로그래밍 전압 펄스 진폭이 그것의 지향하거나 예측된 값에 도달하지 못했을 때이다. 그러한 환경 아래 프로그래밍 사이클 내에 진짜 프로그래밍이 프로그램 플랙(FLGPGM)의 도달에 의해 때때로 트리거(trigger)되고, 프로그램 플랙이 지연되는 때에 이따끔 주기적인 시기에 트리거된다. 그러므로, 효과적인 프로그래밍 시간(프로그래밍 펄스가 요구되는 전압 레벨에 있는 동안에 프로그래밍 시간 간격의 부분)이 변한다. 이것은 메모리 셀의 임계 전압 분배의 확장을 초래할 수 있다.
한 가지 해결책은 프로그래밍에 대해 할당된 시간을 연장하는 것으로 프로그래밍 시간 기간의 초기에서조차도 전하 펌프의 전압 출력이 요구되는 전압 레벨에 아직 도달하지 못하도록, 프래그래밍에 할당된 더 긴 프로그래밍 시간 간격이 약한 전하 펌프가 일정한 시간 지연 이후에 요구되는 전압 레벨에 도달하도록 하여, 초래되는 효과적인 프로그래밍 시간이 메모리 셀을 프로그래밍하는데 지향된 임계 전압치로 여전히 적당히 되도록 한다. 그러나, 위에서 보듯이 증가된 성능에 대해 프로그래밍 펄스가 인가되는 프로그래밍 시간을 최소화하는 데 바람직하다. 그러므로, 더 긴 프로그래밍 시간의 할당은 비-휘발성 메모리 시스템의 성능을 떨어뜨린다. 더 긴 프로그래밍 시간이 오직 일정한 제한된 조건 아래 필요하기에 특히 이것은 그런 경우이다. 그러므로, 상기의 곤란한 점이 완화되는 비-휘발성 메모리 시스템을 제공하는 것이 바람직하다.
이상적으로, 펌프가 실온에서 동작할 때처럼 전하 펌프가 강할 때 할당된 시간 기간이 가능한 한 짧도록 하는 것이 바람직하고, 더 늦은 전하 펌프에 대해 보상할 필요 시에 오직 더 긴 프로그래밍 시간 기간이 바람직하다. 동일한 특질로, 프로그램 펄스에 대해 적정한 전압 출력으로 낮게 공급할 시에 전하 펌프가 요청될 때 프로그램 사이클의 시작 부분 동안에 짧은 프로그램 시간 기간이 이용된다. 프로그램 사이클의 끝을 향해서, 높은 진폭의 전압이 요청될 때 초기에 이용된 더 짧은 시간 기간 대신에 더 긴 프로그래밍 시간 기간이 이용된다.
전하 펌프에 의해 제공된 전압 펌프 펄스가 기준 전압과 상응하지 않는다는 것이 발견될 때, 프로그래밍 사이클의 끝까지 실제로 변하지 않게 남아 있는 값으로 전압 펌프 펄스의 프로그램 시간 기간이 조절된다는 인지하에 본 발명이 근거한다. 이러한 방식으로, 프로그래밍 펄스의 효과적인 프로그래밍 시간 간격에서의 변동은 프로그래밍 사이클의 나머지에 대해 금지되어 임계 전압 분배의 확장이 일어나지 않거나 감소하도록 한다. 이러한 특징은 촉진된 성능을 위해 프로그래밍 펄스에 대해 표시되도록 짧은 프로그래밍 시간 기간을 허용하는 반면에, 늦거나/고 약하게 되도록 하는 조건 아래 전하 펌프가 동작할 때 증가된 프로그램 시간 기간의 유연성을 허용한다.
도 1은 호스트 컴퓨터(host computer)에 연결된 플래시 EEPROM 시스템과 호스트 컴퓨터를 포함하는 컴퓨터 시스템의 블럭도를 예시한다.
도 2는 본 발명의 일 실시예를 예시하기 위해 도 1의 플래시 EEPROM 시스템의 전압 발생 부분과 제어기의 블럭도이다.
도 3은 본 발명의 실시예를 예시하기 위해 도 2의 회로의 일부 소자의 회로도이다.
도 4는 도 3의 회로의 동작을 예시하는 타이밍 도이다.
도 5A는 두 개의 상이한 펄스 지속 기간에 대해 전하 저장 셀에 인가된 펄스의 개수의 함수로서 셀 임계 전압의 컴퓨터 시뮬레이션이다.
도 5B는 두 개의 상이한 펄스 지속 기간 시퀀스(sequence)에 대해 전하 저장 셀에 인가된 펄스의 개수의 함수로서 셀 임계 전압에서의 변화의 컴퓨터 시뮬레이션이다.
표현의 간소화를 위해, 본 출원서에서 동일한 구성 요소들은 동일한 부재 번호로 도시된다.
도 1은 시스템 버스(15)를 통해 호스트 컴퓨터(10)와 통신하는 플래시 메모리 시스템(20: 이것은 플러그-인(plug-in) 카드 혹은 모듈의 형태일 수 있다)의 블럭도이다. 상기 플래시 메모리 시스템(20)은 플래시 EEPROM 모듈(30)과 제어기(40)를 포함하고, 상기 제어기는 차례로 메모리(41)와 프로세서(43)를 포함한다. 제어기(40)는 호스트 컴퓨터(10)로부터 수신된 명령을 해석하여, 이것들을 플래시 EEPROM 모듈(30)에 대해 해당하는 판독, 기록 및 다른 동작을 상기 호스트 컴퓨터(10)에 투명한 방식으로 수행한다.
도 2는 한 예로서, 전하 펌프(charge pump) 전압 펄스의 발생에 연관된 플래시 EEPROM 시스템(20)의 부분의 간략화된 블럭도를 예시한다. 도 2에 도시되듯이, 공급 전압(Vsys)이 호스트에 의해 제어기(40)로 및 선택적인 전압 조절기(45)를 통해 인가되고, 가능하게 다른 전압 레벨(Vdd)이 모듈(30)에 인가된다. 프로세서(43)는 모듈(30)에 명령과 타이밍 신호를 인가하고, 전하 펌프(32)는 프로세서(43)로부터의 제어 신호에 응답하여 전압(Vdd)에서 프로그래밍 펄스(Vpp)를 발생한다. 실제로 메모리의 상세한 동작을 제어하기 위해 비-휘발성 메모리(30)의 인터페이스 및 제어 모듈(56) 내에 보통 충분한 로직이 있어서, 프로세서(43)를 이러한 책임으로부터 쉬게 한다. 통상적으로 제어(56)는 충분한 로직(logic)으로 이루어져 설정 프로토콜을 이용하여 프로세서(43)로부터 명령을 수행하고, 시작시에 판독되고 제어(56) 혹은 어레이(54) 내에 개별 ROM에 저장된 어떤 변수를 갖는 로직 상태 머신(logic state machine)으로 이루어진다. 그러나, 본 발명은 제어기의 물리적인 위치에 의존하지 않고 프로세서(43)나 인터페이스 및 제어(56)가 이용된다. 프로그래밍 펄스(Vpp)가 프로그램 시간 제어 회로(52)와 메모리 셀 어레이(54)에 인가된다. 어레이(54: array)는 메모리 셀의 열과 행을 포함한다. 간략히 나타내기 위해, 열과 행 제어를 위한 여러 제어 회로뿐만 아니라 메모리 어레이에 대한 다른 제어가 도 2에서 생략되었다. 프로그래밍 펄스(Vpp)의 크기가 기준 전압보다 더 낮은 때를 프로그램 시간 제어 회로(52)가 검출한다. 이것이 일어날 때, 회로(52)는 프로그래밍 시간 플랙을 설정하여서 이러한 플랙을 제어(56)로 보낸다. 제어(56)는 차례로 전하 펌프(32)에 의해 발생된 후속 펄스(Vpp)의 프로그래밍 시간을 늘린다. 회로(52)는 프로그래밍 펄스(Vpp)의 시간 순서에서, Vpp가 해당 기준 전압 아래로 떨어질 때(이것은 프로그래밍 펄스 Vpp의 스텝 크기 전압 증가를 유지하려고 스텝 모양으로 증가한다) 첫째 순간과 마주쳐서, 증가된 프로그래밍 시간이 프로그래밍 사이클의 나머지 동안에 발생된 모든 후속의 프로그래밍 펄스(Vpp)에 대해 적용되도록 프로그래밍 시간 플랙이 프로그래밍 사이클의 나머지에 대해 설정된다.
도 3은 도 2의 프로그램 시간 제어 회로(52)를 더욱 상세히 도시한 회로도이다. 도 3에 도시되듯이, 전하 펌프(32)의 출력단(Vpp)이 노드(65)에 연결된 두 개의 저항(64a, 64b)을 포함하는 전압 분배기(62)에 연결된다. 저항(63b)이 역시 접지에 연결된다. 노드(65)가 비교기(66)의 입력단 중의 하나에 접속되고 상기 비교기의 다른 입력단은 제어(56)로부터 전압(aV)을 받는데 여기서 V는 기준 전압이다. 비교기(66)는 전압 aV와 노드(65)에서의 전압을 비교한다. 비교기(66)에 의한 노드(65) 상의 전압과 aV 사이의 비교가 Vpp의 기준 전압(V) 이상 혹은 이하의 여부를 나타내기 위해, a의 값이 저항(64a) 상에 Vpp로부터의 전압 강하를 설명하도록 조정된다. 이렇게, 전하 펌프(32)의 전압 출력(Vpp)이 V 이상일 때, 비교기(66)는 플랙 신호(FLGPGM)의 값을 하이(즉, "1")로 설정한다. 상기 플랙 신호(FLGPGM)가 SR 플립 플롭(670)의 Sn 입력단으로 인가된다. 플립 플롭(70)의 입력단(Sn)은 "액티브 로우"(active low)로서, 이것은 플립 플롭(70)의 Sn 입력단이 여기서 플랙 신호(FLGPGM)로부터 반전된 신호에 응답하는 것을 의미한다. 플립 플롭(70)의 입력단(Rn)이 역시 "액티브 로우"이다. CLKp가 구동될 때의 시간에서 Vpp가 기준 전압 이하일 때 플립 플롭(70)이 세트(set) 될 것이다.
도 4는 도 3의 회로의 동작을 예시하는 타이밍 도로서, 여기서 시간 t0는 프로그래밍 사이클의 시작점을 나타낸다. SR 플립 플롭(70)이 클록(clock) 내재 플립 플롭으로, 제어(56)로부터의 클록 펄스(CLKp)가 액티브일 때(예를 들어, 하이) 입력단(Sn과 Rn)에서 신호에 응답하도록 한다. 도 4에 예시되듯이, 프로그래밍 사이클의 시작점 t0 가까이에, 전하 펌프(320가 제어(56)에 의해 1로 표시된 제 1의 펌프 펄스를 제공하도록 야기되고, 초기의 디폴트 프로그래밍 시간 기간이 더 작은 값 pt1(예를 들어, 약 11 혹은 12μs)로 설정되어 도 2에 도시된 시스템(20)의 성능을 최적화한다. 도 4에 도시된 데로, 프로그래밍 또는 프로그램 시간 pt1은 실제로 1로 표기된 제 1의 펌프 펄스의 펄스 폭과 같다. 이러한 펌프 펄스의 진폭은 상기의 방식에서 제어(56)에 의해 공급된 기준 전압과 비교된다.
초기에(즉, 시간 t0), 프로그램 시간 플랙이 로우 혹은 "0"으로 설정된다. 제 1의 프로그래밍 펄스 1의 Vpp의 진폭이 기준 전압의 것보다 더 높다고 가정하면, 플랙 신호(FLGPGM)가 도 4에 도시된 데로 시간 t1 전에 하이(high)로 된다. 다음에 플립 플롭(70)이 제어(56)로부터 시간 t1에서 제 1의 클록 펄스(CLKp)를 수신한다. 도 4에 도시되듯이, 플립 플롭(70)의 입력단(Rn)에 인가된 제어(56)로부터 동작 신호(72)의 끝에의 리세트가 프로그래밍 사이클의 시작점 t0에서 하이로 된다. 그러므로, 제 1의 클럭 펄스(CLKp)가 플립 플롭에 인가되는 시간 t1에서, 양쪽 입력단(Sn과 Rn)이 하이이다. 상기 플립 플롭이 동작의 끝에서 리세트 신호의 및 플랙 신호(FLGPGM)의 반전된 신호에 응답하기에, 이것은 플립 플롭(70)의 Q 출력이 프로그래밍 사이클의 시작시에 그의 초기값으로 유지되거나 로우 혹은 "0"이어야 한다는 것을 나타낸다. 제 2의 클록 펄스(CLKp)가 플립 플롭(70)에 인가될 때의 시간 t2에서, 동일한 과정이 반복된다. 시간 t2 이전에, 프로그래밍 펄스(Vpp)가 기 준 전압보다 더 높아서 플랙 신호가 다시 하이로 되고, 플립 플롭의 Q출력이 다시 로우로 유지되도록 한다.
그러나, 시간 t3에서 전하 펌프(32)의 출력 프로그래밍 펄스(Vpp)가 전에 보다 더 늦게 올라가서, t3보다 나중의 시간까지 요구되는 피크 진폭이 도달하지 않도록 한다. 이것은 다수의 다른 이유에 기인할 수 있고, 그것들 중의 하나가 낮은 온도이다. 가능한 다른 이유는 더 이른 시간보다 시간 t3에서 더 높은 전압 레벨을 공급하도록 전하 펌프(32)가 요청된다는 사실이다. Sn으로의 입력이 낮기에, 플립 플롭(70)은 그의 출력을 Q에서 하이로 시간 t3에서 리세트한다. 이것이 프로그램 시간 플랙 신호로서, 이것은 제어(56)로 공급되고, 이것이 pt1에서 pt2까지 바로 프로그램 또는 프로그래밍 시간을 차례로 늘리고, 프로그래밍 시간의 이러한 변화를 반영하기 위해 EEPROM 모듈(30)로 인가되는 제어신호를 변경할 것이다. 펌프 펄스가 예측되는 피크 진폭으로 올라가는데 이것이 충분한 시간을 허여하고, 여전히 상기 펌프 펄스가 도 4에 도시된 데로 필요한 프로그래밍 시간 pt1에 대한 이러한 피크 진폭으로 인가되도록 한다. 이상적으로, 펌프가 더 약할 때조차도 불필요하게 성능을 떨어뜨리지 않기 위하여, 펌프 펄스의 더 늦은 상승 시간에 대해 충분히 허용되는 양만큼 pt1보다 더 길도록 pt2의 값이 설정된다. 상기의 예에서, pt1은 약 11 혹은 12μs이고, pt2는 약 14μs의 값을 갖는다.
플립 플롭(70)의 Q 출력(74)이나 프로그램 시간 플랙 신호가 프로그램 사이클의 나머지에 대해 불변인 채로 남아서, 이러한 증가된 프로그래밍 시간 pt2가 pt1 대신에 프로그래밍 사이클의 나머지에 대해 이용되도록 프로세서(43) 및/또는 제어(56)가 모듈(30)의 제어를 계속한다. 그러므로, 다음의 펌프 펄스(Vpp)에 대해 할당된 프로그래밍 시간이 도 4에 도시된 데로 pt1보다는 pt2이다. 프로그래밍 펄스의 진폭이 어떤 이유로 시간 t4에서 기준 전압을 초과하는 경우에조차도, 플랙 신호(FLGPGM)가 높도록, 이것은 도 4에 도시된 시간 t4에서의 경우로서, 펌프 펄스(Vpp)에 대해 할당된 프로그래밍 시간이 pt2로 남는다. 시간 t6에서 프로그래밍 사이클의 끝에서, 동작 신호의 끝의 리세트가 "0"으로 낮게 떨어진다. 당업자에게 공지되었듯이, Rn에서 리세트 입력이 세트 입력 Sn보다 더 높은 우선권을 갖도록 SR 플립 플롭이 설계될 수 있다. 이렇게, 시간 t6에서 클록 신호의 도달시에 플립 플롭(70)이 그의 출력을 로우 혹은 "0"으로 리세트한다. 이것은 제어(56)가 더 작은 디폴트 값 pt1으로 프로그램 시간을 복귀하도록 하여 다음의 프로그램 사이클에 대비한다.
이상에서 설명한 것은 본 발명의 기술적 사상을 설명하기 위한 실시예로서, 본 발명의 기술적 범위는 상술한 실시예에 의해 한정되는 것이 아니고, 본 발명의 특허청구범위에 기재된 청구항에 의해 한정되어야 할 것이다. 또한, 본 발명이 본 발명의 기술분야에서 통상의 지식을 가진 자가 할 수 있는 다양한 변형 및 균등한 다른 실시예를 포괄할 수 있음을 이해할 것이다.

Claims (14)

  1. 비-휘발성 메모리 시스템에 있어서,
    복수의 전하 저장 소자(charge storage element)와;
    상기 복수의 전하 저장 소자를 프로그래밍하기 위해 프로그래밍 사이클 동안에 적어도 얼마의 펄스 중에 각각의 진폭이 이전의 펄스에 대해 증가하는 경우에 전압 펌프 펄스를 연속으로 제공하는 전하 펌프(charge pump)와;
    상기 일련의 전압 펌프 펄스를 수신하는 제1 입력단과, 기준 전압의 진폭이 설정 시간 간격에서 증가하는 기준 전압을 수신하는 제2의 입력단과, 상기 전압 펌프 펄스와 상기 기준 전압의 비교를 나타내는 출력 신호를 제공하는 출력단을 구비하는 비교기; 및
    프로그래밍 사이클의 끝까지 실제로 불변으로 남아 있는 값으로 조정되도록 전하 저장 소자에 전압 펌프 펄스의 인가에 대해 할당된 프로그램 시간을 상기 프로그램 시간 제어 신호가 일으키며, 출력 신호에 응답하여 프로그램 시간 제어 신호를 발생하는 회로를 포함하는, 비-휘발성 메모리 시스템.
  2. 제 1항에 있어서, 상기 회로는 상기 프로그램 시간 제어 신호를 저장하는 래치(latch)를 포함하는 것을 특징으로 하는, 비-휘발성 메모리 시스템.
  3. 제 2항에 있어서, 상기 래치는 프로그래밍 사이클의 끝에서 리세트 가능한 것을 특징으로 하는, 비-휘발성 메모리 시스템.
  4. 제 2항에 있어서, 상기 전하 펌프에 의해 제공된 전압 펌프 펄스의 프로그램 시간을 제어하는 제어기를 더 포함하고, 상기 제어기가 프로그래밍 사이클의 끝에서 래치를 리세트하는 것을 특징으로 하는, 비-휘발성 메모리 시스템.
  5. 제 2항에 있어서, 상기 래치는 SR 플립 플롭(flip flop)을 포함하는 것을 특징으로 하는, 비-휘발성 메모리 시스템.
  6. 제 1항에 있어서, 상기 비교기에 기준 전압을 공급하는 제어기를 더 포함하는 것을 특징으로 하는, 비-휘발성 메모리 시스템.
  7. 제 6항에 있어서, 상기 제어기는 상기 전하 펌프에 의해 제공된 전압 펌프 펄스의 프로그램 시간을 제어하는 것을 특징으로 하는, 비-휘발성 메모리 시스템.
  8. 제 1항에 있어서, 프로그래밍 사이클의 끝까지 실제로 불변으로 남아 있는 설정 값으로 증가하도록 제공된 상기 전압 펌프 펄스의 펄스 폭을 상기 펄스 폭 제어 신호가 일으키는 것을 특징으로 하는, 비-휘발성 메모리 시스템.
  9. 제 1항에 있어서, 상기 프로그램 시간은 제 1의 값에서 설정되고, 상기 프로 그램 시간 제어 신호는 프로그램 시간이 제 1의 값보다 더 높은 제 2의 값으로 증가하도록 유도하는 것을 특징으로 하는, 비-휘발성 메모리 시스템.
  10. 복수의 전하 저장 소자를 포함하는 비-휘발성 메모리 시스템을 프로그래밍하는 방법에 있어서, 상기 방법은:
    상기 복수의 전하 저장 소자를 프로그래밍하기 위해 프로그래밍 사이클 동안에 적어도 얼마의 펄스 중에 각각의 진폭이 이전의 펄스에 대해 증가하는 경우에 전압 펌프 펄스를 연속으로 제공하는 단계와;
    기준 전압의 진폭이 설정 시간 간격에서 증가하는 기준 전압과 상기 일련의 전압 펌프 펄스를 비교하고, 상기 전압 펌프 펄스와 상기 기준 전압의 비교를 나타내는 출력 신호를 제공하는 단계; 및
    프로그래밍 사이클의 끝까지 실제로 불변으로 남아 있는 값으로 조절되도록 제공된 상기 전압 펌프 펄스의 프로그램 시간을 프로그램 시간 제어 신호가 일으키고, 상기 출력 신호에 응답하여 상기 프로그램 시간 제어 신호를 발생하는 단계를 포함하는, 비-휘발성 메모리 시스템을 프로그래밍하는 방법.
  11. 제 10항에 있어서, 상기 프로그램 시간 제어 신호를 저장하는 단계를 더 포함하는, 비-휘발성 메모리 시스템을 프로그래밍하는 방법.
  12. 제 10항에 있어서, 상기 프로그래밍 사이클의 끝에서 상기 전압 펌프 펄스의 프로그램 시간을 리세트하는 단계를 더 포함하는, 비-휘발성 메모리 시스템을 프로그래밍하는 방법.
  13. 제 10항에 있어서, 프로그래밍 사이클의 끝까지 실제로 불변으로 남아 있는 설정 값으로 증가하도록 제공된 상기 전압 펌프 펄스의 프로그램 시간을 상기 프로그램 시간 제어 신호가 일으키는 것을 특징으로 하는, 비-휘발성 메모리 시스템을 프로그래밍하는 방법.
  14. 제 10항에 있어서, 상기 프로그램 시간을 초기의 제1의 값으로 설정하는 단계를 더 포함하고, 상기 프로그램 시간 제어 신호는 프로그램 시간이 제 1의 값보다 더 높은 제 2의 값으로 증가하도록 유도하는 것을 특징으로 하는, 비-휘발성 메모리 시스템을 프로그래밍하는 방법.
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