KR20070029694A - 바이폴라형 반도체 장치 및 그의 제조방법 - Google Patents

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이사호 카마타
토시유키 미야나기
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간사이 덴료쿠 가부시키가이샤
자이단호징 덴료쿠추오켄큐쇼
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Abstract

통전 시에 전자와 정공이 재결합하는 영역의 적어도 일부를, 탄화규소 기판의 표면으로부터 성장시킨 탄화규소 에피택셜 층에 의해 형성한 바이폴라형 반도체 장치를 제조하는 경우에, 탄화규소 기판의 표면을 수소 에칭으로 처리한 후에, 이 처리면으로부터 탄화규소를 에피택셜 성장시킴으로써 상기 에피택셜 층을 형성한다. 탄화규소 기판의 표면을 화학기계 연마로 처리하고, 이어서 수소 에칭으로 처리함으로써, 에피택셜 층으로의 기저면 전위의 전파를 보다 저감할 수 있다.
바이폴라, 반도체, 에피택셜, SiC 단결정 기판, 수소 에칭, 화학기계 연마

Description

바이폴라형 반도체 장치 및 그의 제조방법{Bipolar Semiconductor Device and Process for Producing the Same}
본 발명은 예를 들어 드리프트 층 등의, 통전 시에 전자와 정공이 재결합하는 영역을 탄화규소 기판의 표면으로부터 성장시킨 탄화규소 에피택셜 층에 의해 형성한 바이폴라형 반도체 장치 및 그의 제조방법에 관한 것이며, 특히, 에피택셜 층에서의 기저면(basal plane) 전위밀도의 감소 및, 경시에 의한 순방향 전압 열화의 개선에 관한 것이다.
탄화규소(SiC)는 실리콘(Si)에 비하여 절연파괴 전계강도가 약 10배이며, 이외에 열전도율, 전자이동도, 밴드갭 등에 있어서도 우수한 물성치를 갖는 반도체이기 때문에, 종래의 Si계 전력 반도체 소자에 비하여 비약적인 성능 향상을 실현하는 반도체 재료로서 기대되고 있다. 최근에는 직경 3인치까지의 4H-SiC, 6H-SiC 단결정 기판이 시판되고 있으며, Si의 성능 한계를 대폭 뛰어넘는 쇼트키 장벽 다이오드(SBD), 고전압 pn 다이오드, MOSFET 등의 각종 스위칭 소자의 보고가 계속해서 이루어지는 등, 고성능 SiC 소자의 개발이 진행되고 있다.
반도체 소자는 통전 시에 전자 또는 정공만이 전도에 작용하는 유니폴라 소자와, 전자와 정공의 양자가 전도에 작용하는 바이폴라 소자로 크게 구별된다. 유니폴라 소자에는 쇼트키 다이오드(SBD), 접합 전계 효과 트랜지스터(J-FET), 금속/산화막/반도체 전계 효과 트랜지스터(MOS-FET) 등이 속한다. 바이폴라 소자에는 pn 다이오드, 바이폴라 접합 트랜지스터(BJT), 사이리스터(thyristor), GTO 사이리스터, IGBT 등이 속한다.
종래의 SiC 바이폴라 소자에서는, 비특허문헌 1에 기재되어 있듯이, 신품의 바이폴라 소자에 통전을 개시한 후 통전 시간(적산사용 시간)이 증가함에 따라서 순방향 전압이 증대하게 되는 경시변화가 있다.
이 순방향 전압의 열화(劣化)는 결정 결함의 일종인 기저면 전위(basal plane dislocation)가 요인인 것으로 사료되고 있다. 이 기저면 전위가 통전 시에 발생하는 전자와 정공의 재결합 에너지에 의해 적층 결함으로 변환되고, 통전 시간의 증가에 수반하여 적층 결함의 면적이 증대한다. 적층 결함의 영역은 통전 시에 고저항 영역으로 작용하기 때문에 적층 결함의 면적 확대에 수반하여 바이폴라 소자의 순방향 전압이 증대한다. 순방향 전압이 증가하면, 소자의 손실이 증대하기 때문에 이 소자를 이용한 인버터 등의 전력 변환 장치의 손실 증대, 신뢰성 저하를 일으킨다.
SiC 단결정을 이용하여 전력 반도체 소자를 형성하는 경우, SiC 단결정의 확산계수가 매우 작기 때문에 불순물의 깊은 확산이 어려워, SiC 단결정 기판상에, 기판과 동일한 결정형으로, 소정의 막 두께 및 도핑 농도를 갖는 단결정 막을 에피 택셜 성장시키는 경우가 많다(예를 들어, 특허문헌 1을 참조).
SiC 단결정으로는 3C-SiC, 4H-SiC, 6H-SiC 등의 각종 폴리타입(결정다형)이 존재하지만, 전력 반도체의 개발에서는 절연파괴 강도 및 이동도가 높고, 이방성이 비교적 작은 4H-SiC가 주로 사용되고 있다. 에피택셜 성장을 수행하는 결정면으로는 예를 들어 (0001)Si면, (000-1)C면, (11-20)면, (01-10)면, (03-38)면이 있다. (0001)Si면, (000-1)C면 상으로의 에피택셜 성장시에는 스텝 플로 성장기술에 의해 호모에피택셜 성장시키기 위하여 C축으로부터 [11-20] 방향 또는 [01-10] 방향으로 약간의 각도를 기울인 결정면이 사용되는 경우가 많다.
에피택셜 단결정 막을 성장시키는 SiC 단결정 기판은, 승화법 또는 화학기상 증착법(CVD)에 따라 수득된 벌크 결정을 슬라이스하고, 표면을 예를 들어 SiC와 동등 또는 이보다도 단단한 연마지립(硏磨砥粒) 등에 의해 기계 연마한 것이 사용되고 있다. 상기 승화법 또는 CVD법에 의해 수득된 SiC 단결정 기판 중의 (0001)면 내에는, 기저면 전위가 고밀도로 존재한다. (0001)Si면 또는 (000-1)C면 상으로의 에피택셜 성장을 수행하는 경우, C축으로부터 [11-20] 방향 또는 [01-10] 방향으로 약간의 각(오프각으로 불린다)을 기울인 결정면을 사용하는 경우에는, SiC 단결정 기판 중의 (0001)면 내에 존재하는 기저면 전위가 SiC 단결정 기판 표면상에 나타난다.
예를 들어, (0001)Si면, (000-1)C면으로부터 오프각이 8°가 되도록 기울인 SiC 단결정 기판에서, 기판 표면에서의 기저면 전위밀도는, 결정품질에도 의존하지 만, 전형적으로는 102∼104개/cm2이 된다. 도 1에 모식적으로 도시한 바와 같이, 기판(1)의 표면이 기저면 전위(3) 중, 수 % 정도가 에피택셜 성장시에 에피택셜 층(2)에 기저면 전위(3)로서 그대로 전파되고, 남은 것은 쓰레딩 에지(threading edge) 전위(4)로 변환되어 에피택셜 층(2)에 전파된다. 또한, 동일 도면에서 5는 (0001)Si면, θ는 오프각이다.
이와 같이 하여 수득된 에피택셜 막이 부착된 SiC 기판을 이용하여 바이폴라 소자를 제작한 경우, 통전 시에 기저면 전위가 적층 결함으로 변환되는 영역은, 통전 시에 전자와 정공이 재결합을 일으키는 영역이다. 전자와 정공이 재결합을 일으키는 영역의 대부분은 바이폴라 소자의 드리프트 층이며, 그 일부는 드리프트 층과 주입층의 계면 부근에서 주입층 측에 관통된다. 통전에 의한 순방향 전압의 열화를 억제하기 위해서는 이들 영역에서의 기저면 전위밀도를 감소시키는 것이 효과적일 것으로 사료된다.
특허문헌 1: 국제 공개 WO03/038876호 팸플릿
비특허문헌 1: 「재료과학 포럼(Materials Science Forum)」, 2002년, 제 389-393권, p.1259-1264
발명의 개시
발명이 해결하고자 하는 과제
본 발명은, 상술한 종래 기술에서의 문제점을 해결하기 위하여 실시된 것이며, SiC 단결정 기판으로부터 에피택셜 층으로의 기저면 전위의 전파를 감소하고, 이에 따라 경시에서의 순방향 전압 열화(劣化)를 억제한 바이폴라형 반도체 장치 및 그의 제조방법을 제공하는 것을 목적으로 한다.
과제를 해결하기 위한 수단
본 발명자는 SiC 단결정 기판상에 SiC를 에피택셜 성장시키기 전에, 기판 표면에 소정의 조건으로 수소 에칭 처리를 실시함으로써, 이 처리면으로부터 성장시킨 에피택셜 막 중의 기저면 전위가 큰 폭으로 줄어듬을 확인하여 본 발명을 완성하기에 이르렀다.
또한, 기판 표면을 화학기계 연마로 처리하고, 이어서 수소 에칭 처리를 실시함으로써, 특히, 낮은 오프각의 기판을 이용하여 이 처리면으로부터 성장시킨 에피택셜 막 중의 기저면 전위가 매우 적게 됨을 확인하여 본 발명을 완성하기에 이르렀다.
특히, 상기 처리에 의해 표면 거칠기 Rms를 0.1∼0.6nm로 한 기판 표면으로부터 에피택셜 성장시킨 것에서는 기저면 전위가 매우 작다.
본 발명의 바이폴라형 반도체 장치는 통전 시에 전자와 정공이 재결합하는 영역의 적어도 일부를, 탄화규소 기판의 표면으로부터 성장시킨 탄화규소 에피택셜 층에 의해 형성한 바이폴라형 반도체 장치에 있어서,
상기 탄화규소 기판에 있어서, 에피택셜 성장시키는 표면의 표면 거칠기 Rms가 0.1∼0.6nm인 것을 특징으로 한다.
본 발명의 바이폴라형 반도체 장치는 상기 탄화규소 기판의 오프각도가 1∼4°인 것을 특징으로 한다.
본 발명의 바이폴라형 반도체 장치는 상기 탄화규소 기판에서의 에피택셜 성장시키는 결정면이 (000-1)C면이며, 오프각이 1∼8°인 것을 특징으로 한다.
본 발명의 바이폴라형 반도체 장치의 제조방법은 통전 시에 전자와 정공이 재결합하는 영역의 적어도 일부를, 탄화규소 기판의 표면으로부터 성장시킨 탄화규소 에피택셜 층에 의해 형성한 바이폴라형 반도체 장치의 제조방법에 있어서,
탄화규소 기판의 표면을 수소 에칭으로 처리한 후에, 이 처리면으로부터 탄화규소를 에피택셜 성장시킴으로써 상기 에피택셜 층을 형성하는 것을 특징으로 한다.
본 발명의 바이폴라형 반도체 장치의 제조방법은 통전 시에 전자와 정공이 재결합하는 영역의 적어도 일부를, 탄화규소 기판의 표면으로부터 성장시킨 탄화규소 에피택셜 층에 의해 형성한 바이폴라형 반도체 장치의 제조방법에 있어서,
탄화규소 기판의 표면을 화학기계 연마로 처리하고, 이어 수소 에칭으로 처리한 후에, 이 처리면으로부터 탄화규소를 에피택셜 성장시킴으로써 상기 에피택셜 층을 형성하는 것을 특징으로 한다.
본 발명의 바이폴라형 반도체 장치의 제조방법은, 오프각이 1∼4°인 탄화규소 기판의 표면으로부터 에피택셜 성장시키는 것을 특징으로 한다.
본 발명의 바이폴라형 반도체 장치의 제조방법은, 오프각이 1∼8°인 탄화규소 기판의 (000-1)C면으로부터 에피택셜 성장시키는 것을 특징으로 한다.
발명의 효과
본 발명의 바이폴라형 반도체 장치는 에피택셜 층에서의 기저면 전위가 매우 작다.
본 발명의 바이폴라형 반도체 장치의 제조방법에 의하면, SiC 단결정 기판으로부터 에피택셜 층으로의 기저면 전위의 전파를 큰 폭으로 저감할 수 있다.
도 1은 기저면 전위가 SiC 단결정 기판으로부터 에피택셜 층으로 전파하는 모습을 설명하는 도면이다.
도 2는 CMP 장치의 개략적인 구성도이다.
도 3은 본 실시예의 방법으로 기판 표면을 처리한 에피택셜 막이 부착된 SiC 기판을 이용하여 형성한 pn 다이오드의 일례를 도시한 단면도이다.
도 4는 실시예 및 비교예의 에피택셜 막에서의 기저면 전위밀도의 측정 결과를 나타낸 그래프이다.
도 5는 본 발명에 있어서, 에피택셜 막으로의 기저면 전위가 억제되는 구성을 설명하는 도면이다.
<부호의 설명>
1 SiC 단결정 기판
2 SiC 에피택셜 층
3 기저면 전위
4 쓰레딩 에지 전위
5 결정면
11 연마 헤드
12 턴 테이블
13 연마 패드
14 기판
15 슬러리 공급 노즐
21 기판
23 드리프트 층
24 p형 접합층
25 p+형 컨택층
26 JTE
27 산화막
28 캐소드 전극
29 애노드 전극
29a 티탄막
29b 알루미늄막
41 기저면 전위
41a 거울상 전위
42 원자 스텝
43 번칭 스텝(bunching step)
d 기저면 전위와 표면과의 거리
θ 오프각
발명을 실시하기 위한 최량의 형태
이하, 본 발명의 실시태양에 대하여 설명한다. 또한, 격자방위 및 격자면에 대하여, 개별 방위는 [], 개별 면은 ()로 표시하고, 음의 지수에 대해서는 결정학상, "-"(바)를 숫자 위에 붙이게 되어 있지만 명세서 작성 사정상 숫자 앞에 부호를 붙이는 것으로 한다.
SiC 단결정 기판으로서는 승화법 또는 CVD법에 따라 수득된 벌크 결정을 슬라이스한 것을 사용한다. 승화법(개량 Lely법)에 의한 경우, 예를 들어, 도가니에 SiC 분말을 넣고 2200∼2400℃로 가열하여 기화하고, 씨드 결정의 표면에 전형적으로는 0.8∼1mm/h의 속도로 증착하여 벌크 성장시킨다. 수득된 인고트를 소정의 두께로, 원하는 결정면이 표출하도록 슬라이스하고, 그 표면을, 예를 들어 SiC와 동등 또는 그보다도 단단한 연마지립을 이용하여 연마를 진행함과 함께, 거친 연마지립으로부터 미세한 지립으로 바꿔가면서 연마처리하여 거울면 형태로 평활화한다.
SiC 단결정의 결정형으로서는 예를 들어, 4H-SiC, 3C-SiC, 2H-SiC, 6H-SiC, 15R-SiC 등을 들 수 있지만, 절연파괴 강도 및 이동도가 높고, 이방성이 비교적 작은 4H-SiC가 바람직하게 이용되고, 후술하는 수소 에칭 처리, 또는 화학기계 연마처리와 수소 에칭 처리와의 병용에 의해 에피택셜 층 중의 기저면 전위밀도가 큰 폭으로 감소한다.
에피택셜 성장을 수행하는 결정면으로서는, 예를 들어, (0001)Si면, (000-1)C면, (11-20)면, (01-10)면, (03-38)면 등을 들 수 있다. (0001)Si면, (000-1)C면에서 에피택셜 성장시키는 경우, [01-10] 방향, [11-20] 방향, 또는 [01-10] 방향과 [11-20] 방향과의 중간 방향의 오프 방위에 1∼12°, 바람직하게는 1∼8°, 특히 바람직하게는 1∼4°의 오프각으로 경사시켜 슬라이스한 기판을 사용하고, 이 결정면으로부터 스텝 플로 성장 기술에 의해 에피택셜 성장시킨다.
1∼4°와 같은 낮은 오프각으로 슬라이스한 기판을 이용한 경우, 기판으로부터 에피택셜 층으로의 기저면 전위의 전파가 매우 적게 된다. 또한, 기판에서의 에피택셜 성장시키는 결정면을 (000-1)C면으로 한 경우에는, 이보다도 비교적 큰 오프각이어도 에피택셜 층으로의 기저면 전위의 전파가 적게 되며, 구체적으로는 오프각이 1∼8°인 범위 내에 있어서 기판으로부터 에피택셜 층으로의 기저면 전위의 전파가 매우 적게 된다.
상기 SiC 단결정 기판의 표면을 수소 에칭으로 처리한다. 수소 에칭은 예를 들어, 에피택셜 성장을 수행하는 반응로 내에서 수행할 수 있다. 반응로 내에 기판을 도입한 후, 1∼100L/min, 바람직하게는 5∼20L/min으로 수소가스 또는 염화수소를 첨가한 수소가스를 반응로 내에 도입하고, 10∼250Torr, 바람직하게는 20∼50Torr의 가스 분위기 하에서, 1300∼1700℃, 바람직하게는 1350∼1450℃의 온도로 10∼60분 정도 처리한다.
또한, 수소와 기판표면과의 상호작용시에서의 Si의 방출속도는 주로 증발속 도로 결정되고, C의 방출속도는 주로 수소와의 반응속도로 결정되지만, Si와 C의 방출속도가 거의 동일하게 되도록 하는 온도와 압력으로 에칭 처리함으로써 이 기판 표면으로부터 성장시키는 SiC 에피택셜 층의 기저면 전위밀도가 매우 적게 된다. 상기의 수소 에칭 처리 전에, 화학기계 연마(CMP: Chemical Mechanical Polishing)에 의해 기판 표면을 처리하면, 에피택셜 층의 기저면 전위밀도가 매우 작게 된다. 도 2에 일반적인 CMP 장치의 개략 구성을 도시한다. SiC 단결정 기판(14)은 연마 헤드(11)에 고정되고, 턴 테이블(12) 위의 연마 패드(13)에 SiC 단결정 기판(14)을 가압하여 압착한 상태에서, 슬러리 공급 노즐(15)로부터 연마 슬러리를 적하하면서 연마 패드(13)와 SiC 단결정 기판(14)의 어느 한쪽 또는 양쪽을 회전 모터에 의해 회전시켜, 화학적 및 기계적 작용에 의해 연마한다. 연마 슬러리는 통상, 용매, 지립 및 첨가제로 이루어지고, 예를 들어, 콜로이드 실리카와 같은 실리카계 미립자 등을 지립으로 하여 물에 분산시킴과 동시에 필요한 첨가제를 가하고 pH를 조정한 것 등이 사용된다.
기판 표면을 상기 방법으로 처리한 후, 이 처리면에 CVD법을 이용하여 SiC를 에피택셜 성장시킨다. 원료가스로서, C의 원료가스인 프로판과, Si의 원료가스인 실란을 이용한다. 또한, 캐리어 가스로서 수소를, 도펀트 가스로서 질소 또는 트리메틸알루미늄 등을 이용한다. 이들 가스 분위기 하에서, 예를 들어, 1500∼1600℃, 40∼80Torr의 조건에서, 2∼20㎛/h의 성장속도로 SiC를 에피택셜 성장시킨다. 이에 따라, 기판과 동일한 결정형의 SiC가 스텝 플로 성장한다.
에피택셜 성장을 수행하기 위한 구체적인 장치로서는, 수직형 핫 월 반응기 를 이용할 수 있다. 수직형 핫 월 반응기에는, 석영으로 형성된 수냉 2중 원통관이 설치되고, 수냉 2중 원통관의 내부에는 원통형 단열재, 흑연으로 형성된 핫 월 및 SiC 단결정 기판을 수직 방향으로 지지하기 위한 쐐기형 서셉터가 설치되어 있다. 수냉 2중 원통관의 외측 주위에는 고주파 가열 코일이 설치되고, 고주파 가열 코일에 의해 핫 월을 고주파 유도 가열하고, 핫 월로부터의 복사열에 의해 쐐기형 서셉터에 지지된 SiC 단결정 기판을 가열한다. SiC 단결정 기판을 가열하면서 수냉 2중 원통관의 하방으로부터 반응 가스를 공급함에 따라 SiC 단결정 기판의 표면에 SiC가 에피택셜 성장한다.
이와 같이 수득된 에피택셜 막 부착 SiC를 이용하여, 바이폴라 소자를 제작한다. 바이폴라 소자로서는 예를 들어, pn 다이오드, 바이폴라 접합 트랜지스터(BJT), 사이리스터, GTO 사이리스터, IGBT 등을 들 수 있다.
이들 바이폴라 소자에 있어서, 통전 시에 전자와 정공이 재결합을 일으키는 영역, 예를 들어 드리프트 층 또는 드리프트 층과 주입층의 계면 부근에서의 주입층을, 상기 에피택셜 층에서 형성한다. 본 실시태양에서는, 기판에 상술한 처리를 실시한 것을 이용하므로, 에피택셜 층의 기저면 전위밀도가 매우 작다. 이 때문에, 통전 시로 인해 기저면 전위로부터 변환되는 적층 결함의 발생이 억제되고, 경시에 의한 순방향 전압 열화가 개선된다. 특히, 상술한 처리에 의해 표면 거칠기 Rms를 0.1∼0.6nm, 바람직하게는 0.1∼0.3nm로 한 기판 표면으로부터 에피택셜 성장시킨 것에서는 기저면 전위가 매우 작다.
본 발명에 있어서 에피택셜 층으로의 기저면 전위의 전파가 큰 폭으로 감소 하는 것은 하기 이유에 의한 것으로 사료된다. 또한, 이하에 설명하는 구성은 어디까지나 고찰이며, 본 발명이 하기 구성에 한정하여 해석되는 것을 의도하는 것은 아니다.
이하, 도 5를 참조하면서 설명한다. 일반적으로, 결정 내에 존재하는 전위에는 결정 표면과의 사이에 거울상 힘(imaging force)이 작용한다. 이 거울상 힘은 거울상 전위를 고려함으로써 산출할 수 있다. 결정표면으로부터 거리 r의 위치에, 절대값 b의 버거스(Burgers) 벡터를 갖는 전위가 존재할 때, 이 전위와 거울상 관계에 있는 전위가 갖는 힘(거울상 힘)은,
[수학식 1]
Figure 112006076954214-PCT00001
으로 표시된다(도 5(a)).
상기 식으로부터 알 수 있듯이, 결정 표면으로부터 전위까지의 거리 d가 가깝게 될수록 거울상 힘은 크게 된다. 또한, 이 거울상 힘의 값이 음인 것은 전위와 표면과의 사이에 인력이 작용함을 나타내고 있다. 즉, 도 5(b)에 표시한 바와 같이, SiC 단결정 중에 존재하는 기저면 전위에는 기저면 전위가 표면에 가깝게 가면, 점차 표면에 대하여 수직이 되려고 하는 인력이 작용하게 된다.
상기 인력이 어느 임계치를 넘으면, 기저면 전위는 표면에 거의 수직인 방향(C축에 평행한 방향)으로 전파하는 쓰레딩 에지 전위로 변환되게 된다.
SiC 단결정 기판의 (0001)Si면상 또는 (000-1)C면상으로 에피택셜 성장시키 는 경우에는 C축으로부터 약간의 각도를 기울인 결정면이 사용된다. 이로 인해, 에피택셜 막 표면은 원자 레벨에서는 계단 형태의 표면(원자 스텝)을 갖고 있다. 도 5(c)에 도시한 바와 같이, 각각의 원자 스텝(42)이 개별적으로 흩어진 상태인 이상적인 평탄 표면의 경우, 에피택셜 막의 표면과 에피택셜 막의 내부에 존재하는 기저면 전위(41)의 거리 d는 최소가 되며, 기저면 전위(41)가 표면으로부터 받는 거울상 힘(인력)이 최대가 된다. 이 때문에, 기저면 전위(41)는 결정 표면에 거의 수직하는 방향(C축 방향)으로 방향을 바꾸면서(즉, 쓰레딩 에지 전위로 변환되고) 에피택셜 단결정 막의 내부를 전파한다.
그러나, 실제의 결정 표면에서는, 도 5(d)에 도시한 바와 같이, 결정 표면에 있어서 수개의 원자 스텝이 다발로 된 번칭 스텝(bunching step, 43)이 존재하고 있다. 이와 같이 스텝 번칭이 있는 상태에서는, 기저면 전위(41)가 표면으로부터 받는 거울상 힘(인력)이 작게 된다. 이 때문에, 기저면 전위(41)는 결정 표면에 거의 수직인 방향(C축 방향)으로 방향을 바꾸지 않고, 결정 표면과 거의 평행한 방향을 향한 채 기저면 전위(41)로서 에피택셜 단결정 막의 내부를 전파한다.
에피택셜 성장시에 있어서 SiC 단결정 기판의 결정 표면의 원자 스텝의 상태는, SiC 단결정 기판에 대한 표면 처리에 따라 변화한다. 기판 표면에 적절한 수소 에칭 처리, 또는 화학기계 연마와 수소 에칭을 병용한 처리를 실시함에 따라, 기판 표면의 원자 스텝의 번칭이 억제된다. 결정 표면에서의 원자 스텝의 번칭의 유무나 번칭 단차의 대소는 거시적으로는 표면 거칠기 Rms로 측정할 수 있으며, 에피택셜 막을 성막하기 전에 이들의 표면 처리를 실시함에 따라, 표면 거칠기 Rms가 저감된다.
수소 에칭 등의 표면 처리에 따라 결정 표면의 표면 거칠기 Rms가 어느 값 이하로 된 경우에, 기저면 전위에 작용하는 거울상 힘이 임계치를 넘어 쓰레딩 에지 전위로 변환되는 기저면 전위의 비율이 대폭으로 증대한다고 사료된다.
이상의 구성에 따라, 표면 거칠기 Rms를 0.6nm 이하, 특히 0.3nm 이하로 한 기판 표면으로부터 에피택셜 성장시킨 경우에는 기판으로부터 에피택셜 막으로의 기저면 전위의 전파가 임계적으로 작게 된다고 사료된다.
또한, 기판 표면에 다수의 결정 불완전성이 존재하는 것과 같은 경우에는, 기판으로부터 에피택셜 막으로 전파하는 에피택셜 성장시에 새로 기저면 전위가 생성되어 버리는 경우가 있다. 이 경우, 에피택셜 막 중의 기저면 전위의 밀도는 기판으로부터 에피택셜 막으로 전파한 것과, 에피택셜 성장시에 새로 생성된 것의 합산이 된다.
기판 표면 부분의 결정 불완전성은 적절한 조건에서 화학기계 연마나 수소 에칭 처리를 수행하여, 기판 표면을 평탄화함으로써 제거할 수 있다. 즉, 화학기계 연마나 수소 에칭 처리를 수행하여 기판 표면의 표면 거칠기를 작게 함으로써, 에피택셜 성장시에 생성되는 기저면 전위의 밀도를 저감할 수 있다. 이와 같이, 표면 거칠기 Rms를 0.6nm 이하, 특히 0.3nm 이하로 한 기판 표면으로부터 에피택셜 성장시킨 경우에는 기판으로부터 에피택셜 막으로의 기저면 전위의 전파가 임계적으로 작게 됨과 동시에, 에피택셜 성장시에 새로 생성되는 기저면 전위의 밀도도 감소되어, 결과로 기저면 전위 밀도가 매우 작은 에피택셜 막을 얻을 수 있다고 사 료된다.
또한, 도 5(e)에 도시한 바와 같이, 오프각 θ가 작을수록 기저면 전위(41)는 결합 표면에 근접하기 때문에, 오프각 θ가 작게 되면 기저면 전위(41)에 작용하는 단위 길이당 거울상 힘이 크게 된다. 즉, 오프각 θ가 작을수록 에피택셜 성장시에 스레딩 전위로 변환되는 기저면 전위의 비율이 증대한다.
SiC 단결정 기판의 (0001)Si면상 또는 (000-1)C면상의 에피택셜 성장은, 오프각도가 너무 작게 되면 곤란하기 때문에 실용적으로는 1° 이상의 오프각도가 필요하게 된다. 이상의 점에서, 1∼12°, 바람직하게는 1∼8°, 보다 바람직하게는 1∼4°의 오프각도로 슬라이스한 기판을 이용한 경우에, 기판으로부터의 기저면 전위의 전파가 작은 양질의 에피택셜 층이 수득된다.
또한, (0001)Si면과 (000-1)C면을 비교한 경우에는, (000-1)C면의 쪽이 스텝 번칭을 일으키기 어려운 성질을 갖고 있기 때문에, (000-1)C면의 경우에는 1∼8°의 오프각도이어도 기저면 전위의 밀도가 매우 작은 에피택셜 층을 얻을 수 있다.
도 3은 바이폴라 소자의 하나인 pn(pin) 다이오드의 일례를 나타낸 단면도이다. Lely법에 의해 성장시킨 인고트를 소정의 오프각으로 슬라이스하고, 표면을 거울면 연마한 n형의 4H-SiC 기판을, 상기의 조건에서 수소 에칭 및 화학기계 연마로 처리한 SiC 단결정 기판(21)(캐리어 밀도 8×1018cm-3, 두께 400㎛)의 위에, CVD법에 따라 질소 도핑 n형 SiC층과 알루미늄 도핑 p형 SiC층을 순차적으로 에피택셜 성장시킨다.
n형 성장층인 드리프트층(23)은 도너 밀도 5×1014cm-3, 막 두께 40㎛이다.
p형 성장층은 p형 접합층(24)과 p+형 컨택층(25)으로 이루어진다. p형 접합층(24)은 억셉터 밀도 5×1017cm-3, 막 두께 1.5㎛이다. p+형 컨택층(25)은 억셉터 밀도 1×1018cm-3, 막 두께 0.5㎛이다.
반응성 이온 에칭에 의해 에피택셜 층의 외주부를 제거하여 메사(mesa) 구조로 한 후, 메사 저부에서의 전계 집중을 완화하기 위하여, 알루미늄 이온을 주입하여 JTE(junction termination extension)(26)를 형성한다. JTE(26)는 전체 도스(dose)량 1.2×1013cm-2, 폭 250㎛, 깊이 0.7㎛이며, 30∼450keV의 사이에서 에너지를 변경하면서 실온에서 이온 주입한 후, 아르곤 가스 분위기 하에서 1700℃의 열처리를 수행하여 활성화한다. 27은 주입 이온을 활성화한 후에 형성한 열산화막이다.
28은 SiC 단결정 기판(21)의 하면에 Ni(두께 350nm)을 증착하여 형성한 캐소드 전극, 29는 p+형 컨택층(25)의 위에, Ti(두께 350nm)와 Al(두께 100nm)의 막(29a, 29b)을 각각 증착하여 형성한 애노드 전극이다. 이들 전극은 증착 후에 1000℃에서 20분간의 열처리를 행하여 옴 전극으로 기능한다.
상기 pn 다이오드에서는 드리프트층(23)을 수소 에칭 및 화학기계 연마로 처리한 SiC 단결정 기판(21)의 표면으로부터 성장시킨 에피택셜 막으로 구성되어 있어, 드리프트층(23)에서의 기저면 전위 밀도가 작다. 이 때문에, 통전 시에 있어 서, 전자와 정공의 재결합 에너지에 의한 적층 결함으로의 변환이 억제되어 소자의 수명을 길게 할 수 있다.
이상, 본 발명의 실시태양을 설명하였지만, 본 발명은 상기 실시태양에 한정되는 것은 아니며, 본 발명의 요지를 일탈하지 않는 범위 내에서 각종의 변형, 변경이 가능하다.
실시예 1:
수직형 핫 월 반응기를 이용하여, 개량 Lely법으로 성장시킨 인고트를 오프 방향 [11-20], 오프각도 8°로 슬라이스하고, 표면을 지립에 의한 기계연마로 거울면 형태로 한 n형의 4H-SiC(0001) 기판에 대하여, 유량 10L/min으로 수소가스를 공급하면서, 온도 1400℃, 압력 30Torr로 40분간 에칭 처리하였다. 처리 후의 기판 표면의 표면 거칠기 Rms를 세이코 인스트루먼트사 제품의 원자간력 현미경 SPI3800N을 이용하여 측정한 결과, 0.25nm(10㎛×10㎛의 영역)였다.
계속해서, 처리 후의 기판 표면에 CVD법에 의해 SiC를 에피택셜 성장시켰다. 프로판(8cc/min), 실란(30cc/min), 수소(10L/min)를 공급하면서, 온도 1545℃, 압력 42Torr에서 4시간 스텝 플로 성장시켜, 막 두께 60㎛의 에피택셜 막을 형성하였다.
수득된 에피택셜 막이 부착된 SiC 단결정 기판에 대하여, 용융 KOH 에칭과 X선 토포그래프에 의해 에피택셜 막 중의 기저면 전위 밀도를 측정한 결과, 평균값 으로 440cm-2이었다.
실시예 2:
수소 에칭 처리를 수행하기 전에, 기판 표면을 화학기계 연마에 의해 처리한 점 외에는 실시예 1과 동일하게 하여 에피택셜 막이 부착된 SiC 단결정 기판을 수득하였다. 처리 후의 기판 표면의 표면 거칠기 Rms를 실시예 1과 동일한 방법으로 측정한 결과, 0.20nm(10㎛×10㎛의 영역)이었다.
수득된 에피택셜 막 부착 SiC 단결정 기판에 대하여, 용융 KOH 에칭과 X선 토포그래프에 의해 에피택셜 막 중의 기저면 전위밀도를 측정한 결과, 평균값으로 60cm-2이었다.
실시예 3:
개량 Lely법에 의해 성장시킨 인고트를 오프방향 [11-20], 오프각도 8°로 슬라이스하고, 표면을 지립에 의한 기계연마로 거울면 형태로 한 n형의 4H-SiC(000-1) 기판을 이용하여, 실시예 2와 동일하게 화학기계 연마 처리 및 수소 에칭 처리를 수행한 후에 에피택셜 막을 성장시켰다. 또한, 처리 후의 기판 표면의 표면 거칠기 Rms를 실시예 1과 동일한 방법으로 측정한 결과, 0.20nm(10㎛×10㎛의 영역)이었다.
수득된 에피택셜 막 부착 SiC 단결정 기판에 대하여, 용융 KOH 에칭과 X선 토포그래프에 의해 에피택셜 막 중의 기저면 전위밀도를 측정한 결과, 평균값으로 20cm-2이었다.
실시예 4:
개량 Lely법에 의해 성장시킨 인고트를 오프방향 [11-20], 오프각도 4°로 슬라이스하고, 표면을 지립에 의한 기계연마로 거울면 형태로 한 n형의 4H-SiC(0001) 기판을 이용하여, 실시예 2와 동일하게 화학기계 연마처리 및 수소 에칭 처리를 수행한 후에 에피택셜 막을 성장시켰다. 또한, 처리 후의 기판 표면의 표면 거칠기 Rms를 실시예 1과 동일한 방법으로 측정한 결과, 0.28nm(10㎛×10㎛의 영역)이었다.
수득된 에피택셜 막 부착 SiC 단결정 기판에 대하여, 용융 KOH 에칭과 X선 토포그래프에 의해 에피택셜 막 중의 기저면 전위밀도를 측정한 결과, 평균값으로 20cm-2이었다.
비교예 1:
수소 에칭 처리를 수행하지 않은 점 외에는 실시예 1과 동일하게 하여 에피택셜 막 부착 SiC 단결정 기판을 얻었다. 또한, 에피택셜 성장시키는 기판 표면의 표면 거칠기 Rms를 실시예 1과 동일한 방법으로 측정한 결과, 1.0nm이었다. 수득된 에피택셜 막 부착 SiC 단결정 기판에 대하여, 용융 KOH 에칭과 X선 토포그래프 에 의해 에피택셜 막 중의 기저면 전위밀도를 측정한 결과, 1700cm-2이었다.
또한, 이 에피택셜 막을 X선 토포그래프에 따라 상세하게 해석한 결과, 1700cm-2의 기저면 전위 중, 약 반수가 기판으로부터 에피택셜 막 중에 전파한 것이며, 약 반수가 에피택셜 성장 시에 생성된 것임이 판명되었다. 즉, 수소 에칭을 처리하지 않았던 경우에는, 다량의 기저면 전위가 기판으로부터 에피택셜 막에 전파할뿐만 아니라, 다량의 기저면 전위가 에피택셜 성장 시에 생성된 것으로 사료된다.
상기 실시예 1, 2 및 비교예 1의 결과를 도 4에 나타내었다.
실시예 5, 비교예 2:
SiC 인고트를 슬라이스하여 수득한 n형 4H-SiC 기판의 표면을, 화학기계 연마로 처리하고, 이어 수소 에칭으로 처리한 후, CVD법에 의해 SiC를 에피택셜 성장시킨 에피택셜 막 부착 SiC 단결정 기판을 준비하였다. 이를 이용하여 도 3과 같은 pn 다이오드를 제작하여, 실시예 5의 pn 다이오드를 수득하였다.
한편, 상기 기판의 표면에 대하여 이들 처리를 하지 않고 그대로 SiC를 에피택셜 성장시킨 에피택셜 막 부착 SiC 단결정 기판을 준비하였다. 이를 이용하여 도 3과 같은 pn 다이오드를 제작하여, 비교예 2의 pn 다이오드를 수득하였다.
이들 pn 다이오드에 대하여 순방향 전압 열화의 시험을 수행한 결과, 실시예 5의 pn 다이오드에서는, 비교예 2의 pn 다이오드와 비교하여, 100A/cm-2로 1시간의 통전을 수행하였을 때의 순방향 전압의 증가가 약 1/4로 억제되었다.

Claims (7)

  1. 통전 시에 전자와 정공이 재결합하는 영역의 적어도 일부를, 탄화규소 기판의 표면으로부터 성장시킨 탄화규소 에피택셜 층에 의해 형성한 바이폴라형 반도체 장치에 있어서,
    상기 탄화규소 기판에 있어서 에피택셜 성장시키는 표면의 표면 거칠기 Rms가 0.1∼0.6nm인 것을 특징으로 하는 바이폴라형 반도체 장치.
  2. 제 1항에 있어서,
    상기 탄화규소 기판의 오프각이 1∼4°인 것을 특징으로 하는 바이폴라형 반도체 장치.
  3. 제 1항에 있어서,
    상기 탄화규소 기판에 있어서 에피택셜 성장시키는 결정면이 (000-1)C면이며, 오프각이 1∼8°인 것을 특징으로 하는 바이폴라형 반도체 장치.
  4. 통전 시에 전자와 정공이 재결합하는 영역의 적어도 일부를, 탄화규소 기판 의 표면으로부터 성장시킨 탄화규소 에피택셜 층에 의해 형성한 바이폴라형 반도체 장치의 제조방법에 있어서,
    탄화규소 기판의 표면을 수소 에칭으로 처리한 후에, 이 처리면으로부터 탄화규소를 에피택셜 성장시킴으로써 상기 에피택셜 층을 형성하는 것을 특징으로 하는 바이폴라형 반도체 장치의 제조방법.
  5. 제 4항에 있어서,
    탄화규소 기판의 표면을 화학기계 연마로 처리하고, 이어서 수소 에칭으로 처리한 후에, 이 처리면으로부터 탄화규소를 에피택셜 성장시킴으로써 상기 에피택셜 층을 형성하는 것을 특징으로 하는 바이폴라형 반도체 장치의 제조방법.
  6. 제 4항 또는 제 5항에 있어서,
    오프각이 1∼4°인 탄화규소 기판의 표면으로부터 에피택셜 성장시키는 것을 특징으로 하는 바이폴라형 반도체 장치의 제조방법.
  7. 제 4항 또는 제 5항에 있어서,
    오프각이 1∼8°인 탄화규소 기판의 (000-1)C면으로부터 에피택셜 성장시키 는 것을 특징으로 하는 바이폴라형 반도체 장치의 제조방법.
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