KR20070023587A - 트랜지스터 및 그것을 사용한 표시장치, 전자기기, 및반도체장치 - Google Patents

트랜지스터 및 그것을 사용한 표시장치, 전자기기, 및반도체장치 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은 콘택트 저항이 낮은 트랜지스터를 제공하는데 있다. 트랜지스터에 있어서, P형 또는 N형을 부여하는 불순물 원소를 포함하는 반도체막과, 그 위에 형성된 절연막과, 적어도 상기 절연막에 형성된 콘택트 홀을 통하여 상기 반도체막에 전기적으로 접속된 전극 또는 배선이 포함되고, 상기 반도체막은, 소정의 깊이보다 깊은 영역에 포함되는 상기 불순물 원소의 농도가 제1 범위(1×1020 /cm3 이하)이고, 상기 소정의 깊이보다 얕은 영역에 포함되는 상기 불순물 원소의 농도가 제2 범위(1×1020 /cm3 초과)이며, 상기 반도체막의, 상기 전극 또는 배선과 접하는 부분보다 깊은 영역은 상기 불순물 원소의 농도가 상기 제1 범위이다.
트랜지스터, 오버에칭, 드라이 에칭, 에칭 레이트, 콘택트 홀

Description

트랜지스터 및 그것을 사용한 표시장치, 전자기기, 및 반도체장치{Transistor, and display device, electronic device, and semiconductor device using the same}
도 1(A)∼도 1(D)은 TFT의 제작과정을 나타내는 단면도.
도 2는 인의 깊이방향에 있어서의 농도 분포를 나타내는 그래프.
도 3(A)∼도 3(C)은 TFT의 제작과정을 나타내는 단면도.
도 4(A) 및 도 4(B)는 콘택트 부분의 단면의 사진, 및 콘택트 체인 저항을 나타내는 그래프.
도 5(A) 및 도 5(B)는 콘택트 부분의 단면의 사진, 및 콘택트 체인 저항을 나타내는 그래프.
도 6(A)∼도 6(D)은 TFT의 제작과정을 나타내는 단면도.
도 7은 액정표시장치를 나타내는 단면도.
도 8(A)∼도 8(C)은 표시장치를 윗면에서 본 개략도.
도 9는 전계 발광 표시장치를 나타내는 단면도.
도 10(A)∼도 10(D)은 전자기기를 나타내는 도면.
도 11(A) 및 도 11(B)은 무선 IC 태그를 나타내는 블록도.
도 12(A)∼도 12(E)는 무선 IC 태그의 사용례를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
111: 기판 112: 하지 절연막
113: 실리콘을 주성분으로 하는 섬형상 막
113a: 저농도 불순물 영역 113b: 고농도 불순물 영역
114: 제1 절연막 116: 전극
116a: 패턴 116b: 패턴
117: 절연물 118: 절연막
120: 층간 절연막 121: 콘택트 홀
122: 배선 또는 전극 513b: 고농도 불순물 영역
520: 층간 절연막 522: 배선 또는 전극
613b: 고농도 불순물 영역 621: 콘택트 홀
701: 제1 기판 702: 제2 기판
703: 화소부 704: 액정층
705: 착색층 706, 707: 편광판
708: 접속 단자 709: FPC
710: 배선 기판 711: 구동회로
712: 외부 회로 713: 냉음극관
714: 반사판 715: 광학 필름
716: 보호막 717: 베젤
800: 기판 801:화소부
802: 화소 803: 주사선 측 입력단자
804: 신호선 측 입력단자 810: 기판
811: 화소부 812: 주사선 구동회로
814: 신호선 측 입력단자 820: 기판
821: 화소부 822: 주사선 구동회로
824: 신호선 구동회로 900: 단자부
901: 구동회로부 902: 화소부
910: P채널형 TFT 911: N채널형 TFT
912: 스위칭용 TFT 913: 구동용 TFT
914: 발광소자
본 명세서에 개시하는 발명은, 반도체소자인 트랜지스터(예를 들면, 박막트랜지스터), 및 그것을 사용한 표시장치 등에 관한 것이다. 또한, 본 발명은 그 트랜지스터의 제작에 관한 것이다.
박막트랜지스터를 제작할 때, 층간 절연막, 게이트 절연막 등의 절연막으로 덮인 반도체막 또는 도전막과 배선 또는 전극과를 접속시키기 위한 콘택트 홀은 그 절연막에 대해 드라이 에칭을 행하여 소정의 형상으로 형성된다(예를 들면, 일본국 공개특허공고 평10-189481호 공보의 34 단락 참조).
드라이 에칭은, 산성 또는 알칼리성의 액체를 이용하지 않고, 기체를 이용하여 에칭하는 방법이고, 드라이 에칭에 의해, 레지스트 마스크 등의 마스크와 대략 같은 치수의 패턴을 형성할 수 있다. 이 에칭은 이방성 에칭이라 불리고, 미세가공에 적합하다.
콘택트 홀을 형성할 때, 그 콘택트 홀의 바닥부에서, 상기 절연막의 아래에 (바로 아래에) 접하여 있는 반도체막 또는 도전막이 약간 에칭되는 조건으로 드라이 에칭을 행함으로써, 그 절연막을 완전히 제거할 수 있다. 그러나, 그 반도체막 또는 도전막이, 에칭되기 전의 두께의 절반에 미치지 않는 두께까지 얇아지거나 또는 소실되어 버리도록 과잉으로 에칭되는 것은 의도하는 것이 아니다. 에칭 대상물(본 명세서에서는 절연막에 상당한다)의 두께보다 깊게 에칭함으로써, 그 에칭 대상물의 아래에 접하여 있는 막, 기판 등이 에칭된다. 그러한 에칭을 오버에칭이라고 한다.
콘택트 홀의 바닥부에서 반도체막 또는 도전막이 소실했을 경우, 그 콘택트 홀에 배선 또는 전극을 형성해도, 콘택트 저항이 극히 높아, 제작되는 트랜지스터가 정상으로 동작하지 않는다고 하는 문제가 있다. 이 문제는, 콘택트 홀이 형성되기 직전의 반도체막 또는 도전막의 막두께가 얇을 수록 중대하게 된다.
만약 콘택트 홀의 바닥부에서 반도체막 또는 도전막이 완전히 소실되어 버리면, 후에 그 콘택트 홀에 형성되는 배선 또는 전극은 반도체막 또는 도전막의 측면에만 접촉하는 상태가 된다. 박막트랜지스터의 소스 영역 또는 드레인 영역이 형 성되는 반도체막의 두께는 일반적으로 100 nm 이하이다. 예를 들면, 두께가 30 nm∼40 nm인 얇은 반도체막의 경우, 배선 또는 전극과 반도체막과의 접촉면적이 극히 작고, 콘택트 저항이 높아지는 원인이 된다.
상기 문제를 해결하기 위해, 드라이 에칭을 행할 때의 조건을 변경하여, 의도하지 않는 과잉 에칭을 방지하려고 시도했지만, 적당한 조건을 얻는 것이 어려웠다.
상술한 과잉 에칭이 생기는 경우에 대하여 추구하면, 트랜지스터의 반도체막에 인 등의 소정의 도전형을 부여하는 불순물 원소가 고농도로 포함되는 경우에, 과잉 에칭이 생기는 것으로 판명되었다. 또한, 반도체막 중의 그 불순물 원소의 농도 분포를 변화시키는 도핑 조건에 의존하여, 그 반도체막의 에칭 깊이가 변화하는 것으로 판명되었다.
불순물 원소를 도핑할 때의 조건들 중의 하나인 가속전압이 변화하면, 그 불순물 원소 농도의 깊이방향 분포도 변화하는 것이 알려져 있다. 통상은, 가속전압을 크게 함으로써, 불순물 원소 농도의 깊이방향 분포에 있어서 불순물 원소 농도의 최대치는 보다 깊은 부분에 나타난다. 그리고, 주목되는 것은, 반도체막에 포함되는 소정의 도전형을 부여하는 불순물 원소의 농도에 의해, 그 반도체막의 에칭 레이트(rate)가 변화하는 것이다. 에칭 레이트는, 에칭 대상물의 에칭된 두께 또는 깊이를 에칭 시간으로 나눔으로써 구할 수 있다.
반도체막 위에 형성된 절연막에 콘택트 홀을 형성하기 위한 드라이 에칭에 사용하는 기체로서는, 그 절연막을 선택적으로 에칭하는 CHF3, CF4 등(또한, 헬륨, 아르곤 등의 희가스를 포함하여도 좋다)을 들 수 있다. 그 기체를 사용함으로써, 절연막에 대한 에칭 레이트가 반도체막에 대한 에칭 레이트보다 높게 되지만, 그 반도체막이 전혀 에칭되지 않는 것은 아니다. 에칭 대상물의 에칭 레이트 "a"와 에칭 대상물의 아래에 접하는 재료(본 명세서에서는, 예를 들면, 반도체막에 상당한다)의 에칭 레이트 "b"의 비, 즉, a/b를 에칭 선택비라고 한다. 단, "a" 및 "b"는 정수(正數)로 한다.
본 명세서에 개시하는 발명은, P형 또는 N형을 부여하는 불순물 원소를 포함하는 반도체막과, 상기 반도체막 위에 형성된 절연막과, 적어도 상기 절연막에 형성된 콘택트 홀을 통해 상기 반도체막에 전기적으로 접속된 전극 또는 배선을 포함하고, 상기 반도체막은, 소정의 깊이보다 깊은 영역에 포함되는 상기 불순물 원소의 농도가 제1 범위이고, 상기 소정의 깊이보다 얕은 영역에 포함되는 상기 불순물 원소의 농도가 상기 제1 범위보다 높은 제2 범위이고, 상기 반도체막의, 상기 전극 또는 배선과 접하는 부분(상기 콘택트 홀의 바닥부)보다 깊은 영역(제1 영역)은 상기 불순물 원소의 농도가 상기 제1 범위이다. 예를 들면, 제1 범위는 1×1020 /cm3 이하로 하고, 제2 범위는 1×1020 /cm3 초과 1×1021 /cm3 이하로 한다. 상기 반도체막은 트랜지스터의 소스, 드레인, 게이트 전극 등으로서 사용된다.
본 명세서에 개시하는 다른 발명은, P형 또는 N형을 부여하는 불순물 원소를 포함하는 소스 영역 및 드레인 영역과, 상기 소스 영역 및 드레인 영역 위에 형성 된 절연막과, 적어도 상기 절연막에 형성된 콘택트 홀을 통해 상기 소스 영역과 드레인 영역 중의 어느 한쪽에 전기적으로 접속된 전극 또는 배선을 포함하고, 상기 소스 영역 및 드레인 영역은, 소정의 깊이보다 깊은 영역에 포함되는 상기 불순물 원소의 농도가 제1 범위이고, 상기 소정의 깊이보다 얕은 영역에 포함되는 상기 불순물 원소의 농도가 상기 제1 범위보다 높은 제2 범위이고, 상기 소스 영역과 드레인 영역 중의 어느 한쪽의, 상기 전극 또는 배선과 접하는 부분(상기 콘택트 홀의 바닥부)보다 깊은 영역(제1 영역)은 상기 불순물 원소의 농도가 상기 제1 범위이다. 예를 들면, 제1 범위는 1×1020 /cm3 이하로 하고, 제2 범위는 1×1020 /cm3 초과 1×1021 /cm3 이하로 한다. 상기 소스 영역 및 드레인 영역은 반도체의 일부 영역에 상기 불순물 원소를 주입함으로써 형성된다.
상기 제1 영역의 두께는 그 제1 영역을 제외한 상기 반도체막(또는 상기 소스 영역과 드레인 영역 중의 어느 한쪽)의 제2 영역의 두께보다 얇고(예를 들면, 1 nm 이상 얇고), 그 제2 영역의 두께의 50%, 바람직하게는, 60%, 더 바람직하게는, 65%를 하한으로 한다. 이것은, 상기 콘택트 홀의 바닥부에서 상기 절연막이 잔존하지 않게 함과 동시에, 상기 반도체막과 상기 전극 또는 배선과의 콘택트 저항이 상승하지 않게 하기 위함이다. 상기 반도체막의 두께가 45 nm 이하로서, 30 nm의 두께를 하한으로 하는 경우에도, 상기 콘택트 홀의 바닥부에서 그 반도체막이 소실하는 일이 없다.
상기 소정의 깊이는, 1 nm 이상의 깊이가 필요하고, 상기 반도체막의 제2 영 역의 두께의 50% 이하, 바람직하게는, 40% 이하, 더 바람직하게는, 35% 이하의 깊이로 한다. 본 명세서에서, 깊이란, 물체(반도체막, 소스 영역, 드레인 영역 등)의 오버에칭되지 않은 표면의 임의의 지점을 기준, 즉, 0 nm의 깊이로 하여 측정했을 때의 값이다.
상기 반도체막으로서는, 실리콘을 주성분으로 하는 막, 실리콘 및 게르마늄을 함유하는 막 등을 사용할 수 있다. 상기 반도체막에는, 수소가 함유되어도 좋다. 또한, 상기 반도체막은, 다결정 반도체막, 단결정 반도체막, 미(微)결정 반도체막, 비정질 반도체막 중의 어느 막이라도 좋다. 상기 반도체막 대신에, 단결정 또는 다결정의 반도체 기판, 대표적으로는, 실리콘 기판을 사용하여, 본 명세서에 개시하는 발명을 적용하여 전계효과형 트랜지스터를 제작할 수도 있다. 이 경우, 상기 반도체 기판에 형성된 소스 영역(드레인 영역)의 깊이가 상기 반도체막의 두께에 상당한다.
상기 불순물 원소는, 도전형이 N형인 경우, 대표적으로는 인이지만, 인 이외에 비소 등의 다른 불순물 원소이어도 좋다. 도전형이 P형인 경우, 대표적으로는 붕소이지만, 붕소 이외의 다른 불순물 원소이어도 좋다.
[실시형태 1]
박막트랜지스터(이하, 본 명세서에서는 TFT라고 칭한다)를 제작하는 예를, 이하에 설명한다.
먼저, 도 1(A)에 나타내는 바와 같이, 기판(111) 위에 하지 절연막(112)을 100 nm∼300 nm의 두께로 형성한다. 기판(111)으로서는, 유리 기판, 석영 기판, 플라스틱 기판, 세라믹 기판 등의 절연 기판, 금속 기판, 반도체 기판 등을 사용할 수 있다.
하지 절연막(112)에는, 산화규소(SiOx), 질화규소(SiNx), 질소를 함유하는 산화규소(SiOxNy)(x > y > 0)(산화질화규소라고도 한다), 산소를 함유하는 질화규소(SiNxOy)(x > y > 0)(질화산화규소라고도 한다) 등의, 산소 또는 질소를 함유하는 절연막의 단층 구조, 또는 이들 절연막의 적층 구조를 사용할 수 있다. 특히, 기판(111)에 함유된 알칼리 금속 등의 불순물, 또는 기판(111)에 부착한 오염물질이 확산하는 것이 문제가 되는 경우에는, 하지 절연막(112)을 형성하는 것이 바람직하다.
기판(111)으로서 유리 기판을 사용하는 경우, 전자 온도가 0.5 eV 이상 1.5 eV 이하, 이온 에너지가 5 eV 이하, 전자 밀도가 1×1011 /cm3 이상 1×1013 /cm3 이하인 조건에서, 마이크로파로 여기되고 높은 전자 밀도 및 낮은 전자 온도를 가지는 플라즈마를 사용하여 유리 기판의 표면을 직접 플라즈마 처리하여도 좋다. 플라즈마는 레이디얼 슬롯 안테나를 이용한 마이크로파 여기용 플라즈마 처리장치를 사용하여 생성될 수 있다. 이때, 질소(N2), 암모니아(NH3), 또는 아산화질소(N2O) 등의 질화물 기체를 도입하면, 유리 기판의 표면을 질화할 수 있다. 이 유리 기판의 표면에 형성된 질화물층은 질화규소를 주성분으로 하므로, 유리 기판으로부터 확산하는 불순물에 대한 블록킹층으로서 사용될 수 있다. 이 질화물층 위에 산화 규소 또는 질소를 함유하는 산화규소막을 플라즈마 CVD법으로 형성하여, 하지 절연막(112)으로 하여도 좋다.
그 밖에도, 산화규소 또는 질소를 함유하는 산화규소로 형성된 하지 절연막(112)의 표면에 대해 상기 플라즈마 처리를 행한 다음, 그 표면 및 표면으로부터 1 nm∼10 nm의 깊이의 부분에 질화 처리를 행할 수 있다. 이 극히 얇은 질화물층에 의해, 하지 절연막(112) 위에 후에 형성되는 반도체막에 응력의 영향을 주는 일이 없이, 하지 절연막(112)을 블록킹층으로 할 수 있다.
반도체막의 아래에 접하는 하지 절연막(112)은, 막 두께 0.01 nm∼10 nm, 바람직하게는 1 nm∼5 nm의 질화규소막 또는 산소를 함유하는 질화규소막으로 형성되는 것이 바람직하다. 반도체막에 대한 결정화 방법에 금속원소를 사용하는 경우, 그 금속원소를 게터링할 필요가 있다. 이때, 하지 절연막(112)이 산화규소막인 경우, 산화규소막과 반도체막과의 계면에서, 반도체막 중의 금속원소와 산화규소막 중의 산소가 반응하여 금속 산화물이 되어, 금속원소가 게터링되기 어려운 경우가 있다. 따라서, 반도체막에 접하는 하지 절연막(112)의 부분에는 산화규소막을 사용하지 않는 것이 바람직하다.
이어서, 본 실시형태에서는, 반도체막으로서, 실리콘을 주성분으로 하는 막을 60 nm∼70 nm의 막두께로 형성한다. 반도체막으로서는, 비정질 반도체막 또는 미(微)결정 반도체막을 CVD법으로 성막하고, 엑시머 레이저 등을 사용한 레이저 결정화법에 의해 결정화하여 형성된 결정성 반도체막을 사용할 수 있다. 미결정 반 도체막은 SiH4 등의 규소의 화합물로 된 기체를 글로 방전 분해함으로써 얻어질 수 있다. 규소의 화합물로 된 기체를 희석하여 사용함으로써, 미결정 반도체막을 용이하게 형성할 수 있다. CVD법으로 성막한 반도체막에는, 수소가 다량 함유되어 있기 때문에, 결정화를 행하기 전에, 탈수소화를 위한 열처리를 필요에 따라 행한다. 레이저 결정화를 행하는 경우에는, 미리 탈수소화를 위한 열처리를 행하는 것이 바람직하다. 결정성 반도체막 대신에, 비정질 반도체막을 사용하여도 좋다.
또한, 결정화 기술로서는, 할로겐 램프를 사용한 고속 열 어닐법(RTA법)이나, 가열로를 사용한 결정화 기술을 적용하는 것도 가능하다. 또한, 니켈 등의 금속원소를 결정핵으로 이용하여 비정질 반도체막을 고상성장시키는 방법을 이용하여도 좋다.
다음에, 실리콘을 주성분으로 하는 막을 포토리소그래피 공정을 거쳐 소정의 형상으로 형성한다. 본 실시형태에서는, 소정의 형상은 섬형상이며, 실리콘을 주성분으로 하는 섬형상 막(113)이 형성된다. 이 실리콘을 주성분으로 하는 섬형상 막(113)에, 불순물 원소로서 붕소(B)를 첨가하여도 좋다. 이때, 실리콘을 주성분으로 하는 섬형상 막(113) 중의 붕소의 농도는 1×1015 /cm∼1×1018 /cm3 (바람직하게는, 1×1016 /cm3∼5×1017 /cm3)로 한다.
실리콘을 주성분으로 하는 섬형상 막(113)을 덮도록, 제1 절연막(114)을 CVD법 또는 스퍼터링법에 의해 5 nm∼50 nm의 두께로 형성한다. 제1 절연막(114)은, 실리콘을 주성분으로 하는 섬형상 막(113)에 접하고, 게이트 절연막으로서 기능한 다.
제1 절연막(114)은, 산화규소(SiOx), 질화규소(SiNx), 질소를 함유하는 산화규소(SiOxNy)(x > y > 0), 산소를 함유하는 질화규소(SiNxOy)(x > y > 0) 중의 어느 것을 적절히 조합하여 적층 구조로 하여도 좋다. 본 실시형태에서는, 제1 절연막(114)을 SiNxOy막과 SiOxNy막의 적층 구조로 한다. 제1 절연막(114)의 표면을, 높은 전자 밀도 및 낮은 전자 온도의 상술한 플라즈마에 의한 산화 또는 질화 처리에 의해 치밀화하여도 좋다. 이 처리는 제1 절연막(114)의 성막에 앞서 행하여도 좋다. 즉, 실리콘을 주성분으로 하는 섬형상 막(113)의 표면에 대해 플라즈마 처리를 행한다. 이때, 기판 온도를 300℃∼450℃로 하여 산화분위기(O2, N2O 등) 또는 질화분위기(N2, NH3 등)에서 플라즈마 처리를 함으로써, 실리콘을 주성분으로 하는 섬형상 막(113)과 그 위에 퇴적되는 절연막과의 양호한 계면을 형성할 수 있다.
이어서, 제1 절연막(114) 위에, 게이트 전극이 되는 도전막을 형성한다. 그 도전막으로서는, 알루미늄(Al)막, 구리(Cu)막, 알루미늄 또는 구리를 주성분으로 하는 막, 크롬(Cr)막, 탄탈(Ta)막, 질화탄탈(TaNx)(x > 0)막, 티탄(Ti)막, 텅스텐(W)막, 질화텅스텐(WNx)(x > 0)막, 몰리브덴(Mo)막 중의 어느 하나, 상기 막들 중의 어느 것을 2종 이상 적층한 적층막, 예를 들면, Al막과 Ta막과의 적층, Al막과 Ti막과의 적층, TaNx막과 W막과의 적층 등을 사용할 수 있다. 본 실시형태에서는, 상기 도전막으로서, 약 30 nm의 질화탄탈(TaNx)과 약 370 nm의 텅스텐(W)과의 적층막으로 사용한다.
그 다음, 포토리소그래피 공정을 거쳐 상기 도전막으로 소정의 형상의 전극(116)을 형성한다(도 1(A)). 본 실시형태에서는, 도전막을 형성하는 적층막의 텅스텐(W)에 대해 선택적으로 제1 에칭을 행한다. 이때, 질화탄탈(TaNx)을 에칭하지 않도록, 질화탄탈(TaNx)에 대한 텅스텐(W)의 에칭 선택비가 높은 조건으로 에칭하는 것이 바람직하다. 제1 에칭 조건의 일례는 다음과 같다. CF4, Cl2, O2의 혼합 가스를 사용하고, 혼합비를 CF4/Cl2/O2 = 60 sccm/50 sccm/45 sccm로 하고, 0.67 Pa의 압력에서 코일형 전극에 2000 W의 전력을 공급하여, 플라즈마를 생성시킨다. 기판 측(시료 스테이지)에 150 W의 전력을 인가하고, 시료 스테이지의 온도를 -10℃로 한다.
포토리소그래피 공정에 사용되는 레지스트 마스크로서는, 수직 형상을 가지는 것을 사용할 수 있다. 제1 에칭을 행한 후, 레지스트 마스크를 박리하면, 얻어진 텅스텐(W)의 패턴(116a)의 측벽에 에칭에 의한 반응 생성물이 부착한다. 그 반응 생성물은, 옥살산을 주성분으로 하는 약액(상품 명칭: SPR301)에 60℃에서 10분간 침지(浸漬)함으로써 제거된다.
이어서, 텅스텐(W)의 패턴(116a)를 마스크로 사용하여, 질화탄탈(TaNx)(x > 0)에 대해 선택적으로 제2 에칭을 행한다. 이때, 제1 절연막(114)을 에칭하지 않 도록, 질화탄탈(TaNx)과 제1 절연막(114)과의 에칭 선택비가 높은 조건으로 에칭하는 것이 바람직하다. 또한, 텅스텐(W)을 에칭하지 않도록, 질화탄탈(TaNx)과 텅스텐(W)과의 에칭 선택비가 높은 에칭 조건으로 에칭하는 것이 바람직하다. 제2 에칭 조건의 일례는 다음과 같다. Cl2 가스를 사용하고, 2.00 Pa의 압력에서 코일형 전극에 1000 W의 전력을 공급하여, 플라즈마를 생성시킨다. 기판 측(시료 스테이지)에 50 W의 전력을 인가하고, 시료 스테이지의 온도를 -10℃로 한다.
제2 에칭에 의해, 질화탄탈(TaNx)의 패턴(116b)이 얻어지고, 그 패턴(116b)과 텅스텐(W)의 패턴(116a)을 조합하여, 대략 수직 형상의 전극(116)이 형성된다. 이 전극(116)은 게이트 전극 또는 게이트 배선으로서 기능한다. 후에 사이드월(sidewall)을 형성하지 않는 경우에는, 전극(116)의 형상이 수직 형상에 한정되는 것은 아니고, 텅스텐(W)의 패턴(116a)과 질화탄탈(TaNx)의 패턴(116b) 중의 어느 한쪽 또는 양쪽을 테이퍼 형상으로 형성하여도 좋다.
본 실시형태에서는 에칭으로서 드라이 에칭을 사용하고, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 이용하여 행할 수 있다.
다음에, 실리콘을 주성분으로 하는 섬형상 막(113)에 P형 또는 N형을 부여하는 불순물 원소의 도핑을 행한다(도 1(B)). 본 실시형태에서는, 제1 절연막(114)을 투과하여, 실리콘을 주성분으로 하는 섬형상 막(113)에 N형을 부여하는 불순물 원소인 인(P)을 첨가하여, 저농도 불순물 영역(113a)을 형성한다. 저농도 불순물 영역(113a) 중의 N형을 부여하는 불순물 원소의 농도는 1×1015 /cm3∼1×1018 /cm3 (바람직하게는, 1×1016/cm3∼5×1017 /cm3)로 한다. 불순물 원소의 도핑방법으로서는, 이온 도핑법 또는 이온 주입법을 이용할 수 있다. 인(P) 대신에, 비소(As)를 사용하여도 좋다.
다음에, 제1 절연막(114) 및 전극(116)을 덮도록, 제2 절연막을 형성한다. 본 실시형태에서는, 제2 절연막을, 플라즈마 CVD법에 의해 질소를 함유하는 산화규소막(SiOxNy)(x > y > 0)을 대략 100 nm의 두께로 성막하고, 그 후, 열 CVD법에 의해 산화규소막(SiOx)(x > 0)을 대략 200 nm의 두께로 성막하여 형성한다.
다음에, 수직방향을 주체로 한 이방성 에칭에 의해 제2 절연막을 선택적으로 에칭하여, 전극(116)의 측면에 접하는 절연물(117)을 형성한다(도 1(C)). 절연물(117)을 형성하는 공정에서, 전극(116)의 상면이 노출된다. 그러나, 마스크로서 사용하는 절연막이 전극(116) 위에 형성되는 경우에는, 전극(116)의 상면이 노출되지 않을 수도 있다. 전극(116)의 측면의 절연물(117)은 사이드월이 되고, 그 사이드월은 10 nm∼300 nm의 폭으로 형성될 수 있다.
이들 절연물(117)은, 실리콘을 주성분을 하는 섬형상 막(113)에 저농도 불순물 영역(113a)과 후술하는 고농도 불순물 영역 모두를 마련하기 위해 형성된다. 이 절연물(117)은 반드시 형성되어야 하는 것이 아니고, 필요에 따라 형성될 수 있다. 저농도 불순물 영역(113a)을 형성하지 않는 경우에는, 절연물(117)은 불필요 하다.
절연물(117)을 형성하는 공정에 의해, 제1 절연막(114)의 일부도 제거되어, 도 1(C)에 나타내는 바와 같은 절연막(118)이 되고, 실리콘을 주성분으로 하는 섬형상 막(113)의 일부(저농도 불순물 영역(113a)의 일부)가 노출된다. 이 노출된 부분이 후에 소스 영역 및 드레인 영역이 된다. 절연막(118)은 게이트 절연막으로서 기능한다. 제1 절연막(114)과 저농도 불순물 영역(113a)의 에칭 선택비가 낮은 경우에는, 노출된 부분인 저농도 불순물 영역(113a)이 오버에칭에 의해 막두께가 얇아진다.
그후, 도 1(D)에 나타내는 바와 같이, 전극(116), 절연물(117) 및 절연막(118)을 마스크로 하여, 실리콘을 주성분으로 하는 섬형상 막(113)(저농도 불순물 영역(113a))에 P형 또는 N형을 부여하는 불순물 원소의 도핑을 행하여, 고농도 불순물 영역(113b)을 형성한다. 이 고농도 불순물 영역(113b)이 소스 영역 및 드레인 영역에 대응한다. 본 실시형태에서는, 상기 불순물 원소로서 인을 사용한다.
도 2는 가로축에 도핑된 실리콘 표면으로부터의 깊이를 나타내고, 세로축에 인의 농도를 나타낸, 실리콘 중의 인의 깊이방향에 있어서의 농도 분포(깊이 프로파일)를 나타낸다. 도 2의 농도 분포를 얻기 위한 도핑 조건은, 사용 가스: PH3(포스핀)을 5%의 농도로 희석한 것, 가스 유량: 40 sccm, 가속전압: 10 kV, 전류밀도: 5.0 μA, 도즈량: 3.0×1015 /cm2의 조건(이하, 본 명세서에서는 "조건 A"라고 한다)과, 사용 가스: PH3(포스핀)을 5%의 농도로 희석한 것, 가스 유량: 40 sccm, 가속전 압: 20 kV, 전류밀도: 5.0 μA, 도즈량: 3.0×1015 /cm2의 조건(이하, 본 명세서에서는 "조건 B"라고 한다)이다.
도 2에서는, 가속전압이 10 kV인 "조건 A"를 실선으로 나타내고, 가속전압이 20 kV인 "조건 B"를 점선으로 나타낸다. 깊이가 20 nm보다 깊어질수록, "조건 A"에서의 인의 농도가 "조건 B"에서의 것보다 현저하게 낮아진다. 그리고, "조건 A"에서는, 깊이가 30 nm보다 깊은 영역에서 인의 농도가 1×1020 /cm3 이하이다. 한편, "조건 B"에서는, 깊이가 45 nm보다 얕은 영역에서 인의 농도가 1×1020 /cm3를 초과한다.
본 실시형태에서, 고농도 불순물 영역(113b)을 형성하기 위해 인을 도핑하는 조건으로서, 가속전압이 10 kV인 "조건 A"를 채용한다.
그 후, 열처리 등을 행함으로써, 도핑한 불순물 원소의 활성화를 행한다. 후술하는 단층 구조의 층간 절연막(120)을 형성한 후, 또는 적층 구조의 층간 절연막(120)의 제1 층 또는 제2 층을 형성한 후에, 활성화를 행하여도 좋다. 활성화의 방법으로서, 레이저광 조사, RTA, 노를 이용한 550℃ 이하, 4시간 이하의 가열처리 등이 사용될 수 있다. 또한, 이 활성화는, 고농도 불순물 영역(113b)에 함유된 인의 깊이방향에 있어서의 농도 분포가 균일화하지 않는 조건으로 행할 필요가 있다.
실리콘을 주성분으로 하는 섬형상 막(113)의 일부인 고농도 불순물 영역(113b), 및 전극(116)을 적어도 덮도록, 층간 절연막(120)을 600 nm 이상의 두께로 형성한다(도 3(A)). 이 층간 절연막(120)은 유기 재료 또는 무기 재료를 사용 하여 형성된다. 이 층간 절연막(120)은 단층 구조로 하여도 좋고, 2층 또는 3층의 적층 구조로 하여도 좋다. 본 실시형태에서는, 질화규소막을 질소를 함유하는 산화규소막(SiOxNy)(x > y > 0) 사이에 끼운 3층의 적층 구조를 층간 절연막(120)에 사용한다.
층간 절연막(120)에, 고농도 불순물 영역(113b)의 적어도 일부를 노출시키기 위한 콘택트 홀(121)을 드라이 에칭에 의해 형성한다(도 3(B)). 콘택트 홀(121)의 형성과 동시에, 전극(116)의 적어도 일부를 노출시키기 위한 콘택트 홀(도시되지 않음)을 층간 절연막(120)에 형성하여도 좋다. 그러나, 전극(116)에 대한 오버에칭의 깊이에 주의하여야 한다.
본 실시형태에서는, 콘택트 홀(121)을 형성하기 위한 드라이 에칭을 3 단계로 행한다. 본 실시형태에서 드라이 에칭에 사용하는 가스는 헬륨(He)과 CHF3의 혼합 가스이지만, 각 단계에서의 가스의 혼합비가 다르다. 제1 단계에서는, 혼합비를 CHF3/He = 50 sccm/100 sccm로 하고, 5.5 Pa의 압력으로 플라즈마를 생성시킨다. 제2 단계에서는, 혼합비를 CHF3/He = 7.5 sccm/142.5 sccm로 하고, 제1 단계와 같은 압력으로 약 200 nm의 나머지 막두께를 가지도록 층간 절연막(120)을 에칭한다. 제3 단계에서는, 층간 절연막(120)과 고농도 불순물 영역(113b)의 에칭 선택비가 높은 조건을 채용하기 위해 혼합비를 CHF3/He = 48 sccm/152 sccm로 하고, 제1 단계 및 제2 단계와 같은 압력으로 최종적으로 콘택트 홀(121)을 형성한다.
본 실시형태에서는, 제3 단계의 소요 시간을 제1 단계 및 제2 단계의 소요 시간보다 길게 설정하고, 제3 단계에서 오버에칭을 행한다. 이하, 본 명세서에서는, 상기 3개 단계를 "조건 C"라고 한다. 이 "조건 C"에 사용하는 가스로서는, CHF3 대신에 다른 가스 CxFy (x 및 y는 정의 정수), 예를 들면, CF4를 사용할 수 있고, 헬륨 대신에 다른 희가스, 예를 들면, 아르곤(Ar)을 사용할 수 있다.
이어서, 티탄(Ti)을 주성분으로 하는 층과 그 위의 알루미늄(Al)을 주성분으로 하는 층과의 적층 구조를 가지는 도전층을 스퍼터링법에 의해 콘택트 홀(121)에 형성하고, 포토리소그래피 공정을 거쳐 배선 또는 전극(122)을 형성한다(도 3(C)). 이렇게 하여, TFT가 제작된다. 티탄 대신에, 구리(Cu), 몰리브덴(Mo), 탄탈(Ta), 텅스텐(W) 등의, 알루미늄보다 고융점의 금속을 사용할 수 있다. 또한, 그 적층 구조는 도전성의 금속 질화물을 포함하여도 좋고, 알루미늄을 주성분으로 하는 층을 사용하지 않고 형성되어도 좋다. 배선 또는 전극(122)은 고농도 불순물 영역(113b)과 전기적으로 접속된다. 전극(116)의 적어도 일부를 노출시키기 위한 콘택트 홀(도시되지 않음)이 형성되어 있는 경우, 그 콘택트 홀에도 상기 도전층을 동시에 형성함으로써, 전극(116)과 전기적으로 접속되는 배선이 형성된다.
도 4(A)는, "조건 A"로 실리콘을 주성분으로 하는 막에 인을 도핑하여 형성된 고농도 불순물 영역(113b)과 배선 또는 전극(122)이, 층간 절연막(120)에 "조건 C"로 형성된 콘택트 홀을 통해 접속된 부분의 단면을 전자현미경으로 관찰하고 촬영한 사진을 나타낸다. 콘택트 홀을 형성할 때의 오버에칭의 결과로, 고농도 불순 물 영역(113b)은 배선 또는 전극(122)과 접하는 부분(콘택트 홀의 바닥부)보다 깊은 부분인 제1 영역에서 약 40 nm의 두께를 가진다. 고농도 불순물 영역(113b)은 제1 영역을 제외한 제2 영역에서 약 62 nm의 두께를 가지므로, 고농도 불순물 영역(113b)이 약 22 nm의 깊이까지 오버에칭된다. 이 고농도 불순물 영역(113b)이 오버에칭된 깊이 약 22 nm은 고농도 불순물 영역(113b)의 상기 두께 약 62 nm의 40% 이하에 상당한다. 고농도 불순물 영역(113b)의 시트 저항은 320 Ω/square∼340 Ω/square이다.
도 4(B)는, "조건 A"로 인이 도핑된 실리콘을 주성분으로 하는 막과 배선 또는 전극(122)과 같은 재료로 된 적층 구조의 배선 또는 전극과의 콘택트 구조를 가지는 소자의 콘택트 체인 저항을 측정한 결과를 나타낸다. 본 명세서에서, 콘택트 체인 저항이란, 도전체와 반도체, 도전체끼리, 또는 반도체끼리의 콘택트 구조를 1000개 직렬 접속한 소자(콘택트 체인)의 저항치를 말한다. 따라서, 도 4(B)에 나타낸 콘택트 체인 저항의 값의 1000분의 1이, "조건 A"로 인이 도핑된 실리콘을 주성분으로 하는 막과 배선 또는 전극과의 콘택트 체인 1개당 저항이고, 140 Ω 이상 170 Ω 이하인 것으로 계산된다. 이 결과는, 저저항이고 편차가 작은 것을 나타낸다. 도 4(B)에서, 가로축은 콘택트 체인이 형성된 서로 다른 기판을 나타내고, 세로축은 그 기판 각각에 형성된 콘택트 체인에 대하여 콘택트 체인 저항을 복수 개소에서 측정한 결과이다.
도 2를 참조하면, 도 4(A)에 나타내는 바와 같은, 고농도 불순물 영역(113b)에 함유된 인의 농도 분포는 다음과 같이 추정된다. 오버에칭되지 않은 표면으로 부터의 깊이가 22 nm까지인 영역(22 nm의 깊이보다 얕은 영역)에서의 인의 농도는 4×1020 /cm3 이상 1×1021 /cm3 이하이고, 오버에칭된 표면(배선 또는 전극(122))과 접하는 부분)에서의 인의 농도는 약 4×1020 /cm3이고, 22 nm의 깊이보다 깊은 영역에서의 인의 농도는 4×1020 /cm3보다 낮다.
따라서, 인의 농도가 4×1020/cm3 이상 1×1021 /cm3 이하인 영역의 고농도 불순물 영역(113b)은 드라이 에칭을 할 때 오버에칭되어 소실되기 쉽지만, 인의 농도가 4×1020 /cm3보다 낮은 영역, 특히 1×1020 /cm3 이하(0 /cm3를 하한으로 한다)의 영역의 고농도 불순물 영역(113b)은 드라이 에칭을 할 때 오버에칭되기 어렵다고 생각된다.
이렇게, 반도체막 중에 함유된 인과 같은 불순물 원소의 농도의 깊이방향 분포를 제어함으로써, 오버에칭의 깊이를 제어할 수 있다.
드라이 에칭에 의한 반도체막의 에칭 레이트가, 그 반도체막 중의 인 농도 및 그 반도체막에 인을 도핑할 때의 도즈량에 의해 변화하는 것을 실험으로 확인한 결과를 나타낸다. 또한, 에칭 레이트가 작다고 하는 것은 에칭되기 어렵다는 것을 의미한다.
드라이 에칭을 행하는 시료는, 인이 도핑된 실리콘을 주성분으로 하는 막이 기판 위에 형성된 것과, 인이 도핑되지 않은 실리콘을 주성분으로 하는 막이 기판위에 형성된 것이다. 인이 도핑된 시료는, 실리콘을 주성분으로 하는 막 중의 특 히 깊이방향에 있어서의 인의 농도 분포를 균일하게 하기 위해, 도핑한 후에 850℃, 2시간의 열처리를 행한 것이다. 인의 도핑은 도즈량만이 서로 다른 3가지 패턴의 조건으로 행하고, 그 3가지 패턴의 각 도즈량은 7×1013 /cm2, 7×1014 /cm2, 7×1015 /cm2이다. 열처리 후의 실리콘을 주성분으로 하는 막 중의 인의 농도를 SIMS(2차 이온질량 분석법)로 측정하였다. 그 결과, 인의 농도는, 7×1013 /cm2의 도즈량으로 도핑된 시료에서는 약 1×1019 /cm3, 7×1014 /cm2의 도즈량으로 도핑된 시료에서는 약 1×1020 /cm3, 7×1015 /cm2의 도즈량으로 도핑된 시료에서는 약 1×1021 /cm3이었다.
상기 시료에 대하여 헬륨과 CHF3의 혼합 가스를 사용한 드라이 에칭을 2분간 행하여 콘택트 홀을 형성했다. 형성된 콘택트 홀의 깊이는, 인이 도핑되지 않은 시료에서는 약 10 nm, 7×1013 /cm2의 도즈량으로 인이 도핑된 시료에서는 약 17.4 nm, 7×1014 /cm2의 도즈량으로 인이 도핑된 시료에서는 약 20.9 nm, 7×1015 /cm2의 도즈량으로 인이 도핑된 시료에서는 약 25.5 nm이었다. 이 결과는, 실리콘을 주성분으로 하는 막 중의 인의 농도가 낮을 수록 에칭 레이트가 작게 되고, 인이 도핑되지 않은 시료가 가장 낮은 에칭 레이트를 가지는 것을 나타낸다.
이상, 본 실시형태에서는, TFT를 제작하는 예를 들었지만, 본 명세서에 개시 하는 발명은 TFT 이외의 반도체소자에도 적용 가능하다. 예를 들면, 실리콘 기판을 사용한 전계효과형 트랜지스터를 제작할 수 있다. 이 경우, 하지 절연막(112) 및 실리콘을 주성분으로 하는 섬형상 막(113)을 형성하지 않는다. 기판(111)으로서 P형 실리콘 기판을 사용하는 경우, 그 실리콘 기판에 N형을 부여하는 불순물 원소를 도핑하여, 고농도 불순물 영역(113b)(소스 영역 및 드레인 영역)을 형성한다. 또한, 고농도 불순물 영역(113b)에 접하여 저농도 불순물 영역(113a)을 형성하여도 좋다. 고농도 불순물 영역(113b)을 형성할 때, 그 고농도 불순물 영역(113b)의 소정의 깊이보다 깊은 영역에 함유되는 N형을 부여하는 불순물 원소의 농도를 1×1020 /cm3 이하로 한다.
[비교예]
실시형태 1에 기재한 가속전압이 20 kV인 "조건 B"로 인의 도핑을 행한 경우를 나타낸다. 도 5(A)는, 실리콘을 주성분으로 하는 막에 "조건 B"로 인을 도핑한 고농도 불순물 영역(513b)과 배선 또는 전극(522)이 층간 절연막(520)에 형성된 콘택트 홀을 통해 접속된 부분의 단면을 전자현미경으로 관찰하고 촬영한 사진이다. 이 비교예는, 실시형태 1에 기재한 가속전압이 10 kV인 "조건 A" 대신에 "조건 B"로 인의 도핑을 행한 점에서만 실시형태 1과 다르다.
고농도 불순물 영역(513b)은 콘택트 홀을 형성할 때 과잉 에칭된 결과, 배선 또는 전극(522)과 접하는 부분보다 깊은 제1 영역에서 극히 얇은 두께를 가진다. 제1 영역의 두께는 콘택트 홀을 형성하기 전의 막두께의 50%에 달하지 않는다. 고 농도 불순물 영역(513b)은 제1 영역을 제외한 제2 영역에서는 약 60 nm의 두께를 가진다. 고농도 불순물 영역(513b)의 시트 저항은 190 Ω/square∼210 Ω/square이며, 이는 실시형태 1에서의 고농도 불순물 영역(113b)의 시트 저항보다 낮다. 이 결과는 인의 농도 분포의 차이에 기인한다.
도 5(B)는, "조건 B"로 인이 도핑된 실리콘을 주성분으로 하는 막과 배선 또는 전극(522)과의 콘택트 구조를 가지는 소자의 콘택트 체인 저항을 측정한 결과를 나타낸다. 도 5(B)에 나타내는 콘택트 체인 저항이 도 4(B)에 나타내는 콘택트 체인 저항보다 훨씬 더 높은 값을 나타내고, 또한 편차가 크다. 이 결과는, 상술한 바와 같이, 고농도 불순물 영역(513b)의 시트 저항이 작은 이점을 가지더라도, "조건 B"는 실용에는 부적당하다는 것을 의미한다. 도 5(B)에서, 가로축은 콘택트 체인이 형성된 서로 다른 기판을 나타내고, 세로축은 그 기판 각각에 형성된 콘택트 체인에 대하여 콘택트 체인 저항을 복수 개소에서 측정한 결과이다.
도 2를 참조하면, 도 5(A)에 나타내는 고농도 불순물 영역(513b)에 함유된 인의 농도 분포가 다음과 같이 추정된다. 오버에칭되지 않은 표면으로부터의 깊이가 45 nm까지인 영역(45 nm의 깊이보다 얕은 영역)에서의 인 농도는 1×1020 /cm3 초과 1×1021 /cm3 이하이고, 오버에칭된 표면(배선 또는 전극(522)과 접하는 부분)에서의 인 농도는 1×1020 /cm3∼2×1020 /cm3이다.
따라서, 인 농도가 1×1020 /cm3 초과 1×1021 /cm3 이하인 영역의 고농도 불순 물 영역(513b)은 드라이 에칭을 할 때 오버에칭되어 소실하기 쉽지만, 인 농도가 1×1020 /cm3 이하(0 /cm3를 하한으로 한다)인 영역의 고농도 불순물 영역(513b)은 드라이 에칭을 할 때 오버에칭되기 어렵다고 생각된다.
이 비교예의 결과는, "조건 B"로 인이 도핑된 실리콘을 주성분으로 하는 막의 두께가 45 nm 이하인 경우, 그 막은 오버에칭에 의해 소실되어 버릴 가능성이 높은 것을 나타낸다. 막이 이렇게 소실되어 버리는 경우, 콘택트 체인 저항은 도 5(B)에 나타내는 값보다 훨씬 더 커진다.
실시형태 1과 이 비교예에서 오버에칭의 깊이가 서로 다른 이유에 대하여 고찰한다. 실시형태 1과 이 비교예의 공정에서의 차이는 인을 도핑할 때의 가속전압의 차이뿐이다. 그러나, 그 가속전압의 차이에 의해, 도 2에 나타내는 바와 같이 인의 농도 분포가 달라지게 된다.
실시형태 1에서는, 고농도 불순물 영역(113b)은 10 nm의 깊이 부근에서 인의 농도가 최대가 된다. 10 nm보다 깊어지면, 인의 농도는 저하하고, 20 nm 부근에서는 인의 농도가 약 5×1020 /cm3가 되고, 30 nm보다 깊어지면, 인의 농도는 1×1020 /cm3 이하가 된다. 이 경우, 인의 농도가 저하하는 10 nm보다 깊어짐에 따라, 층간절연막(120)과 고농도 불순물 영역(113b)의 에칭 선택비가 높아진다. 즉, 고농도 불순물 영역(113b)의 에칭 레이트가 작아지기 때문에, 에칭이 억제된다. 따라서, 고농도 불순물 영역(113b)의 오버에칭이 약 22 nm의 깊이에서 정지한다.
한편, 이 비교예의 경우, 고농도 불순물 영역(513b)은 20 nm의 깊이 부근에 서 인의 농도가 최대가 되고, 20 nm보다 깊은 영역에서 간신히 인의 농도가 저하하기 시작하지만, 실시형태 1의 경우보다 훨씬 완만한 저하이다. 따라서, 실시형태 1의 경우와 달리, 층간 절연막(520)과 고농도 불순물 영역(513b)의 에칭 선택비가 낮고, 고농도 불순물 영역(513b)의 에칭이 억제되지 않는다. 따라서, 고농도 불순물 영역(513b)은 22 nm의 깊이보다 훨씬 깊은 곳까지 오버에칭되는 문제가 생긴다.
[실시형태 2]
본 실시형태는 실시형태 1과 다른 방법으로 TFT를 제작하는 예를 나타낸다.
콘택트 홀에 의해 개구되는 반도체막의 영역에 고농도 불순물 영역(소스 영역 및 드레인 영역)을 형성하는 도핑을, 콘택트 홀의 형성 전이 아니라 콘택트 홀을 형성한 후에 행한다. 그렇게 하면, 층간 절연막과 반도체막의 에칭 선택비가 높게 되고, 그들의 계면에서 에칭을 정지시키는 것이 용이하게 될 수 있다. 즉, 콘택트 홀을 형성하는 경우, 그 반도체막을 오버에칭하지 않고, 그 층간 절연막을 완전히 제거하는 것이 가능하게 된다. 이하에, 구체적인 예를 설명한다.
실시형태 1에 따라, 도 1(C)에 나타내는 바와 같은, 실리콘을 주성분으로 하는 섬형상 막(113)의 일부(저농도 불순물 영역(113a)의 일부)를 노출시키는 공정까지를 행한다. 그 노출된 영역의 일부, 즉, 나중에 콘택트 홀에 의해 개구되는 영역을 레지스트 마스크 등의 마스크로 덮는다. 그리고, 비교예에서 채용한 "조건 B"로 실리콘을 주성분으로 하는 섬형상 막(113)에 인을 도핑하여 고농도 불순물 영역(613b)을 형성한다(도 6(A)). 한편, 레지스트 마스크 등의 마스크로 덮인 영역에는, 고농도 불순물 영역(613b)이 형성되지 않는다. "조건 B"로 인의 도핑을 행 하는 것은 고농도 불순물 영역(613b)의 시트 저항을 낮게 하기 위함이다. "조건 B" 대신에 실시형태 1에서 채용한 "조건 A"로 도핑을 행하여도 좋다. 그 후, 사용한 레지스트 마스크를 제거하고, 실시형태 1에 기재한 층간 절연막(120)을 형성한다.
층간 절연막(120)에 드라이 에칭을 행하여 콘택트 홀(621)을 형성한다(도 6(B)). 이때, 콘택트 홀(621)의 바닥부에는, 고농도 불순물 영역(613b)이 형성되지 않는다. 본 실시형태에서는, 층간 절연막(120)과 실리콘을 주성분으로 하는 섬형상 막(113)(저농도 불순물 영역(113a))의 에칭 선택비가 높은 조건으로 드라이 에칭을 행한다, 예를 들면, 헬륨(He)과 CHF3의 혼합 가스를 사용하고, 그 혼합비를 CHF3/He = 56 sccm/144 sccm로 하고, 7.5 Pa의 압력에서 드라이 에칭을 행한다. 실시형태 1에 기재한 "조건 C"의 제3 단계의 소요 시간을 단축하여, 실리콘을 주성분으로 하는 섬형상 막(113)(저농도 불순물 영역(113a))을 오버에칭함이 없이 드라이 에칭을 행하여도 좋다. 이 콘택트 홀(621)을 도 6(C)에 나타내는 고농도 불순물 영역(613b)이 형성되는 모든 영역을 노출시키는 크기로 형성하는 경우에는, 레지스트 마스크 등의 마스크로 덮고 인의 도핑을 행하는 상술한 공정은 필요없다.
또한, 이 콘택트 홀(621)을 통하여, 실리콘을 주성분으로 하는 섬형상 막(113)(저농도 불순물 영역(113a))에 고농도 불순물 영역(613b)을 형성하기 위해 "조건 B"로 인의 도핑을 행한다(도 6(C)). "조건 B" 대신에 "조건 A"로 도핑을 행하여도 좋다. 그 후, 도핑한 불순물 원소의 활성화를 행한다.
그 후, 콘택트 홀(621)에, 실시형태 1에 기재한 배선 또는 전극(122)을 형성한다(도 6(D)).
본 실시형태에서는, 실시형태 1과 비교하여 공정이 복잡하지만, 인의 도핑을"조건 B"로 행할 수 있으므로, 고농도 불순물 영역(613b)의 시트 저항을 낮게 할 수 있고, 고농도 불순물 영역(613b)이 오버에칭되지 않는다. 그러나, 본 실시형태에서도, 실시형태 1과 마찬가지로, 고농도 불순물 영역(613b)이 오버에칭되도록 콘택트 홀(621)을 형성하여도 좋다.
[실시예 1]
본 명세서에 개시하는 발명의 TFT를 사용하여 제작되는 표시장치로서, 액정 표시장치와 전계 발광(electroluminescence) 표시장치의 예를 나타낸다. 이하, 본 명세서에서는, 전계 발광 표시장치를 EL 표시장치라 칭한다.
도 7은 액정 표시장치의 단면의 일례를 나타낸다. 제1 기판(701)과 제2 기판(702) 사이에 액정층(704)을 가지고, 그들 기판끼리는 시일(seal)재(700)에 의해 접착되어 있다. 제1 기판(701) 위에는 적어도 화소부(703)가 형성되고, 제2 기판(702) 위에는 적어도 착색층(705)이 인쇄법 등으로 형성되어 있다. 착색층(705)은 컬러 표시를 행할 때 필요하고, RGB 방식을 사용하는 경우에는, 적, 녹, 청의 각 색에 대응한 착색층이 각 화소에 대응하여 형성되어 있다. 제1 기판(701) 및 제2 기판(702)의 외측에는, 각각 편광판(706, 707)이 형성되어 있다. 또한, 편광판(707)의 표면에는 보호막(716)이 형성되어, 외부으로부터의 충격을 완화한다.
화소부(703)에는 각 화소에 대응하여 반도체소자인 TFT가 형성되고, 이것에 본 명세서에 개시하는 발명의 TFT가 적용될 수 있다. 그렇게 함으로써, 각 화소의 TFT는 동작불량 없이 정상으로 동작하기 때문에, 점 결함, 선 결함 등의 표시화상의 결함을 저감할 수 있다.
제1 기판(701) 위에 형성된 접속단자(708)에는 FPC(709)를 통하여 배선 기판(710)이 접속된다. FPC(709) 또는 접속배선 위에는 구동회로(711)(IC 칩 등)가 형성되고, 배선 기판(710) 위에는 컨트롤 회로나 전원 회로 등의 외부 회로(712)가 형성된다.
냉음극관(713), 반사판(714), 및 광학 필름(715)이 백라이트 유닛이고, 이들이 광원이 된다. 제1 기판(701), 제2 기판(702), 상기 광원, 배선 기판(710), 및 FPC(709)는 베젤(bezel)(717)에 의해 보유 및 보호된다.
도 8(A)∼도 8(C)는 액정 표시장치, EL 표시장치 등의 표시장치를 상면에서 본 개략도이다.
도 8(A)에서, 기판(800) 위에, 다수의 화소(802)가 매트릭스 형상으로 배열된 화소부(801), 주사선 측 입력단자(803), 및 신호선 측 입력단자(804)가 형성되어 있다. 화소(802)는 주사선 측 입력단자(803)로부터 연장하여 있는 주사선과 신호선 측 입력단자(804)로부터 연장하여 있는 신호선의 교차부에 매트릭스 형상으로 배열되어 있다. 다수의 화소(802) 각각은 스위칭 소자인 TFT와 화소전극을 구비하고 있다. 도 8(A)는 주사선 및 신호선에 입력되는 신호를, 주사선 측 입력단자(803) 및 신호선 측 입력단자(804)를 통하여, 기판 외부에 접속된 구동회로에 의해 제어하는 예를 나타내지만, 기판 위에 구동회로를 형성하는 COG 방식이라도 좋 다.
도 8(B)는 화소부(811) 및 주사선 구동회로(812)가 기판(810) 위에 형성된 예를 나타낸다. 부호 814는 도 8(A)의 것과 같은 신호선 측 입력단자이다. 또한, 도 8(C)는 화소부(821), 주사선 구동회로(822) 및 신호선 구동회로(824)가 기판(820) 위에 형성된 예를 나타낸다.
도 8(B)에 나타내는 주사선 구동회로(812)와, 도 8(C)에 나타내는 주사선 구동회로(822) 및 신호선 구동회로(824)는 TFT에 의해 형성되고, 화소부에 형성되는 TFT와 동시에 형성될 수 있다. 그러나, 주사선 구동회로 및 신호선 구동회로는 고속동작이 요구되기 때문에, 이들 회로에 사용하는 TFT에는, 비정질 반도체막 대신에 결정성 반도체막을 채널 형성 영역에 사용한 TFT를 채용하면 좋다.
본 명세서에 개시하는 발명의 TFT를, 도 8(A), 도 8(B), 및 도 8(C)에 나타내는 화소부뿐만 아니라, 도 8(B)에 나타내는 주사선 구동회로(812)와, 도 8(C)에 나타내는 주사선 구동회로(822) 및 신호선 구동회로(824)에도 채용함으로써, 수율을 향상시킬 수 있다.
도 9는 EL 표시장치의 단면의 일례를 나타낸다. 이 EL 표시장치는 단자부(900), 구동회로부(901) 및 화소부(902)를 가지고 있다. 구동회로부(901)는 P채널형 TFT(910) 및 N채널형 TFT(911)를 가지고, 화소부(902)는 스위칭용 TFT(912) 및 구동용 TFT(913)를 가진다. 구동회로부(901)와 화소부(902)는 동일 기판 위에 형성된다.
도 9는 스위칭용 TFT(912) 및 구동용 TFT(913)로서, 이른바 멀티게이트 구조 를 나타내는데, 이것은 TFT의 오프 전류를 저감시키는 것이 목적이다. 스위칭용 TFT(912)는, 예를 들면, N채널형 TFT로 할 수 있고, 구동용 TFT(913)는, 예를 들면, P채널형 TFT로 할 수 있다. 스위칭용 TFT(912)의 게이트 전극은 주사선에 전기적으로 접속되고, 스위칭용 TFT(912)의 소스 영역 또는 드레인 영역에 콘택트 홀을 통하여 접속된 전극 또는 배선은 신호선에 전기적으로 접속되어 있다.
구동용 TFT(913)의 소스 영역 또는 드레인 영역에 층간 절연막에 형성된 콘택트 홀을 통하여 접속된 전극 또는 배선은, 양극과 음극, 및 그들의 사이에 배치된 발광층이 적층된 발광소자(914)에 전기적으로 접속된다. 도 9는, 층간 절연막 위에 그 전극 또는 배선이 형성되고, 그 위에 다른 층간 절연막이 형성되고, 그 위에 발광소자(914)가 형성된 구성을 나타내지만, 반드시 이 구성에 한정되는 것은 아니다. 발광소자(914)의 음극과 양극 중의 어느 한쪽 또는 모두에 ITO(Indium Tin Oxide)막 등의 투명 도전막을 사용할 수 있고, 이 투명 도전막은 스퍼터링법 또는 인쇄법(잉크젯 등의 액적 토출법, 스크린 인쇄법 등)에 의해 형성된다. 투명 도전막을 형성하는 재료는 상기 ITO에 한정되지 않고, 투광성과 도전성을 가지는 다른 재료도 사용될 수 있다. 음극과 양극 모두에 투명 도전막을 사용함으로써, 발광층으로부터의 광을 상방 및 하방으로 사출시킬 수 있기 때문에, EL 표시장치의 앞면과 뒷면의 양 방향으로부터 화상을 볼 수 있다.
본 명세서에 개시하는 발명의 TFT는 화소부(902)에 적용될 수 있다. 그렇게 함으로써, 액정 표시장치의 경우와 같이, 점 결함, 선 결함 등의 표시화상의 결함을 저감할 수 있다. 또는, 이 TFT를 화소부(902)뿐만 아니라, 구동회로(901)에도 적용함으로써, 수율을 향상시킬 수 있다.
본 실시예에 나타낸 표시장치는 여러가지 전자기기에 탑재된다. 그러한 전자기기의 예로서, 텔레비전 수상기, 카메라(비디오 카메라, 디지털 카메라 등), 내비게이션 시스템, 음향재생장치(카 오디오, 오디오 컴포넌트 등), 퍼스널 컴퓨터, 게임기기, 휴대형 정보 단말기(모바일 컴퓨터, 휴대 전화기, 휴대형 게임기 또는 전자서적 등), 기록 매체를 구비한 화상재생장치(구체적으로는 DVD(Digital Versatile Disc) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 표시장치를 구비하고 있는 장치) 등을 들 수 있다. 본 실시예에 나타낸 표시장치는 이들 전자기기의 표시부 등에 탑재된다.
도 10(A)는 텔레비전 수상기의 일례를 나타내고, 이 텔레비전 수상기는 케이스(1001), 표시부(1002), 스피커(1003), 조작부(1004), 비디오 입력단자(1005) 등을 포함한다. 본 명세서에 개시하는 발명의 TFT를 사용하여 제작된 액정 표시장치, EL 표시장치 등의 표시장치는 표시부(1002)에 적용된다.
도 10(B) 및 도 10(C)는 디지털 카메라의 일례를 나타낸다. 도 10(B)는 디지털 카메라를 전방에서 본 도면이고, 부호 1011은 릴리스 버튼, 1012는 메인 스위치, 1013은 뷰파인더, 1014는 스트로보, 1015는 렌즈, 1016은 케이스를 나타낸다. 도 10(C)는 상기 카메라를 후방에서 본 도면이고, 부호 1017은 뷰파인더 접안창, 1018은 표시부, 1019 및 1020은 조작 버튼을 나타낸다. 본 명세서에 개시하는 발명의 TFT를 사용하여 제작된 액정 표시장치, EL 표시장치 등의 표시장치는 표시부(1018)에 적용된다.
도 10(D)는 휴대 전화기의 일례를 나타내고, 이 휴대 전화기는, 조작 스위치류(1024), 마이크로폰(1025) 등이 구비된 본체(A)(1021)와, 표시 패널(A)(1028), 표시 패널(B)(1029), 스피커(1026) 등이 구비된 본체(B)(1022)를 가지고 있다. 본체(A)(1021)와 본체(B)(1022)는 경첩(1030)으로 개폐 가능하게 연결되어 있다. 표시 패널(A)(1028)과 표시 패널(B)(1029)은 회로기판(1027)과 함께 본체(B)(1022)의 케이스(1023) 안에 수납된다. 표시 패널(A)(1028)과 표시 패널(B)(1029)의 화소부는 케이스(1023)에 형성된 개구창으로부터 보이도록 배치되어 있다. 본 명세서에 개시하는 발명의 TFT를 사용하여 제작된 액정 표시장치, EL 표시장치 등의 표시장치는 표시 패널(A)(1028)과 표시 패널(B)(1029)에 적용된다.
표시 패널(A)(1028)과 표시 패널(B)(1029)의 화소수 등의 규정을 이 휴대 전화기의 기능에 따라 적절히 설정할 수 있다. 예를 들면, 표시 패널(A)(1028)을 주화면으로 하고, 표시 패널(B)(1029)을 부화면으로 하여 조합할 수 있다.
이러한 표시 패널을 사용함으로써, 표시 패널(A)(1028)을 문자나 화상을 표시하는 고정세(高精細)한 컬러 표시 화면으로 하고, 표시 패널(B)(1029)을 문자정보를 표시하는 단색의 정보 표시 화면으로 할 수 있다. 특히, 표시 패널(B)(1029)을 액티브 매트릭스형으로 하고 고정세화함으로써, 다양한 문자 정보를 표시할 수 있고, 한 화면당 정보표시밀도를 향상시킬 수 있다. 예를 들면, 표시 패널(A)(1028)을 2∼2.5인치, 64계조, 26만색의 QVGA(320 도트×240 도트)로 하고, 표시 패널(B)(1029)을 2∼8계조의 단색, 180∼220 ppi의 고정세한 패널로 하여, 로마자, 히라가나, 가타카나, 숫자, 한자 등을 표시할 수 있다.
본 실시예의 휴대 전화기는 그의 기능이나 용도에 따라 다양한 양태로 변경될 수 있다. 예를 들면, 경첩(1030) 등의 부위에 촬상소자를 설치하여, 카메라가 딸린 휴대 전화기로 할 수도 있다. 또한, 조작 스위치류(1024), 표시 패널(A)(1028) 및 표시 패널(B)(1029)을 하나의 케이스 안에 넣은 구성으로 하여도 좋다.
본 실시예는 실시형태 1 및 실시형태 2와 조합하여 실시될 수 있다.
[실시예 2]
본 명세서에 개시하는 발명의 트랜지스터는 집적회로 또는 비접촉형 집적회로장치(무선 IC 태그(tag), RFID(Radio Frequency Identification) 태그로 불리기도 함) 등의 반도체장치에 사용될 수 있다. 이 비접촉형 집적회로장치(이하, 본 명세서에서는 무선 IC 태그라 한다)를 실시예 1에 나타낸 것과 같은 다양한 전자기기에 부착하여, 그 전자기기의 유통경로 등을 명확하게 할 수 있다.
도 11(A) 및 도 11(B)는 무선 IC 태그의 일례를 블록도로 나타낸다. 무선 IC 태그(1100)는 비접촉으로 데이터를 교신할 수 있고, 전원 회로(1101), 클록 발생 회로(1102), 데이터 복조/변조 회로(1103), 제어 회로(1104), 인터페이스 회로(1105), 기억회로(1106), 버스(1107), 및 안테나(1108)를 가진다. 도 11(B)는 도 11(A)의 무선 IC 태그에 CPU(1121)를 더 구비한 무선 IC 태그를 나타낸다.
전원 회로(1101)는 안테나(1108)로부터 입력된 교류신호를 기준으로 전원을 생성한다. 클록발생회로(1102)는 안테나(1108)로부터 입력된 신호를 기준으로 클록신호를 생성한다. 데이터 복조/변조회로(1103)는 리더/라이터(1109)와 교신하는 데이터를 복조/변조한다. 제어회로(1104)는 기억회로(1106)를 제어한다. 안테나(1108)는 신호의 수신과 데이터의 송신을 행한다.
안테나(1108)를 형성하는 재료로서는, 예를 들면, 금, 은, 구리, 알루미늄, 페라이트, 세라믹 등을 사용할 수 있다. 안테나(1108)의 형상은, 예를 들면, 다이폴형, 원 형상의 루프형, 나선 형상의 스파이럴형, 평탄한 직방체 형상의 패치형으로 할 수 있다.
무선 IC 태그(1100)를 구성하는 회로는 본 명세서에 개시하는 발명의 트랜지스터를 사용하여 제작될 수 있다. 안테나(1108)는 그 트랜지스터와 전기적으로 접속되도록 형성된다. 안테나(1108)는 스퍼터링법 또는 CVD법과 포토리소그래피 공정의 조합, 포토리소그래피 공정을 필요로 하지 않는 스크린 인쇄법, 또는 액적 토출법 등에 의해 기판 위에 트랜지스터와 함께 제작될 수 있다. 또는, 안테나(1108)로서 이미 제작한 부품과, 트랜지스터가 형성된 기판을, 도전성 페이스트 등에 의해 접착함으로써, 안테나(1108)와 트랜지스터를 전기적으로 접속할 수도 있다.
기억회로(1106)로서, DRAM, SRAM, 마스크 ROM, EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory), 플래시 메모리, 유기 메모리 등이 사용될 수 있다. 유기 메모리는, 유기 화합물층을 한 쌍의 전극 사이에 형성한 구조, 또는 유기 화합물 또는 무기 화합물을 가지는 층을 한 쌍의 전극 사이에 형성한 구조이고, 무선 IC 태그의 기억회로(1106)에 채용됨으로써, 무선 IC 태그의 소형화, 박형화, 경량화에 기여한다.
무선 IC 태그는 종래의 바코드보다 제작비용이 비싸기 때문에, 비용저감을 도모할 필요가 있다. 본 명세서에 개시하는 발명을 이용하여 무선 IC 태그를 제작함으로써, 수율이 향상되고, 고품질이고 성능 편차가 적은 무선 IC 태그를 저가격으로 제공할 수 있다.
도 12(A)∼도 12(E)는 무선 IC 태그의 사용례를 나타낸다. 정보가 기록된 기록매체(1201) 자체 또는 기록매체(1201)가 수납되는 케이스, 서적(1202), 상품의 패키지(1203), 의류(1204), 유리 또는 플라스틱제 병(1205) 등의 물품에 무선 IC 태그를 부착하여, 무선 IC 태그가 설치된 물품의 매상, 재고, 대출 및 반환의 관리, 분실 또는 도난의 방지, 회수 등의 용도에 이용할 수 있다. 도 12(A)∼도 12(E)의 각 도면에서, 무선 IC 태그의 부착 위치(1200)의 예를 나타낸다.
본 실시예는 실시형태 1, 실시형태 2, 실시예 1과 조합하여 실시될 수 있다.
반도체막의 두께가 얇은 경우라도, 콘택트 홀의 바닥부에서 그 반도체막이 소실하지 않게 될 수 있다. 또한, 콘택트 홀의 바닥부에서 그 반도체막은 콘택트 홀이 형성되지 않은 부분의 두께의 50% 이상에 대응하는 두께를 잔존시킬 수 있다. 따라서, 콘택트 홀을 통해 접속하는 반도체막과 배선 또는 전극의 콘택트 저항의 상승이 억제될 수 있다.
절연막을 드라이 에칭하여 콘택트 홀을 형성할 때, 소망의 깊이에서 오버에칭을 정지시킬 수 있다. 따라서, 콘택트 홀의 바닥부에서 절연막이 완전히 제거된, 콘택트 불량이 없는 트랜지스터가 얻어질 수 있다.

Claims (36)

  1. P형 또는 N형을 부여하는 불순물 원소를 포함하는 반도체막;
    상기 반도체막 위에 형성된 절연막; 및
    적어도 상기 절연막에 형성된 콘택트 홀을 통하여 상기 반도체막에 전기적으로 접속된 전극 또는 배선을 포함하고;
    상기 반도체막은, 소정의 깊이보다 깊은 영역에 포함되는 상기 불순물 원소의 농도가 제1 범위이고, 상기 소정의 깊이보다 얕은 영역에 포함되는 상기 불순물 원소의 농도가 상기 제1 범위보다 높은 제2 범위이고,
    상기 반도체막의, 상기 전극 또는 배선과 접하는 부분보다 깊은 영역은, 상기 불순물 원소의 농도가 상기 제1 범위인 것을 특징으로 하는 트랜지스터.
  2. 제 1 항에 있어서, 상기 불순물 원소가 인이고, 상기 반도체막은 실리콘을 주성분으로 하는 막인 것을 특징으로 하는 트랜지스터.
  3. 제 1 항에 있어서, 상기 제1 범위가 1×1020 /cm3 이하이고, 상기 제2 범위가 1×1020 /cm3 초과 1×1021 /cm3 이하인 것을 특징으로 하는 트랜지스터.
  4. 적어도 화소에 박막트랜지스터를 사용하는 액정 표시장치에 있어서,
    상기 박막트랜지스터가 제 1 항에 기재된 트랜지스터인 것을 특징으로 하는 액정 표시장치.
  5. 적어도 화소에 박막트랜지스터를 사용하는 전계 발광(electroluminescence) 표시장치에 있어서,
    상기 박막트랜지스터가 제 1 항에 기재된 트랜지스터인 것을 특징으로 하는 전계 발광 표시장치.
  6. 적어도 화소에 박막트랜지스터를 사용하는 액정 표시장치가 탑재된 전자기기에 있어서,
    상기 박막트랜지스터가 제 1 항에 기재된 트랜지스터인 것을 특징으로 하는 전자기기.
  7. 적어도 화소에 박막트랜지스터를 사용하는 전계 발광 표시장치가 탑재된 전자기기에 있어서,
    상기 박막트랜지스터가 제 1 항에 기재된 트랜지스터인 것을 특징으로 하는 전자기기.
  8. 제 1 항에 기재된 트랜지스터를 사용하는 반도체장치.
  9. 제 1 항에 기재된 트랜지스터를 사용하는 무선 IC 태그.
  10. P형 또는 N형을 부여하는 불순물 원소를 포함하는 소스 영역 및 드레인 영역;
    상기 소스 영역 및 드레인 영역 위에 형성되는 절연막; 및
    적어도 상기 절연막에 형성된 콘택트 홀을 통하여 상기 소스 영역 및 드레인 영역 중의 어느 한쪽에 전기적으로 접속된 전극 또는 배선을 포함하고;
    상기 소스 영역 및 드레인 영역은, 소정의 깊이보다 깊은 영역에 포함되는 상기 불순물 원소의 농도가 제1 범위이고, 상기 소정의 깊이보다 얕은 영역에 포함되는 상기 불순물 원소의 농도가 상기 제1 범위보다 높은 제2 범위이고,
    상기 소스 영역 및 드레인영역 중의 어느 한쪽의, 상기 전극 또는 배선과 접하는 부분보다 깊은 영역은, 상기 불순물 원소의 농도가 상기 제1 범위인 것을 특징으로 하는 트랜지스터.
  11. 제 10 항에 있어서, 상기 불순물 원소가 인이고, 상기 소스 영역 및 드레인 영역이 실리콘 기판에 형성되어 있는 것을 특징으로 하는 트랜지스터.
  12. 제 10 항에 있어서, 상기 제1 범위가 1×1020 /cm3 이하이고, 상기 제2 범위가 1×1020 /cm3 초과 1×1021 /cm3 이하인 것을 특징으로 하는 트랜지스터.
  13. 적어도 화소에 박막트랜지스터를 사용하는 액정 표시장치에 있어서,
    상기 박막트랜지스터가 제 10 항에 기재된 트랜지스터인 것을 특징으로 하는 액정 표시장치.
  14. 적어도 화소에 박막트랜지스터를 사용하는 전계 발광 표시장치에 있어서,
    상기 박막트랜지스터가 제 10 항에 기재된 트랜지스터인 것을 특징으로 하는 전계 발광 표시장치.
  15. 적어도 화소에 박막트랜지스터를 사용하는 액정 표시장치가 탑재된 전자기기에 있어서,
    상기 박막트랜지스터가 제 10 항에 기재된 트랜지스터인 것을 특징으로 하는 전자기기.
  16. 적어도 화소에 박막트랜지스터를 사용하는 전계 발광 표시장치가 탑재된 전자기기에 있어서,
    상기 박막트랜지스터가 제 10 항에 기재된 트랜지스터인 것을 특징으로 하는 전자기기.
  17. 제 10 항에 기재된 트랜지스터를 사용하는 반도체장치.
  18. 제 10 항에 기재된 트랜지스터를 사용하는 무선 IC 태그.
  19. P형 또는 N형을 부여하는 불순물 원소를 포함하는 소스 영역 및 드레인 영역이 형성된 반도체막;
    상기 반도체막 위에 형성된 절연막;
    적어도 상기 절연막에 형성된 콘택트 홀을 통하여 상기 소스 영역 및 드레인 영역 중의 어느 한쪽에 전기적으로 접속된 전극 또는 배선을 포함하고;
    상기 소스 영역 및 드레인 영역은, 소정의 깊이보다 깊은 영역에 포함되는 상기 불순물 원소의 농도가 제1 범위이고, 상기 소정의 깊이보다 얕은 영역에 포함되는 상기 불순물 원소의 농도가 상기 제1 범위보다 높은 제2 범위이고,
    상기 소스 영역 및 드레인 영역 중의 어느 한쪽의, 상기 전극 또는 배선과 접하는 부분보다 깊은 제1 영역은, 상기 불순물 원소의 농도가 상기 제1 범위이고,
    상기 제1 영역의 두께는, 상기 제1 영역을 제외한 상기 소스 영역 및 드레인 영역 중의 어느 한쪽의 제2 영역의 두께보다 얇고, 상기 제2 영역의 두께의 50%를 하한으로 하는 것을 특징으로 하는 트랜지스터.
  20. 제 19 항에 있어서, 상기 불순물 원소가 인이고, 상기 반도체막은 실리콘을 주성분으로 하는 막인 것을 특징으로 하는 트랜지스터.
  21. 제 19 항에 있어서, 상기 제1 범위가 1×1020 /cm3 이하이고, 상기 제2 범위가 1×1020 /cm3 초과 1×1021 /cm3 이하인 것을 특징으로 하는 트랜지스터.
  22. 적어도 화소에 박막트랜지스터를 사용하는 액정 표시장치에 있어서,
    상기 박막트랜지스터가 제 19 항에 기재된 트랜지스터인 것을 특징으로 하는 액정 표시장치.
  23. 적어도 화소에 박막트랜지스터를 사용하는 전계 발광 표시장치에 있어서,
    상기 박막트랜지스터가 제 19 항에 기재된 트랜지스터인 것을 특징으로 하는 전계 발광 표시장치.
  24. 적어도 화소에 박막트랜지스터를 사용하는 액정 표시장치가 탑재된 전자기기에 있어서,
    상기 박막트랜지스터가 제 19 항에 기재된 트랜지스터인 것을 특징으로 하는 전자기기.
  25. 적어도 화소에 박막트랜지스터를 사용하는 전계 발광 표시장치가 탑재된 전자기기에 있어서,
    상기 박막트랜지스터가 제 19 항에 기재된 트랜지스터인 것을 특징으로 하는 전자기기.
  26. 제 19 항에 기재된 트랜지스터를 사용하는 반도체장치.
  27. 제 19 항에 기재된 트랜지스터를 사용하는 무선 IC 태그.
  28. P형 또는 N형을 부여하는 불순물 원소를 포함하는 반도체막;
    상기 반도체막 위에 형성된 절연막;
    적어도 상기 절연막에 형성된 콘택트 홀을 통하여 상기 반도체막에 전기적으로 접속된 전극 또는 배선을 포함하고;
    상기 반도체막은 제1 영역과, 이 제1 영역보다 불순물 농도가 높은 제2 영역을 포함하고, 상기 제1 영역은 상기 제2 영역보다 깊고,
    상기 전극 또는 상기 배선의 바로 아래에 위치하는 상기 반도체막의 상기 제2 영역은, 상기 전극 또는 상기 배선의 아래에 위치하지 않는, 상기 제2 영역의 부분보다 얇은 것을 특징으로 하는 트랜지스터.
  29. 제 28 항에 있어서, 상기 불순물 원소가 인이고, 상기 반도체막은 실리콘을 주성분으로 하는 막인 것을 특징으로 하는 트랜지스터.
  30. 제 28 항에 있어서, 상기 제1 영역의 상기 불순물 원소의 농도가 1×1020 /cm3 이하이고, 상기 제2 영역의 상기 불순물 원소의 농도가 1×1020 /cm3 초과 1×1021 /cm3 이하인 것을 특징으로 하는 트랜지스터.
  31. 적어도 화소에 박막트랜지스터를 사용하는 액정 표시장치에 있어서,
    상기 박막트랜지스터가 제 28 항에 기재된 트랜지스터인 것을 특징으로 하는 액정 표시장치.
  32. 적어도 화소에 박막트랜지스터를 사용하는 전계 발광 표시장치에 있어서,
    상기 박막트랜지스터가 제 28 항에 기재된 트랜지스터인 것을 특징으로 하는 전계 발광 표시장치.
  33. 적어도 화소에 박막트랜지스터를 사용하는 액정 표시장치가 탑재된 전자기기에 있어서,
    상기 박막트랜지스터가 제 28 항에 기재된 트랜지스터인 것을 특징으로 하는 전자기기.
  34. 적어도 화소에 박막트랜지스터를 사용하는 전계 발광 표시장치가 탑재된 전자기기에 있어서,
    상기 박막트랜지스터가 제 28 항에 기재된 트랜지스터인 것을 특징으로 하는 전자기기.
  35. 제 28 항에 기재된 트랜지스터를 사용하는 반도체장치.
  36. 제 28 항에 기재된 트랜지스터를 사용하는 무선 IC 태그.
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