KR20070020347A - 발광 디바이스 및 그 제조 방법 - Google Patents

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KR20070020347A
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아바고 테크놀로지스 이씨비유 아이피 (싱가포르) 피티이 리미티드
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Abstract

발광 디바이스는 주입된 전하에 반응하여 광을 발생시키도록 형성된 활성 영역과, n-형 재료 층 및 p-형 재료 층을 포함하며, 이때 n-형 재료 층 및 p-형 재료 층 적어도 하나는 적어도 두 가지 도펀트들을 사용하여 도핑되고, 상기 도펀트들 중 적어도 하나의 도펀트는 다른 도펀트의 이온화 에너지보다 높은 이온화 에너지를 갖는다.

Description

발광 디바이스 및 그 제조 방법{STRUCTURES FOR REDUCING OPERATING VOLTAGE IN A SEMICONDUCTOR DEVICE}
도 1은 상대적인 억셉터 도핑 레벨들의 개략도,
도 2는 본 발명의 실시예에 따른 터널 접합을 사용하는 반도체 레이저의 개략적인 다이어그램,
도 3은 미세하게 전기적 역 바이어스된 도 2의 터널 접합을 도시한 밴드 다이어그램,
도 4는 본 발명의 다른 실시예에 따른 저 저항 콘택트를 사용하는 반도체 디바이스의 개략도,
도 5는 도 4의 반도체 디바이스의 p-형 콘택트 및 p-형 재료 층의 에너지 밴드 다이어그램,
도 6은 도 2의 터널 접합 사이에 인가된 전압 강하를 감소시키는 본 발명에 따른 다른 실시예를 도시한 에너지 밴드 다이어그램,
도 7은 본 발명의 다른 실시예에 따른 터널 접합을 사용하는 반도체 레이저의 개략도,
도 8은 도 7의 터널 접합 사이에 인가된 전압 강하를 도시한 에너지 밴드 다이어그램,
도 9는 반도체 디바이스 내 동작 전압을 감소시키는 터널 접합 구조체를 제조하기 위한 본 방법의 실시예에 따른 방법을 도시한 도면,
도 10은 반도체 디바이스 내 동작 전압을 감소시키는 저 저항 콘택트를 형성하기 위한 본 발명의 실시예에 따른 방법을 도시한 도면,
도 11은 반도체 디바이스 내 동작 전압을 감소시키는 본 발명의 실시예에 따른 다른 방법을 도시한 도면,
도 12는 반도체 디바이스 내 동작 전압을 감소시키는 본 발명의 실시예에 따른 다른 방법을 도시한 도면.
반도체 기반의 광전자 디바이스는 광학적 통신 시스템 및 다른 시스템들에 사용된다.
광전자 발광 디바이스를 제조하는 데에 다양한 재료들이 사용되어 왔다. 일례로서, Ⅲ족 및 Ⅴ족의 원소들은 층들을 형성하기 위해 다양한 화합물로 조합될 수 있다. Ⅲ족 및 Ⅴ족의 원소들을 사용하는 재료의 시스템들 중 하나는 질화 갈륨(GaN) 재료 시스템이라 불린다. 전형적으로, Ⅲ-Ⅴ족 원소들의 층들은 반도체 광전자 디바이스를 제조하기 위해 형성된다. 이러한 디바이스들은 전형적으로 p-n 접합으로 불리는 영역을 포함한다. 하나 이상의 p-n 접합들은 반도체 광전자 디바 이스의 일부를 형성할 수 있다.
GaN 재료 시스템을 사용하여 형성되는 광전자 디바이스에 대해, p-형 재료의 접촉 저항은 전형적으로 n-형 재료의 접촉 저항에 비해 상대적으로 높다. 또한, p-형 재료 내의 홀 이동도(mobility of holes)는 전형적으로 n-형 재료 내의 홀 이동도에 비해 낮다. 그 결과 GaN 디바이스의 p-측 상에 높은 직렬 저항이 나타낸다. 높은 직렬 저항은 디바이스의 동작 전압을 증가시키며 열을 발생시켜, 전형적으로 디바이스의 성능을 저하시킨다.
광전자 디바이스의 p-측 상의 직렬 저항을 최소화하기 위한 한 방법은 디바이스 내에 터널 접합을 구비하는 것이다. 역 바이어스될 때, 터널 접합은 p-형 재료로부터 n-형 재료로의 전자의 흐름을 활성화시키고, n-형 재료에 콘택트가 제조되는 것을 가능케하며, 이에 따라 콘택트 저항을 최소화한다. 이러한 디바이스에서, p-형 재료의 양이 최소화될 수 있으며, 이에 따라 직렬 저항을 최소화하고, 디바이스의 동작 전압을 감소시킬 수 있다. 터널 접합으로부터 최대의 이득을 획득하기 위해서, 전형적으로 터널 접합 사이에 인가된 전압 강하는 최소화된다.
본 명세서에는 반도체 디바이스의 동작 전압을 감소시키는 구조체가 기술된다. 하나 이상의 터널 접합 재료 층들을 다른 도펀트의 이온화 에너지보다 높은 이온화 에너지를 갖는 도펀트를 사용하여 공동 도핑하는 것은 반도체 디바이스의 동작 전압을 감소시킨다. 두 터널 접합 층 간의 계면에 결함을 형성하는 것 또한 터널링을 활성화시키는 중간-갭 에너지 상태를 생성함으로써 반도체 디바이스의 동작 전압을 감소시킨다. 두 터널 접합 층 간의 계면에 추가 층을 형성하는 것 또한 터널링을 활성화시키는 중간-갭 에너지 상태를 생성함으로써 반도체 디바이스의 동작 전압을 감소시킨다.
본 발명에 따른 실시예들은 첨부된 도면들을 참고하여 보다 쉽게 이해될 수 있을 것이다. 도면의 구성 요소들은 실제 축적대로 도시된 것이 아니며, 본 발명의 원리를 명확히 도시하기 위해 강조되었다. 또한, 도면에서, 몇몇 도면들을 통해 동일한 부분에 대해 동일한 참조 번호가 사용되었다.
본 발명에 따른 실시예는 깊은 억셉터(acceptor) 및 도너 레벨(donor level)의 도핑은 벌크 반도체 재료에 최소한의 영향을 미치지만, 터널 접합 또는 저항성 콘택트의 공핍 영역에서 이온화될 때 반도체 재료의 전도성을 상당히 향상시킨다는 것에 대한 인식에 기초한다. Ⅲ-Ⅴ족의 질화물 재료들 중에서 마그네슘은 전형적으로 p-형 도펀트로서 사용되고 실리콘은 전형적으로 n-형 도펀트로서 사용된다. 그러나, 보다 높은 이온화 에너지 또는 활성화 에너지를 갖는 추가적인 도펀트(예를 들어, "보다 많은" 불순물)들이 공핍 영역 내에서 이온화될 것이며, 공핍 영역의 폭을 뚜렷하게 감소시키고, 그에 따라 반도체 디바이스의 동작 전압을 감소시킬 것이다.
본 발명에 따른 실시예에서, 터널 접합의 전압 강하는 p-형 터널 접합 층 재 료의 원자가 전자대 에너지(valence band energy) 및 n-형 터널 접합 층 재료의 전도대 에너지(conduction energy) 사이의 공핍 영역의 폭을 감소시키도록 도핑되는 반도체 재료로 이루어진 p-형 터널 접합 층과 n-형 터널 접합 층의 터널 접합 구조체를 형성함으로써 감소된다. 공핍 영역의 폭을 감소시키는 것은 p-형 터널 접합 층 재료의 원자가 전자대 에너지와 n-형 터널 접합 층 재료의 전도대 에너지 사이의 에너지 장벽을 축소시키고 주어진 역 바이어스에서의 터널링 확률을 증가시키며, 그에 따라, 터널 접합을 통과하는 주어진 전류에 대해 터널 접합 사이에 인가된 전압 강하를 감소시킨다. p-형 터널 접합 층 재료의 원자가 전자대 에너지와 n-형 터널 접합 층 재료의 전도대 에너지 사이의 차는 p-형 터널 접합 층의 재료를 원자가 전자대에서 깊은 억셉터 레벨(deep acceptor level)과 높은 이온화 에너지를 갖는 도펀트를 사용하여 공동 도핑(co-doping)함으로써 감소된다. 하나 이상의 층들이 동시에 공동 도핑되면 재료 층 전체에 도펀트들이 균일하게 도포될 수 있으며, 또는 재료 층의 일부분이 일차 도펀트를 사용하여 우선 도핑되고 재료 층의 다음 부분이 이차 도펀트 또는 공동 도펀트(co-dopant)를 사용하여 순차적으로 공동 도핑될 수 있다.
p-형 콘택트의 경우, 금속 콘택트 재료와 접촉하는 p-형 층의 재료를 공동 도핑하는 것은 p-형 재료와 금속 콘택트 사이의 저항을 감소시키고, 그에 따라 디바이스의 동작 전압을 감소시킨다.
본 발명에 따른 실시예에서, 반도체 디바이스의 동작 전압은 공동 도펀트를 p-형 재료 및/또는 n-형 재료에 도입함으로써 감소된다. 공동 도펀트는 보다 높은 활성화 에너지와 일차 도펀트의 활성화 에너지보다 깊은 에너지 레벨을 갖는다. p-형 재료에 있어서, 본 발명에 따른 실시예에서는 전형적인 마그네슘(Mg) 도펀트에 아연(Zn), 칼슘(Ca), 베릴륨(Be) 및 카드뮴(Cd)과 같은 도펀트들을 추가한다. n-형 재료에 있어서, 본 발명에 따른 실시예에서는 통상적인 실리콘(Si) 도펀트에 셀레늄(Se), 텔루르(Te), 산소(O), 황(S) 또는 주석(Sn)과 같은 도펀트들을 추가한다. 아연, 칼슘, 베릴륨 또는 카드뮴과 같은 도펀트들은 마그네슘에 비해 보다 높은 활성화 에너지와 상당히 더 깊은 억셉터 레벨을 가지며, 전형적으로 벌크 재료 내 도핑 레벨에 그다지 영향을 미치지 않는다. 유사하게, 셀레늄, 텔루르, 산소, 황 또는 주석과 같은 도펀트들은 실리콘에 비해 보다 깊은 도너 레벨을 가지며 벌크 n-형 도핑에는 영향을 미치지 않는다.
그러나, 이러한 이차 도펀트들은 반도체 표면 또는 계면에서 발생하는 공핍 영역 내에서 이온화되며, 따라서 콘택트 및 터널 접합의 저항을 감소시킨다. 공핍 영역의 폭을 감소시킴으로써 콘택트 및 터널 접합의 저항이 효과적으로 감소한다. 공핍 영역의 폭을 감소시킴으로써 깊은 억셉터 및 도너 레벨을 갖는 도펀트로 재료 층이 공동 도핑된 디바이스의 동작 전압이 감소한다.
또한 본 발명의 따른 실시예는 터널 접합의 p-형 재료 층 및 n-형 재료 층 부근에 결함을 형성함으로써 반도체 디바이스의 동작 전압을 감소시킨다. 결함은 반도체 디바이스의 동작 전압을 감소시키도록 터널링을 활성화시키는 중간 밴드갭 에너지 상태를 생성한다.
또한 본 발명에 따른 실시예는 터널 접합의 n-형 재료 층과 p-형 재료 층 사 이에 추가적인 층을 도입함으로써 반도체 디바이스의 동작 전압을 감소시킨다. 추가적인 층의 재료는 실질적으로 n-형 터널 접합 층 및 p-형 터널 접합 층의 밴드갭보다 낮은 밴드갭을 가지며 반도체 디바이스의 동작 전압을 감소시키도록 터널링을 활성화시킨다.
본 명세서에서 사용되는, 공동 도핑이라는 용어는 적어도 두 가지 도펀트를 포함하는 반도체 재료 층을 일컫는다. 두 가지 도펀트들은 그 재료 층이 형성될 때 동시에 적용될 수도 있고, 또는 첫 번째 도펀트가 반도체 재료 층의 일부에 적용되고 이차 도펀트가 반도체 재료 층의 다음 부분에 적용되어 적어도 두 가지 도펀트들이 순차적으로 적용될 수도 있다.
본 발명에 따른 실시예는 깊은 억셉터 레벨 도펀트를 사용하여 공동 도핑된 층을 적어도 하나 갖도록 형성된 터널 접합 양단에 인가된 전압 강하를 감소시킨다. 이 실시예에서, 깊은 억셉터 레벨을 갖는 공동 도펀트를 사용하여 적어도 하나의 터널 접합 층을 도핑함으로써 다른 구조체에서 얻을 수 있는 것보다 보다 낮은 전압에서 터널링 확률이 상당히 증가된 터널 접합 구조체가 제공된다. 특히, p-형 터널 접합 층 재료의 원자가 전자대 에너지와 n-형 터널 접합 층 재료의 전도대 에너지 사이의 차는 아연, 칼슘, 베릴륨 또는 카드뮴과 같은 공동 도펀트를, 이 예에서는, 전형적인 p-형 마그네슘 도펀트에 추가함으로써 감소된다. 본 발명에 따른 다른 실시예에서, 전술된 공동 도핑이 저항성 콘택트와 접촉하는 p-형 재료 층 상에 실행된다. 저항성 콘택트와 접촉하는 p-형 재료 층을 전형적인 마그네슘 도펀트에 아연, 칼슘, 베릴륨 또는 카드뮴과 같은 공동 도펀트를 추가하여 도핑하 는 것은, 접촉 저항을 감소시키며, 그에 따라, 디바이스의 동작 전압을 감소시킨다.
본 발명에 따른 다른 실시예는 터널 접합에서 재료 내 결정의 결함을 형성함으로써 터널 접합 양단의 전압 강하를 감소시킨다. 본 발명에 따른 다른 실시예에서, n-형 터널 접합 및 p-형 터널 접합 층의 밴드갭보다 실질적으로 낮은 밴드갭을 갖는 에피택셜 금속 또는 반금속 층이 n-형 터널 접합과 p-형 터널 접합 층의 계면에 형성되어 터널 접합을 통한 터널링을 활성화한다. 결함 또는 금속 삽입층(interlater)은 포착 및 방출 프로세스(a capture and emission process)를 통해 p-형 터널 접합 층 재료의 원자가 전자대로부터 n-형 터널 접합 층 재료의 전도대로의 터널링을 활성화하는 중간-밴드갭 상태를 생성한다.
도 1은 상대적인 억셉터 도핑 레벨(acceptor doping level)의 개략도이다. 참조를 위해, 원자가 전자대는 (102)로 도시되며 전도대는 (104)로 도시된다. 마그네슘의 억셉터 레벨은 (106)에 도시되며 아연의 억셉터 레벨은 (108)에 도시된다. 도면을 간략하게 하기 위해, 오직 아연의 억셉터 레벨만이 마그네슘의 억셉터 레벨 및 원자가 전자대에 대하여 도시된다. 그러나, 칼슘, 베릴륨 및 카드뮴과 같은 다른 도펀트들은, 마그네슘의 도핑 억셉터 레벨보다 깊은 도핑 억셉터 레벨을 갖는다. 또한, 도 1에는 p-형 도펀트가 도시되었지만, 셀레늄, 텔루르, 산소, 황 및 주석과 같은, n-형 도펀트의 도너 레벨을 전도대(104)에 관하여 도시할 수도 있다.
질화 갈륨의 원자가 전자대에 관련하여, 도 1의 (d1)로서 도시된 바와 같은, 마그네슘의 활성화 에너지 또는 에너지 레벨(Ea)로도 불리는 도펀트 이온화 에너지는 대략 180meV이며, 도 1의 (d2)로서 도시된 바와 같은, 아연의 에너지 레벨(Ea)은 대략 300meV이다. 마그네슘에 아연 (또는 칼슘, 카드뮴 또는 베릴륨) 억셉터를 추가하는 것은 p-n 접합의 국소 전도성을 향상시키지만, 벌크 재료 내 도핑 농도에는 최소한의 영향을 미친다. p-형 재료 내 억셉터 농도는 아연을 추가함으로써 증가되지만, 아연의 추가는 벌크 재료에 대한 홀 농도(hole concentration)를 증가시키지는 않는다. 금속 콘택트 또는 p-n 접합과 관련된 공핍 영역에서는 깊은 억셉터도 이온화되므로, 이로 인해 그러한 접합에서의 공핍 영역의 폭을 최소화한다. 이것은 깊은 억셉터 레벨의 도핑이 벌크 재료에 대해 전기적 평형 상태에서 이익을 제공하지 않는다는 점에서 직관에 반하는 것이다. 그러나, 깊은 억셉터 공동 도핑은 그것의 깊은 특성에도 불구하고, 공핍 영역의 폭을 상당히 감소시킨다. 다른 식으로 표현하면, 공핍 영역 폭의 감소는 하나 이상의 공동 도핑된 층들을 갖는 반도체 디바이스가 공동 도핑된 층들은 갖지 않는 디바이스의 전압 레벨보다 낮은 전압 레벨에서 작동하는 것을 허용한다.
도 2는 본 발명의 실시예에 따른 터널 접합을 사용하는 반도체 발광 다이오드(200)의 개략도이다. 일 실시예에서, OMVPE(organo-metallic vapor phase epitaxy)로도 불리는 MOCVD(metal-organic chemical vapor deposition)를 사용하여 반도체 디바이스(200)가 형성된다. MOCVD를 사용하면, 화학적 전구체가 그들의 성분 원소들을 방출시키기 위해 처리된다. 원소들은 캐리어 기체를 이용하여 기화 및 수송되어 기판 상에 원자 층을 형성한다. 다양한 화합물로 이루어진 다수의 층들이 반도체 디바이스를 생성하기 위해 형성될 수 있다. 이와는 달리, 반도체 디바이스(200)의 층들은 MBE(molecular beam epitaxy) 또는 다른 제조 프로세스를 사용하여 제조될 수 있다.
버퍼 층(202)은 사파이어 기판(201) 상에 형성된다. 본 발명에 따른 실시예에서, 버퍼 층(202)은 대략 500℃ 내지 800℃의 상대적으로 낮은 성장 온도에서 질화 갈륨을 사용하여 형성될 수 있다. 질화 갈륨의 n-형 층(204)은 버퍼 층(202) 상에 형성된다. 본 발명의 실시예에서, 질화 갈륨 층(204)은 대략 3㎛의 두께를 갖는다. InGaN 양자 우물 층 및 질화 갈륨 장벽 층의 교번의 층을 포함하는 활성 영역(210)은 층(204) 상에 형성된다. 활성 영역은 하나 이상의 양자 우물을 포함할 수 있으며, 이 실시예에서 4개의 양자 우물을 포함한다.
p-형 층(206)은 활성 영역(210) 상에 AlGaN으로 형성된다. 이 층(206)은 대략 30㎚의 두께를 갖는다. 질화 갈륨 층(208)은 층(206) 상에 형성된다. 이 층(208)은 대략 100-1000㎚의 두께를 갖는다.
p-형 터널 접합 층(212) 및 n-형 터널 접합 층(214)을 포함하는 터널 접합 구조체(220)는 층(208) 상에 형성된다. p-형 터널 접합 층(212) 및 n-형 터널 접합 층(214)은 터널 접합(216)을 형성한다. 본 발명에 따른 실시예에서, p-형 터널 접합 층(212)은 질화 갈륨 또는 InGaN을 사용하여 형성되며 대략 10㎚의 두께를 갖는다. p-형 터널 접합 층(212)은 마그네슘과 마그네슘보다 높은 이온화 에너지를 가지며 마그네슘보다 깊은 억셉터 레벨을 갖는 다른 도펀트들을 조합하여 도핑된 다. 이 예에서, p-형 터널 접합 층(212)은 마그네슘 및 아연을 사용하여 공동 도핑된다. 그러나, p-형 터널 접합 층(212)은 다른 원소들, 또는 예를 들어 칼슘 및 베릴륨을 포함하는 원소들을 조합하여 공동 도핑될 수 있다. p-형 터널 접합 층(212)을 마그네슘 및 아연을 사용하여 공동 도핑함으로써, p-형 터널 접합 층(212) 내에 국소적으로 보다 큰 억셉터 농도가 존재할 것이다. 결과적으로, 후술될 바와 같이, 마그네슘만을 이용하여 도핑한 것에 비해 공핍 영역의 폭이 감소된다. 디바이스(200)가 역 바이어스되면, 아연에 의해 제공된 깊은 도핑 억셉터 레벨은 그에 따라 p-형 터널 접합 층(212)의 원자가 전자대로부터 n-형 터널 접합 층(214)의 전도대로의 터널링을 활성화시킨다.
전형적으로, 재료 층들이 형성될 때 도펀트들이 재료 층들에 추가된다. 본 발명에 따른 실시예에서, p-형 터널 접합 층(212)이 형성될 때 마그네슘과 아연이 p-형 터널 접합 층(212)에 추가된다. 한 예로서, n-형 터널 접합 층(214)에 직접 접촉하는 p-형 터널 접합 층(212)의 표면 상에 강하게 공동 도핑된 영역이 존재하도록, 마그네슘이 p-형 터널 접합 층(212)의 성장 전반에 걸쳐 추가되고 그와 함께 아연이 p-형 터널 접합 층(212)의 성장이 끝날 무렵에 추가될 수 있다.
n-형 터널 접합 층(214)은 질화 갈륨 또는 InGaN을 사용하여 형성되며 대략 10㎚의 두께를 갖는다. n-형 터널 접합 층(214)은 통상적인 방법으로 도핑될 수 있고, 또는 실리콘과 실리콘의 도너 레벨보다 깊은 도너 레벨을 갖는 다른 도펀트를 조합하여 도핑될 수 있다. 만약 n-형 터널 접합 층(214)이 공동 도핑 된다면, n-형 터널 접합 층(214)은 실리콘 및 산소를 사용하여 공동 도핑될 수 있다. 그러 나, n-형 터널 접합 층(214)은 다른 원소들, 또는 예를 들어 셀레늄, 텔루르, 황 및 주석을 포함하는 원소들의 조합을 사용해 공동 도핑될 수도 있다. 이와는 달리, 탄소 또는 게르마늄과 같은 다른 불순물들이 공동 도펀트로서 사용될 수도 있다. n-형 상부 층(222)은 질화 갈륨을 사용하여 대략 두께 0.5㎛로 n-형 터널 접합 층(214) 상에 형성된다. n-형 콘택트 층(224)은 질화 갈륨을 사용하여 대략 두께 50㎚로 n-형 상부 층(222) 상에 형성된다. n-형 콘택트(226)는 n-형 콘택트 층(224) 상에 형성되며 n-형 콘택트(228)는 층(204)까지 에칭함으로써 형성된다.
도 2는 GaN 기반의 발광 다이오드 구조체에 사용되는 터널 접합을 도시하지만, 유사한 터널 접합 구조체가 Ⅲ족의 질화물 기반 레이저 다이오드에도 결합될 수 있다. 이러한 경우, 동일한 터널 접합 층이 레이저의 AlGaN 상부 클래딩 층에 대신 포함될 것이다.
도 3은 약한 전기적 역 바이어스가 인가된 도 2의 터널 접합을 도시한 에너지 밴드 다이어그램(300)이다. 전도대 에너지는 참조 번호(302)를 사용하여 도시되고 원자가 전자대 에너지는 참조 번호(304)를 사용하여 도시된다. 이 터널 접합의 예에서, 마그네슘에 p-형 공동 도펀트로서 아연을 추가한 것에 대한 효과는 전도대의 점선(306) 및 원자가 전자대의 점선(308)을 사용하여 도시된다. 원자가 전자대의 점선(308)을 참조하면, p-형 터널 접합 층(212)(도 2)에 공동 도펀트로서 아연을 추가하는 것은 공핍 영역(314)의 폭 W가 p-형 터널 접합 층(212)을 도핑하는 데에 마그네슘만을 사용한 경우의 공핍 영역(312)의 폭 W에 비해 감소되도록 p-형 터널 접합 층(212)의 밴드 에너지를 변화시킨다.
마그네슘만을 사용하여 도핑했을 경우의 p-형 터널 접합 층(212)의 원자가 전자대(304)와 n-형 터널 접합 층(214)의 전도대(302) 사이의 터널링 거리는 거리(d3)로서 도시되며, 화살표(316)를 사용하여 도시된다. p-형 터널 접합 층(212)이 마그네슘 및 아연을 사용하여 공동 도핑된 경우의 p-형 터널 접합 층(212)의 원자가 전자대(304)와 n-형 터널 접합 층(214)의 전도대(302) 사이의 터널링 거리는 거리(d4)로 감소되며, 화살표(318)를 사용하여 도시된다. 전자가 뚫고 지나가야만 하는 p-형 터널 접합 층(212)의 원자가 전자대(304)로부터 n-형 터널 접합 층(214)의 전도대(302)까지의 거리의 감소는 터널 접합(220) 양단에 인가된 전압 강하를 감소시키며 반도체 디바이스의 전반적인 동작 전압을 감소시킨다.
그러므로 p-형 터널 접합 층(212) 및 n-형 터널 접합 층(214)의 공동 도핑은 공핍 영역의 폭을 최소화하며 터널링 확률을 증가시킨다. 이것은 디바이스의 전반적인 동작 전압을 감소시킨다.
도 4는 본 발명의 다른 실시예에 따른 저 저항성 콘택트를 사용하는 반도체 디바이스(400)의 개략도이다. 반도체 디바이스(400)는 다양한 반도체 디바이스로 도시될 수 있으며, 본 명세서는 매우 단순하게 도시된다. 반도체 디바이스(400)는 기판(401) 상에 형성된 n-형 재료 층(402)을 포함한다. p-형 재료 층(404)은 n-형 재료 층(402) 상에 형성되며, 그들 사이에 p-n 접합(410)을 형성한다. 반도체 디바이스(400)는 예를 들어, 질화 갈륨 재료의 시스템에 형성되는 발광 디바이스일 수 있다.
n-형 콘택트(406)는 n-형 재료 층(402) 상에 형성되며 p-형 콘택트(408)는 p-형 재료 층(404) 상에 형성된다. 전술된 바와 같이, 질화 갈륨 재료의 시스템에 형성되는 p-형 재료의 접촉 저항이 높고, 홀들의 이동성이 낮기 때문에, 일반적으로 반도체 디바이스 내 p-형 재료의 양을 최소화할 것이 요구된다. 그러나, 많은 경우, 여전히 p-형 콘택트를 필요로 한다. 본 발명에 따른 실시예에서, p-형 재료 층(404)은 마그네슘 및 아연을 사용하여 공동 도핑된다. 일 실시예에서, 반도체 디바이스(400)는 OMVPE로도 불리는, MOCVD를 사용하여 형성된다. MOCVD를 사용하면, 화학적 전구체가 그들의 원소 원소들을 방출시키도록 처리된다. 원소들은 기판 상에 원자 층을 형성하기 위해 캐리어 기체를 이용하여 기화 및 수송된다. 다양한 화합물로 이루어진 다수의 층들이 반도체 디바이스를 생성하기 위해 형성될 수 있다. 이와는 달리, 반도체 디바이스(400)는 MBE 또는 다른 프로세스를 사용하여 형성될 수 있다.
전형적으로, 재료 층들이 형성될 때 도펀트들이 재료 층들에 추가된다. 본 발명에 따른 실시예에서, p-형 재료 층(404)이 형성될 때 마그네슘과 아연이 추가된다. 한 예를 들어, p-형 콘택트(408) 바로 아래의 p-형 재료 층(404)의 표면 상에 강하게 공동 도핑된 영역이 존재하도록, 마그네슘이 p-형 재료 층(404)의 성장 전반에 걸쳐 추가되고 그와 함께 아연이 p-형 재료 층의 성장이 끝날 무렵에 추가된다.
p-형 콘택트(408)와 접촉하며 강하게 공동 도핑된 p-형 재료 층(404)의 영역은 p-형 재료 층(404)과 p-형 콘택트(408)의 금속 사이의 접촉 저항을 상당히 감소시킨다. 이러한 식으로, p-형 재료 층(404) 및 p-형 콘택트(408)의 접합에서의 공 핍 영역의 폭은 통상적인 도핑 방법이 사용된 경우보다 좁다. 공핍 영역 폭의 감소는 p-형 재료 층(404) 및 p-형 콘택트(408) 간 터널링 확률을 증가시키고, 그에 따라 디바이스의 전반적인 동작 전압을 감소시킨다.
도 5는 도 4의 반도체 디바이스의 p-형 콘택트 및 p-형 재료 층의 에너지 밴드 다이어그램(500)을 도시한 도면이다. 전도대 에너지는 참조 번호(502)를 사용하여 도시되고 원자가 전자대 에너지는 참조 번호(504)를 사용하여 도시된다. p-형 콘택트는 금속(408)으로 도시된다. 이 p-형 콘택트의 예에서, 마그네슘에 공동 도펀트로서 아연을 추가한 것에 대한 효과는 전도대의 점선(506) 및 원자가 전자대의 점선(508)을 사용하여 도시된다. 원자가 전자대의 점선(508)을 참조하면, p-형 재료 층(404)에 공동 도펀트로서 아연을 추가하는 것은 공핍 영역의 폭 W가 p-형 재료 층(404)을 도핑하는 데에 마그네슘만을 사용한 경우의 공핍 영역의 폭 W에 비해 감소되도록 p-형 재료 층(404)의 밴드 에너지를 변화시킨다.
마그네슘만을 사용하여 도핑했을 경우의 p-형 재료 층(404)의 원자가 전자대(504)와 전도대(502)(예를 들어, p-형 콘택트(408)) 사이의 터널링 거리는 화살표(516)를 사용하여 도시된 거리로 나타난다. p-형 재료 층(404)이 마그네슘 및 아연을 사용하여 공동 도핑된 경우, p-형 재료 층(404)의 원자가 전자대(504) 및 p-형 콘택트(408) 사이의 터널링 거리는 화살표(518)를 사용하여 도시된 거리로 감소된다. 전자가 뚫고 지나가야만 하는 p-형 재료 층(404)의 원자가 전자대(504)로부터 p-형 콘택트(408)까지의 거리의 감소는 접촉 저항을 감소시키며, 그에 따라, 반도체 디바이스의 동작 전압을 감소시킨다. 그러므로 p-형 재료 층(404)의 공동 도핑은 공핍 영역의 폭을 최소화하며 터널링 확률을 증가시킨다. 이것은 디바이스의 전반적인 동작 전압을 감소시킨다.
도 6은 도 2의 터널 접합 양단의 전압 강하를 감소시키는 본 발명에 따른 다른 실시예를 도시한 에너지 밴드 다이어그램(600)이다. 전도대 에너지는 참조 번호(602)를 사용하여 도시되고 원자가 전자대 에너지는 참조 번호(604)를 사용하여 도시된다. 이 터널 접합의 예에서, p-형 터널 접합 층(212) 및 n-형 터널 접합 층(214)의 접합 또는 그 근방에서 결함이 형성된다. 결함은 도 6의 참조 번호(610)로 도시된다. 결함(610)은 예를 들어, p-형 터널 접합 층(212)과 n-형 터널 접합 층(214) 중 적어도 하나의 재료로 된 결정 격자 결함일 수 있다. 결함(610)의 효과는 p-형 터널 접합 층(212)의 원자가 전자대 에너지(604) 및 n-형 터널 접합 층(214)의 전도대 에너지(602) 사이에서의 터널링을 돕도록 중간-갭(mid-gap) 에너지 상태를 생성하는 것이다. 결함(610)은 포착 및 재방출 프로세스를 통해 터널링이 발생할 수 있는 에너지 상태를 생성함으로써 터널링을 활성화시킨다. p-형 재료의 원자가 전자대(604) 내의 전자가 결함 위치(610)를 향해 터널링하는 라인(620, 622)을 사용하여 결함(610)을 이용해 중간-갭 에너지 상태를 생성한 효과가 도시된다. 그 다음 전자는 결함 위치(610)로부터 n-형 재료의 전도대(602)를 향해 터널링한다.
또한, 결함 위치(610)를 사용한 중간-갭 에너지 상태의 생성이 전술한 공동 도핑과 함께 일어나면 터널링을 더욱 활성화시키고 반도체 디바이스의 동작 전압을 더 낮출 수 있다.
도 7은 본 발명의 다른 실시에에 따른 터널 접합을 사용하는 반도체 발광 다이오드(700)의 개략적인 다이어그램이다. 반도체 디바이스(700)는 반도체 디바이스(200)와 유사한 방법으로 형성될 수 있다.
버퍼 층(702)은 사파이어 기판(701) 상에 형성된다. 본 발명에 따른 실시예에서, 버퍼 층(702)은 대략 500 내지 800℃의 비교적 낮은 성장 온도에서 질화 갈륨을 사용해 형성될 수 있다. 질화 갈륨의 n-형 층(704)은 버퍼 층(702) 상에 형성된다. 본 발명에 따른 실시예에서, 질화 갈륨 층(704)은 대략 3㎛의 두께를 갖는다. InGaN 양자 우물 층들 및 질화 갈륨 장벽 층들이 교번하는 층들을 포함하는 활성 영역(710)은 층(704) 상에 형성된다. 활성 영역은 하나 이상의 양자 우물을 포함할 수 있으며, 이 예에서는, 4 개의 양자 우물들을 포함한다.
p-형 층(706)은 활성 영역(710) 상에 AlGaN으로 형성된다. 이 층(706)은 대략 30㎚의 두께를 갖는다. 질화 갈륨 층(708)은 층(706) 상에 형성된다. 이 층(708)은 대략 100 내지 1000㎚의 두께를 갖는다.
p-형 터널 접합 층(712), 추가 층(730) 및 n-형 터널 접합 층(714)을 포함하는 터널 접합 구조체(720)는 층(708) 상에 형성된다. p-형 터널 접합 층(712) 및 n-형 터널 접합 층(714)은 터널 접합(716)을 형성한다. 본 발명에 따른 실시예에서, 삽입층으로도 불리는 추가 층(730)은 금속 재료 또는 반금속 재료이며 대략 1㎚의 두께를 갖도록 형성된다. 추가 층(730)은 실질적으로 p-형 터널 접합 층(712) 및 n-형 터널 접합 층(714)의 밴드갭보다 낮은 밴드갭을 가지며 질화 갈륨과 융화성이 있는 것이 바람직하다. 추가 층(730)에 적합한 재료의 예에는 InN, InAs 및 InSb이 포함되지만, 이에 제한되는 것은 아니다. 또한, ErAs, 또는 다른 희토류의 비소, 인화물, 안티몬, 또는 질화물과 같은 Ⅴ족의 희토류를 포함하는 반금속 재료가 적합하다.
이 실시예에서, p-형 터널 접합 층(712)은 질화 갈륨 또는 InGaN을 사용하여 대략 10㎚의 두께로 형성된다. p-형 터널 접합 층(712)은 오직 마그네슘만을 사용하여 도핑될 수 있으며, 또는 마그네슘과 마그네슘보다 깊은 이온화 에너지 및 억셉터 레벨을 갖는 다른 도펀트를 조합하여 도핑될 수도 있다. 이 예에서, p-형 터널 접합 층(712)은 마그네슘을 이용하여 도핑된다. 그러나, p-형 터널 접합 층(712)은 다른 원소들, 또는 예를 들어 아연, 칼슘, 베릴륨 및 카드뮴을 조합하여 공동 도핑될 수도 있다. 디바이스(700)가 역 바이어스될 때 추가 재료 층(730)은 중간-갭 에너지 상태를 생성하고 p-형 재료의 원자가 전자대로부터 n-형 재료의 전도대로의 터널링을 활성화시킨다. 추가 층(730)은 만약 질화 인듐을 사용하여 형성된 경우 대략 0.9eV의 밴드갭을 가질 수 있으며 만약 ErAs를 사용하여 형성된 경우 대략 0.1 내지 0.2eV의 밴드갭을 가질 수 있다. p-형 터널 접합 층(712) 및 n-형 터널 접합 층(714)은 질화 갈륨을 사용하여 형성된 경우 3.4eV 정도의 밴드갭을 가질 수 있다. 재료 구성에 따라, 추가 재료 층(730)은 대략 0.9eV 내지 3.4eV 사이의 밴드갭을 가질 수 있다. 디바이스(700)가 역 바이어스 되었을 때, 터널 접합 층(712, 714) 의 밴드갭에 비해 낮은 추가 층(730)의 밴드갭은 중간-갭 에너지 상태를 생성하고, p-형 재료의 원자가 전자대로부터 n-형 재료의 전도대로의 터널링을 활성화시킨다.
n-형 터널 접합 층(714)은 질화 갈륨 또는 InGaN을 사용하여 형성되며 대략 10㎚의 두께를 갖는다. n-형 터널 접합 층(214)은 통상적인 방법으로 도핑될 수 있고, 또는 실리콘과 실리콘보다 깊은 도너 레벨을 갖는 다른 도펀트와의 화합물을 사용하여 도핑될 수 있다. 만약 n-형 터널 접합 층(714)이 공동 도핑 된다면, n-형 터널 접합 층(714)은 실리콘 및 산소를 사용하여 공동 도핑될 수 있다. 그러나,전술된 바와 같이, n-형 터널 접합 층(714)은 다른 원소들, 또는 예를 들어 셀레늄, 텔루르, 황 및 주석을 포함하는 원소들을 조합하여 공동 도핑될 수도 있다. n-형 상부 층(722)은 질화 갈륨을 사용하여 대략 두께 0.5㎛로 n-형 터널 접합 층(714) 상에 형성된다. n-형 콘택트 층(724)은 질화 갈륨을 사용하여 대략 두께 50㎚로 n-형 상부 층(722) 상에 형성된다. n-형 콘택트(726)는 n-형 콘택트 층(724) 상에 형성되며 n-형 콘택트(728)는 층(704)까지 에칭함으로써 형성된다.
도 7은 GaN 기반의 발광 다이오드 구조체에 사용되는 터널 접합을 도시하지만, 유사한 터널 접합 구조체가 Ⅲ족의 질화물 기반 레이저 다이오드에도 결합될 수 있다. 이러한 경우, 동일한 터널 접합 층이 레이저의 AlGaN 상부 클래딩 층에 대신 포함될 것이다.
도 8은 도 7의 터널 접합 양단의 전압 강하를 도시한 에너지 밴드 다이어그램이다. 전도대 에너지는 참조 번호(802)를 사용하여 도시되며, 원자가 전자대 에너지는 참조 번호(804)를 사용하여 도시된다. 이 터널 접합 예에서, p-형 터널 접합 층(712) 및 n-형 터널 접합 층(714)의 밴드갭보다 작은 밴드갭을 갖는 추가 재료 층(730), 또는 삽입층은, p-형 터널 접합 층(712)의 원자가 전자대(804) 및 n- 형 터널 접합 층(714)의 전도대(802) 사이의 터널링을 활성화하기 위해 중간-갭 에너지 상태를 생성한다. 추가 층(730)은 2단계 터널링 프로세스를 통해 터널링이 일어날 수 있는 에너지 상태를 생성함으로써 터널링을 활성화한다. 추가 층(730)을 사용하여 중간-갭 에너지 상태를 생성한 효과는 전자가 p-형 재료의 원자가 전자대(804) 내에서 추가 층(730)으로 터널링하는 라인(820, 822)을 사용하여 도시된다. 그 다음 전자는 추가 층(730)으로부터 n-형 재료 내의 전도대(802)로 터널링한다.
또한, 추가 층(730)을 이용한 중간-갭 에너지 상태의 생성을 전술한 공동 도핑과 함께 수행하면 터널링을 더욱 촉진하고 반도체 디바이스의 동작 전압을 감소시킬 수 있다.
도 9는 반도체 디바이스에서의 동작 전압을 감소시키는 터널 접합 구조체를 제조하기 위한 본 발명의 실시예에 따른 방법(900)을 도시한 도면이다. (블록(902))에서 기판이 제공된다. (블록(904))에서, 제 1 반도체 재료의 p-형 터널 접합 층이 기판 상에 형성된다. 이것은 기판 상 또는 기판 위에 제 1 반도체 재료의 층을 침착시킴으로써 얻을 수 있다. 제 1 반도체 재료의 층은 일차 및 이차 도펀트를 사용하여 도핑된다. 일차 도펀트는 예를 들어 마그네슘일 수 있고, 이차 도펀트, 또는 공동 도펀트는 예를 들어 마그네슘보다 높은 도펀트 이온화 에너지 및 깊은 억셉터 레벨을 갖는 재료일 수 있다. 이 예에서, 공동 도펀트는 아연, 칼슘, 카드뮴 및 베릴륨에서 선택될 수 있다. 도펀트는 층이 성장될 때에 제공된다. MOCVD를 사용하여 제조될 때, 디에틸 또는 디메틸 아연, 디메틸카드뮴 및 디에틸베 릴륨과 같은 기체 또는 분자 화합물이 전구체로서 사용된다. MBE를 사용하여 제조될 때, 고체 원소의 재료가 도펀트로서 사용되기 위해 원소의 소스들로부터 기화된다.
일차 및 이차 도펀트들은 반도체 재료 층이 성장될 때 동시에 추가될 수 있으며, 그 결과 도펀트가 층의 전반에 걸쳐 균일하게 도포된다. 이와는 달리, 반도체 재료 층의 제 1 부분이 일차 도펀트를 사용하여 도핑되고 반도체 재료 층의 다른 부분이 이차 도펀트를 사용하여 도핑되도록 일차 및 이차 도펀트가 순차적으로 추가될 수 있다. 이와는 달리, 일차 및 이차 도펀트들은 반도체 재료 층 전체 두께에 걸쳐 다양한 비율로 추가될 수 있다.
(블록(906))에서, 제 2 반도체 재료의 n-형 터널 접합 층은 p-형 터널 접합 층에 나란하게 형성된다. n-형 터널 접합 층 및 p-형 터널 접합 층은 함께 터널 접합을 형성한다. 제 1 반도체 재료와 제 2 반도체 재료 중 적어도 하나는 일차 도펀트 및 이차 도펀트를 포함한다. n-형 터널 접합 층의 제 2 반도체 재료는 실리콘과 같은 일차 도펀트와, 일차 도펀트보다 높은 도펀트 이온화 에너지 및 깊은 도너 레벨을 갖는 이차 도펀트, 또는 공동 도펀트를 사용하여 도핑될 수 있다. 이 예에서, 공동 도펀트는 셀레늄, 텔루르, 황, 주석 및 산소 중에서 선택될 수 있다. 도펀트는 층이 성장될 때 공급된다. MOCVD를 사용하여 제조될 때, H2Se, 디에틸-텔루르화물 또는 디메틸-텔루르화물, H2S, 테트라에틸틴, 산소 또는 물과 같은, 기체 또는 분자의 화합물들이 전구체로서 사용된다. MBE를 사용하여 제조될 때에는, 고 체 또는 가스 원소 재료들이 제 1 및 이차 도펀트에 사용된다.
p-형 터널 접합 층 또는 n-형 터널 접합 층은 인접한 층에 격자 정합되거나, 부정형(pseudomorphically)으로 또는 다른 방법으로 성장된다. 추가 재료의 층들이 성장되거나 기판에서 이격되어 터널 접합 층에 도포될 수 있다.
도 10은 반도체 디바이스에서 동작 전압을 감소시키는 낮은 저항의 콘택트를 형성하기 위한 본 발명의 실시예에 따른 방법(1000)을 도시한 도면이다. (블록(1002))에서, 광전자 디바이스가 형성된다. (블록(1004))에서, p-n 접합이 광전자 디바이스 내에 위치된다. (블록(1006))에서, 일차 도펀트 및 이차 도펀트, 또는 공동 도펀트를 사용하여 p-형 재료를 도핑함으로써 저 저항 p-형 도펀트가 형성된다. 공동 도펀트는 일차 도펀트에 비해 높은 도펀트 이온화 에너지를 가지며 따라서 보다 깊은 억셉터 레벨을 갖는다. (블록(1006))은 (블록(1008, 1010))을 포함한다. (블록(1008))에서, p-형 재료는 마그네슘과 같은, 일차 도펀트를 사용하여 도핑된다. (블록(1010))에서, p-형 재료는 아연, 칼슘, 베릴륨 및 카드뮴 중에서 선택된 이차 도펀트를 사용하여 도핑된다. 이차 도펀트는 일차 도펀트에 비해 높은 도펀트 이온화 에너지 및 깊은 억셉터 레벨을 갖는다. (블록(1012))에서, 광전자 디바이스에 전압이 인가되어 광전자 디바이스가 동작된다.
도 11은 반도체 디바이스 내 동작 전압을 감소시키기 위한 본 발명의 실시예에 따른 다른 방법(1100)을 도시한 도면이다. (블록(1102))에서, 광전자 디바이스가 형성된다. (블록(1104))에서, 광전자 디바이스 내에 p-n 접합이 위치된다. (블록(1106))에서, p-n 접합의 부근에 결함이 형성된다. 결함은 예를 들어, p-n 접합 부근에서 광전자 디바이스의 층을 형성하거나, 또는 중간-갭 에너지 상태를 생성하는 불순물을 사용하여 p-n 접합의 층들을 도핑할 때 성장 파라미터를 변화시킴으로써 형성될 수 있다. 결함은 p-n 접합 부근에서 중간-갭 에너지 상태를 생성한다. 중간-갭 에너지 상태는 예를 들어, 포착 및 재방출에 의해 원자가 전자대의 p-형 재료로부터 전도대의 n-형 재료로 터널링하기 위한 경로를 캐리어에게 제공한다. 터널링 경로는 터널링이 발생할 확률을 증가시키며, 그에 따라 광전자 디바이스의 동작 전압을 감소시킨다. (블록(1108))에서, 광전자 디바이스에 전압이 인가되어 광전자 디바이스가 동작된다.
도 12는 반도체 디바이스의 동작 전압을 감소시키기 위한 본 발명의 실시예에 따른 다른 방법을 도시한 도면이다. (블록(1202))에서, 광전자 디바이스가 형성된다. (블록(1204))에서, 제 1 반도체 재료의 p-형 터널 접합 층이 기판 상에 형성된다. 이것은 기판 상에 제 1 반도체 재료의 층을 침착시킴으로써 얻을 수 있다. (블록(1206))에서, 추가 층이 제 1 터널 접합 층 상에 형성된다. 추가 재료 층은 제 1 터널 접합 층과 순차적으로 형성된 제 2 터널 접합 층의 밴드갭보다 실질적으로 작은 밴드갭을 가진다. (블록(1208))에서 제 2 터널 접합 층은 추가 층 상에 형성된다. 추가 층은 p-n 접합 부근에서 중간-갭 에너지 상태를 생성한다. 중간-갭 에너지 상태는 예를 들어, 포착 및 재방출에 의해 원자가 전자대의 p-형 재료로부터 전도대의 n-형 재료로 캐리어가 터널링하기 위한 경로를 제공한다. 터널링 경로는 터널링이 발생할 확률을 증가시키며, 그에 따라 터널 접합이 위치된 광전자 디바이스의 동작 전압을 감소시킨다. (블록(1210))에서, 광전자 디바이스 에 전압이 인가되어 광전자 디바이스가 동작된다.
본 명세서는 본 발명에 따른 예시적인 실시예들을 사용하여 본 발명을 세부적으로 기술한다. 그러나, 첨부된 청구 범위에 의해 정의되는 본 발명이 기술된 실시예 그대로 제한되는 것은 아님을 이해할 것이다.
본 발명은 반도체 디바이스의 동작 전압을 감소시키는 발광 디바이스를 제공한다.

Claims (23)

  1. 주입된 전하에 반응하여 광을 발생시키도록 형성된 활성 영역과,
    n-형 재료 층 및 p-형 재료 층을 포함하되,
    상기 n-형 재료 층과 상기 p-형 재료 층 중 적어도 하나는 적어도 두 가지 도펀트들을 사용하여 도핑되며,
    상기 도펀트들 중 적어도 하나의 도펀트는 다른 도펀트의 이온화 에너지보다 높은 이온화 에너지를 갖는
    발광 디바이스.
  2. 제 1 항에 있어서,
    n-형 도펀트는 실리콘(Si), 셀레늄(Se), 텔루르(Te), 산소(O), 황(S) 및 주석(Sn) 중에서 선택되는
    발광 디바이스.
  3. 제 1 항에 있어서,
    p-형 도펀트는 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 베릴륨(Be) 및 카드뮴(Cd) 중에서 선택되는
    발광 디바이스.
  4. 제 1 항에 있어서,
    상기 활성 영역 내로 전하를 주입하도록 위해 위치된 터널 접합 구조체를 더 포함하되,
    상기 터널 접합 구조체는 제 1 반도체 재료의 n-형 터널 접합 층, 제 2 반도체 재료의 p-형 터널 접합 층 및 상기 터널 접합 층들 사이의 터널 접합을 포함하고,
    상기 터널 접합 층들 중 적어도 하나는 적어도 두 가지 도펀트들을 사용하여 도핑되며,
    상기 도펀트들 중 적어도 하나의 도펀트는 다른 도펀트의 이온화 에너지보다 높은 이온화 에너지를 갖는
    발광 디바이스.
  5. 제 4 항에 있어서,
    상기 적어도 두 가지 도펀트들은 상기 n-형 터널 접합 층 및 상기 p-형 터널 접합 층의 계면에 형성된 공핍 영역의 폭을 최소화하는
    발광 디바이스.
  6. 제 1 항에 있어서,
    상기 p-형 재료 층은 저항성 콘택트와 접촉하는
    발광 디바이스.
  7. 제 6 항에 있어서,
    상기 적어도 두 가지 도펀트들은 p-형 터널 접합 층과 저항성 콘택트의 계면에 형성된 공핍 영역의 폭을 최소화하는
    발광 디바이스.
  8. 제 1 항에 있어서,
    상기 적어도 두 가지 도펀트들은 상기 n-형 재료 층 및 상기 p-형 재료 층 중 적어도 하나의 층 전반에 걸쳐 균일하게 도포되는
    발광 디바이스.
  9. 제 1 항에 있어서,
    상기 적어도 두 가지 도펀트들은 상기 n-형 재료 층 및 상기 p-형 재료 층 중 적어도 하나의 층에 순차적으로 도포되는
    발광 디바이스.
  10. 기판을 제공하는 단계와,
    상기 기판 상에 활성 영역을 형성하는 단계와,
    상기 기판 위에 p-형 재료 층을 형성하는 단계와,
    상기 기판 위에 n-형 재료 층을 형성하는 단계와,
    상기 n-형 재료 층 및 상기 p-형 재료 층 중 적어도 하나의 층을 적어도 두 가지 도펀트들을 사용하여 도핑하는 단계를 포함하되,
    상기 도펀트들 중 적어도 하나는 다른 도펀트의 이온화 에너지보다 높은 이온화 에너지를 갖는
    발광 디바이스의 제조 방법.
  11. 제 10 항에 있어서,
    상기 p-형 재료 층과 접촉하는 저항성 콘택트를 형성하는 단계를 더 포함하는
    발광 디바이스의 제조 방법.
  12. 제 11 항에 있어서,
    상기 적어도 두 가지 도펀트들은 상기 p-형 터널 접합 층과 상기 저항성 콘택트의 계면에 형성되는 공핍 영역의 폭을 최소화하는
    발광 디바이스의 제조 방법.
  13. 제 10 항에 있어서,
    상기 n-형 재료 층 및 상기 p-형 재료 층 중 적어도 하나의 층 전반에 걸쳐 상기 적어도 두 가지 도펀트들을 균일하게 도포하는 단계를 더 포함하는
    발광 디바이스의 제조 방법.
  14. 제 10 항에 있어서,
    상기 n-형 재료 층 및 상기 p-형 재료 층 중 적어도 하나의 층에 상기 적어도 두 가지 도펀트들을 순차적으로 도포하는 단계를 더 포함하는
    발광 디바이스의 제조 방법.
  15. 광을 발생시키도록 형성된 활성 영역과,
    n-형 터널 접합 층과,
    p-형 터널 접합 층과,
    상기 터널 접합 층들 사이의 터널 접합을 포함하되,
    상기 n-형 터널 접합 층 및 상기 p-형 터널 접합 층 중 적어도 하나의 층에서의 결함은 상기 p-형 터널 접합 층의 원자가 전자대와 상기 n-형 터널 접합 층의 전도대 사이의 중간-밴드갭 에너지 상태를 생성하는
    발광 디바이스.
  16. 제 15 항에 있어서,
    상기 결함은 상기 p-형 터널 접합 층의 원자가 전자대로부터 상기 n-형 터널 접합 층의 전도대로의 터널링(tunneling)을 활성화시키는
    발광 디바이스.
  17. 광을 발생시키도록 형성된 활성 영역과,
    n-형 터널 접합 층과,
    p-형 터널 접합 층과,
    상기 터널 접합 층들 사이의 터널 접합과,
    상기 n-형 터널 접합 층 및 상기 p-형 터널 접합 층 사이의 추가 층을 포함 하되,
    상기 추가 층은 상기 n-형 터널 접합 층 및 상기 p-형 터널 접합 층의 밴드갭보다 실질적으로 낮은 밴드갭을 갖는
    발광 디바이스.
  18. 제 17 항에 있어서,
    상기 추가 층은 상기 p-형 터널 접합 층의 원자가 전자대로부터 상기 n-형 터널 접합 층의 전도대로의 터널링을 활성화시키는
    발광 디바이스.
  19. 제 18 항에 있어서,
    상기 추가 층은 금속 재료 및 반금속 재료로부터 선택되는
    발광 디바이스.
  20. 제 19 항에 있어서,
    상기 n-형 터널 접합 층은 실리콘(Si), 셀레늄(Se), 텔루르(Te), 산소(O), 황(S) 및 주석(Sn) 중에서 선택된 도펀트를 사용하여 도핑되는
    발광 디바이스.
  21. 제 19 항에 있어서,
    상기 p-형 터널 접합 층은 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 베릴륨(Be) 및 카드뮴(Cd) 중에서 선택된 도펀트를 사용하여 도핑되는
    발광 디바이스.
  22. 제 19 항에 있어서,
    상기 활성 영역 내로 전하를 주입하도록 위치된 터널 접합 구조체를 더 포함하되,
    상기 터널 접합 층들 중 적어도 하나는 적어도 두 가지 도펀트들을 사용하여 도핑되며,
    상기 도펀트들 중 적어도 하나의 도펀트는 다른 도펀트의 이온화 에너지보다 높은 이온화 에너지를 갖는
    발광 디바이스.
  23. 제 22 항에 있어서,
    상기 적어도 두 가지 도펀트들은 상기 n-형 터널 접합 층과 상기 추가 층의 계면 및 상기 p-형 터널 접합 층과 상기 추가 층의 계면에 형성된 공핍 영역의 폭을 최소화하는
    발광 디바이스.
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