TWI617048B - 具有穿隧接合層的磊晶結構、p型半導體結構朝上的製程中間結構及其製造方法 - Google Patents

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Abstract

一種具有穿隧接合層的磊晶結構、p型半導體結構朝上的製程中間結構以及其製造方法。磊晶結構由下至上依序包含：基板、第一n型半導體層、穿隧接合層、p型半導體層、多量子井層、以及第二n型半導體層，其中第一n型半導體層、p型半導體層、以及穿隧接合層形成p型半導體結構。p型半導體結構朝上的製程中間結構的製造方法包含：在前述磊晶結構的第二n型半導體層上設置永久性基板，以形成疊層結構；將疊層結構上下翻轉，並移除前述磊晶結構的基板使p型半導體結構朝上。經由該製造方法製作的p型半導體結構朝上的製程中間結構由下至上依序包含：永久性基板、第二n型半導體層、多量子井層、p型半導體結構。其中p型半導體結構包含p型半導體層、穿隧接合層以及第一n型半導體層。

Description

具有穿隧接合層的磊晶結構、p型半導體結構朝上的製程中間結構及其製造方法
本發明係關於一種半導體磊晶結構、製程中間結構及其製造方法，特別是關於具有穿隧接合層的磊晶結構、以及p型半導體結構朝上的製程中間結構以及其製造方法。
發光二極體之晶粒包含n型半導體層與p型半導體層。在磊晶製程中，若欲製得最終為p型半導體層朝上的發光二極體(LED)晶粒，習知的常規磊晶製程需繁複的多次翻轉過程。請參閱第1圖，其為常規p型半導體層朝上的晶粒的製造流程示意圖。首先在一基板100上以習知磊晶方法依序沉積n型半導體層101、多量子井 (multiple quantum well；MQW)層102、p型半導體層103，最後在p型半導體層103上接合暫態性基板104，以形成第一疊層結構10；再者將第一疊層結構10上下翻轉使基板100朝向上，並移除該砷化鎵基板100使n型半導體層101露出成為磊晶結構的最上層；接著，在n型半導體層101上接合永久性基板105，形成第二疊層結構15；最後將第二疊層結構15再次上下翻轉，並移除暫態性基板104，使p型半導體層103露出成為最終結構的最上層，如此則形成p型半導體層朝上的晶粒。
前述流程可達到p型半導體層朝上的製程中間結構，然整體製程中需要將整體疊層結構上下翻轉兩次，並多消耗一個暫態基板(如第1圖的暫態性基板)，耗費時間並增加製程成本。
此外，透過前述磊晶製程得到的p型半導體層朝上的製程中間結構，後續進行半導體與金屬接面加工時(例如進行歐姆接觸時)，相比於n型半導體層需要較高的接合溫度(超過500℃)，不利於後續製程。
有鑑於上述習知技術之問題，本發明的目的在於提供一種可利於後續進行半導體與金屬接面的製程中間結構，以及提供一種簡化的半導體製造流程。
為達上述目的，本發明一種具有穿隧接合層的磊晶結構，其包含：第一基板；第一n型半導體層，係設置在第一基板上；穿隧接合層，係設置在第一n型半導體層上；p型半導體層，係設置在穿隧接合層上；第二n型半導體層，係設置在p型半導體層上，其中第一n型半導體層、穿隧結合層、以及p型半導體層結合形成p型半導體結構。
較佳地，前述磊晶結構進一步包含多量子井層，可設置在p型半導體結構與第二n型半導體層之間。
較佳地，第一n型半導體層、p型半導體層及第二n型半導體層可包含砷化鎵、砷化鋁鎵、氮化鎵、或磷化鎵。
較佳地，穿隧接合層可同時包含重摻雜n型層及p型層，且重摻雜n型層及p型層可為AlGaInAs：Te/C或AlGaAs：Te/C。
本發明提供一種製造p型半導體結構朝上的製程中間結構之方法，其包含：提供第一基板；於第一基板上形成第一n型半導體層；於第一n型半導體層上形成p型半導體層；形成穿隧接合層於第一n型半導體層與p型半導體層之間，以使第一n型半導體層、p型半導體層及穿隧接合層結合形成p型半導體結構；於p型半導體結構上形成第二n型半導體層；結合第二基板該第二n型半導體層，以形成疊層結構；以及將疊層結構上下翻轉，並移除第一基板。
較佳地，該方法進一步可包含於p型半導體結構與第二n型半導體層之間形成多量子井層。
較佳地，該方法進一步可包含形成金屬層於第一n型半導體層與第一基板之間，以形成歐姆接觸。
較佳地，該方法進一步可包含形成另一金屬層在第二n型半導體層及第二基板之間，以形成歐姆接觸。
較佳地，第一n型半導體層、p型半導體層及第二n型半導體層可包含砷化鎵、氮化鎵、砷化鋁鎵、或磷化鎵。
較佳地，穿隧接合層可同時包含重摻雜n型層及p型層，且重摻雜n型層及p型層可為AlGaInAs：Te/C或AlGaAs：Te/C。
一種p型半導體結構朝上之製程中間結構，其由下至上依序包含：第二基板；第二n型半導體層，係設置在第二基板上；以及p型半導體結構，係設置在第二n型半導體層上。其中，p型半導體結構包含：p型半導體層，設置在第二n型半導體層上；第一n型半導體層，係設置在p型半導體層上；以及穿隧接合(tunnel junction)層，設置在p型半導體層與第一n型半導體層之間。
較佳地，第二n型半導體層及p型半導體結構之間可設有多量子井(multiple quantum well)層。
較佳地，第一n型半導體層、p型半導體層及第二n型半導體層包含砷化鎵、氮化鎵、砷化鋁鎵、或磷化鎵。
較佳地，進一步可包含一金屬層，係設置於第二n型半導體層與該第二基板之間。
較佳地，進一步可包含另一金屬層，係設置於第一n型半導體層上。
較佳地，穿隧接合層可同時包含重摻雜n型層及p型層，且重摻雜n型層及p型層可為AlGaInAs：Te/C或AlGaAs：Te/C。
承上所述，本發明提供之具有穿隧接合層的磊晶結構、以及p型半導體結構朝上的製程中間結構以及其製造方法，藉由在p型半導體層與n型半導體層之間設置的穿隧接合層，可具有一個或多個下述優點：
(1)本發明之製程中間結構，可使該n型半導體層具有p型半導體層之特性，並整體形成p型半導體結構。
(2)本發明之製程中間結構，僅需要一次翻面步驟便可達成p型半導體結構朝上的目標，大幅減化製程。
(3)本發明之製程中間結構，其實際包含兩個n型半導體層，後續可利用該兩個n型半導體層製作歐姆接觸，克服在p型半導體層製作歐姆接觸之困難。
本發明之優點、特徵以及達到之技術方法將參照例示性實施例及所附圖式進行更詳細地描述而更容易理解，且本發明可以不同形式來實現，故不應被理解僅限於此處所陳述的實施例，相反地，對所屬技術領域具有通常知識者而言，所提供的實施例將使本揭露更加透徹與全面且完整地傳達本發明的範疇，且本發明將僅為所附加的申請專利範圍所定義。
本發明下述一個或多個實施例係揭露一種具有穿隧接合層的磊晶結構)、該p型半導體結構朝上的製程中間結構以及該製程中間結構的製造方法。藉由下述實施例所揭露的具有p型半導體結構的磊晶結構、該p型半導體結構朝上的製程中間結構以及其製造方法，本發明提供的製程中間結構可降低歐姆接觸所需溫度，利於後續加工。此外，利用下述實施例揭露具有穿隧接合層的磊晶結構，可以簡化p型半導體結構朝上的製程中間結構的製造流程，節省成本及製程時間。
第2圖為本發明實施例之製造具有穿隧接合層的磊晶結構、以及最終製得p型半導體結構朝上的製程中間結構的流程方塊圖。如第2圖所示，製造方法包含：步驟S1：提供第一基板；步驟S2：形成第一n型半導體層於第一基板上；步驟S3：形成穿隧接合層於第一n型半導體層上；步驟S4：形成p型半導體層於穿隧接合層上，如此第一n型半導體層、p型半導體層及穿隧接合層共同形成p型半導體結構；步驟S5：形成第二n型半導體層於該p型半導體結構上；步驟S6：將第二基板結合至第二n型半導體層上，以形成疊層結構；以及步驟S7：將該疊層結構上下翻轉，並移除該第一基板。前述步驟S1至S5係完成磊晶結構；待步驟S7將疊層結構上下翻轉並移除第一基板後，係完成製程中間結構的製作流程。
根據前述製程中間結構的製造流程，本發明提供製程中間結構的製造方法的一實施方式。詳細說明，並請參閱第3圖至第4圖，其為本發明第一實施方式之p型半導體結構朝上的製程中間結構的製造流程示意圖。參考第3圖，首先提供第一基板3，第一基板3可為砷化鎵(GaAs)、氮化鎵(GaN)、砷化鋁鎵(AlGaAs)、或磷化鎵(GaP)基板，較佳為砷化鎵(GaAs)基板，然本發明不限於此。接著將第一n型半導體層301形成於第一基板3上，第一n型半導體層301係為n型的砷化鎵層，較佳者為摻雜矽(Si)及/或碲(Te)。接著將穿隧接合層302設置在第一n型半導體層301上，p型半導體層303接續形成於穿隧接合層302上。穿隧接合層302同時包含重摻雜n型層及p型層，其係為摻雜Te/C的AlGaInAs層或AlGaAs層；p型半導體層303為p型摻雜的砷化鎵層，較佳者為摻雜鋅(Zn)。
接著在p型半導體層303上設置多量子井層304。最後在多量子井層304上設置第二n型半導體層305，至此，完成磊晶結構320。第二n型半導體層的材料可與第一n型半導體層相同或相異。在本實施方式中，第二n型半導體層305與第一n型半導體層301相同為矽摻雜的砷化鎵層。接著，在第二n型半導體層305上接合第二基板306，第二基板306可為矽基板、藍寶石基板、鋁氮化物基板或玻璃基板，在本實施方式為矽基板。如此完成一疊層結構35。
請參考第4圖，接著將前述疊層結構35上下翻轉，使得原本在疊層結構35最上層的第二基板306被翻轉到疊層結構35的最下層；而原本疊層結構35最下層的第一基板3被翻轉到疊層結構35的最上層。接著將第一基板3從該疊層結構35移除。如此完成製程中間結構40的製造流程。
一般來說，在p-n接面，由於電子從n型半導體穿隧至p型半導體，然n型價電帶與p型價電帶之間存在能帶差異，使得p-n接面之間存在能量障壁。若於p-n接面之間設置一穿隧接面，可使得p型半導體層內的價電帶的電子可穿隧能隙，而跑到空的n區導電帶，如此降低p-n接面之間的能量障壁。當施加逆向偏壓時，電子在相反方向(由p型側到n型側)穿隧，該結果造成每個逐漸排列的接面電子和電洞狀態不同，如此一來電子可由價電帶到傳導帶透過該接面進行穿隧。換句話說，本發明之實施方式的製程中間結構40包含的第一n型半導體層301、穿隧接合層302及p型半導體層303三層整體可形成具有相同或極為相似的價電帶，如此第一n型半導體層301可具有與p型半導體相似的特性。故而第一n型半導體層301、穿隧接合層302及p型半導體層303三層結合可形成一p型半導體結構310。
此外，穿隧接合層的設置亦可以解決p-n接面之間電壓上升的問題，同時可使得第一n型半導體層301、穿隧接合層302及p型半導體層303整體形成一p型半導體結構310，並且在製程中間結構40中，該p型半導體結構310係設置朝上的方向。如此可僅利用一次翻轉程序便可達成p型半導體結構310朝上的製程中間結構40，簡化習知半導體製程中間結構需要多次翻轉的製造流程。
用於本發明之實施方式的磊晶結構生長方法包含用於填充的製程例如為液相磊晶法(Liquid Phase Epitaxy；LPE)、氣相磊晶法(Vapor Phase Epitoxy；VPE)或有機金屬化學氣相沉積(metal organic chemical vapor deposition；MOCVD)法。
再者，本發明提供製程中間結構的第二實施方式。詳言之，並請參閱第5圖，其為p型半導體結構朝上的製程中間結構示意圖。製程中間結構50由下至上依序包含矽基板(如第一實施方式的第二基板所形成)506、第二n型半導體層505、多量子井層504、p型半導體層503、穿隧接合層502、以及第一n型半導體層501。製程中間結構50的各元件之材料與製程中間結構40之各元件的材料相同。此外，第一n型半導體層501、穿隧接合層502以及p型半導體層503形成p型半導體結構510，其穿隧效應之特性與前述第一實施方式的p型半導體結構特性相同，請參閱前述說明，於此不再贅述。在本發明第二實施方式中，為了將電流引進半導體中，以達成在順向偏壓操作下操作元件的目的，將半導體和金屬之間實施歐姆接觸是必須條件。如此，可在製程中間結構50的第一、第二n型半導體層501、505另鍍以複數個金屬層521、522，以使該些n型半導體層與金屬之間具有歐姆接觸(Ohmic contact)之特性(第5圖)，以利後續與第一電極及第二電極連接。在本實施方式中，金屬層係設置在第二基板與第二n型半導體層之間，以及設置在第一n型半導體層上。金屬例如銀(Ag)、鎂(Mg)、鋁(Al)、鉑(Pt)、鈀(Pd)、金(Au)、鎳(Ni)、釹(Nd)、銥(Ir)、鉻(Cr)、鋰(Li)、鐿(Yb)、鍺金(GeAu)、鈹金(BeAu)、鈦(Ti)、氧化銦錫(Indium tin oxide，ITO)或鈣(Ca)。本實施方式較佳為鍺金(GeAu)，然本發明不限於此。
一般來說，若與在p型半導體層上製作歐姆接觸，在p型半導體層與金屬接觸之後需要進行退火處理。然而，若以常用的金屬材料如鈹、金、或氧化銦錫(ITO)來說，由於p型半導體層表面需要較高的接合溫度，通常需要在500℃以上的環境中執行，而接合金屬，例如在本實施例中為銦，無法承受如此高的溫度，故而在p型半導體層上製作歐姆接觸具有一定難度。然而，為了製程中間結構後續的應用，勢必需要在p型半導體層製作歐姆接觸。因此，本發明提供的製程中間結構，該p型半導體結構實包含第二個n型半導體層，因此可以習知方法於溫度僅300℃~330℃時，使用該n型半導體層製作歐姆接觸。與習知單一n型半導體層與單一p型半導體層形成之結構相比，本發明可完全排除在p型半導體層執行歐姆接觸的困難處，並同時保有p型半導體結構朝上的特性。
綜上所述，藉由在n型半導體層與p型半導體層之間設置穿隧接合層，可使得p型半導體層-穿隧接合層-n型半導體層三層結合形成具有p型半導體特性之結構。如此可藉由該p型半導體結構的設置，使得製程中間結構的製程大幅簡化，僅需要翻面一次，便可以達成p型半導體結構朝上的配置。此外，本發明提供的製程中間結構，仍可於兩個n型半導體層上鍍上金屬層用以製作歐姆接觸，以利後續半導體晶粒之應用，可完全排除p型半導體層不利於製作歐姆接觸之難處。本發明的製程中間結構製造方法，可製作出同時具有p型半導體特性朝上及可順利與金屬層之間進行歐姆接觸之製程中間結構，並簡化製程流程，大幅降低成本。
以上所述之實施例僅係為說明本發明之技術思想及特點，其目的在使本發明所屬技術領域中具有通常知識者能夠瞭解本發明之內容並據以實現，當不能以做為限定本發明。凡依本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本發明之發明申請專利範圍之範疇內。
10：第一疊層結構 15：第二疊層結構 100：基板 101：n型半導體層 102、304、504：多量子井層 103、303、503：p型半導體層 104：暫態性基板 105：永久性基板 S1-S7：步驟 3：第一基板 35：疊層結構 301、501：第一n型半導體層 302、502：穿隧接合層 305、505：第二n型半導體層 306：第二基板 310、510：p型半導體結構 320：磊晶結構 40、50：製程中間結構 506：矽基板 521、522：金屬層
第1圖為常規p型半導體層朝上的晶粒的製造流程示意圖。
第2圖為本發明實施例之製造p型半導體結構朝上的製程的流程方塊圖。
第3圖至第4圖為本發明第一實施方式之p型半導體結構朝上的製程中間結構製造流程示意圖。
第5圖為本發明第二實施方式之p型半導體結構朝上的製程中間結構示意圖。
S1-S7：步驟

Claims (10)

  1. 一種製造p型半導體結構朝上的製程中間結構之方法，其包含：提供一第一基板；形成一金屬層於該第一基板上；形成一第一n型半導體層於該金屬層上，該金屬層與該第一n型半導體層為歐姆接觸；形成一穿隧接合層於該第一n型半導體層上形成一p型半導體層於該穿隧接合層上，以使該第一n型半導體層、該p型半導體層及該穿隧接合層結合形成一p型半導體結構；形成一第二n型半導體層於該p型半導體結構上；結合一第二基板於該第二n型半導體層上，以形成一疊層結構；以及將該疊層結構上下翻轉，並移除該第一基板。
  2. 如申請專利範圍第1項所述之方法，進一步包含於該p型半導體結構與該第二n型半導體層之間形成一多量子井層。
  3. 如申請專利範圍第1項所述之方法，進一步包含形成另一金屬層於該第二n型半導體層與該第二基板之間，以形成歐姆接觸。
  4. 如申請專利範圍第1項所述之方法，其中該第一n型半導體層、該p型半導體層及該第二n型半導體層包含砷化鎵、氮化鎵、砷化鋁鎵、或磷化鎵。
  5. 如申請專利範圍第1項所述之方法，其中該穿隧接合層同時包含一重摻雜n型層及p型層，且該重摻雜n型層及p型層為AlGaInAs：Te/C或AlGaAs：Te/C。
  6. 一種p型半導體結構朝上的製程中間結構，其包含：一第一基板；一金屬層，設置於該第一基板上；一第一n型半導體層，設置於該金屬層上，該金屬層與該第一n型半導體層為歐姆接觸；一穿隧接合層，設置於該第一n型半導體層上；一p型半導體層，設置於該穿隧接合層上，且該第一n型半導體層、該p型半導體層及該穿隧接合層結合形成一p型半導體結構；一第二n型半導體層，設置於該p型半導體層上；以及一第二基板，設置於該第二n型半導體層上，並形成一疊層結構。
  7. 如申請專利範圍第6項所述之製程中間結構，其中該第二n型半導體層及該p型半導體結構之間設有一多量子井層。
  8. 如申請專利範圍第6項所述之製程中間結構，其中該第一n型半導體層、該p型半導體層及該第二n型半導體層包含砷化鎵、砷化鋁鎵、氮化鎵、或磷化鎵。
  9. 如申請專利範圍第6項所述之製程中間結構，其進一步包含一金屬層，係設置於該第二n型半導體層與該第二基板之間。
  10. 如申請專利範圍第6項所述之製程中間結構，其中該穿隧接合 層同時包含一重摻雜n型層及p型層，且該重摻雜n型層及p型層為AlGaInAs：Te/C或AlGaAs：Te/C。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11158760B2 (en) * 2018-02-07 2021-10-26 The Regents Of The University Of California Metal organic chemical vapor depostion (MOCVD) tunnel junction growth in III-nitride devices
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CN111540817A (zh) * 2020-05-19 2020-08-14 錼创显示科技股份有限公司 微型发光二极管芯片

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050023549A1 (en) * 2003-08-01 2005-02-03 Gardner Nathan F. Semiconductor light emitting devices
US20080002750A1 (en) * 2006-06-29 2008-01-03 Sumitomo Electric Industries, Ltd. Surface emitting semiconductor device
US20080303055A1 (en) * 2005-12-27 2008-12-11 Seong Tae-Yeon Group-III Nitride-Based Light Emitting Device
US20100133529A1 (en) * 2008-09-19 2010-06-03 Lumenz Llc Thin light-emitting devices and fabrication methods

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7473941B2 (en) * 2005-08-15 2009-01-06 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. Structures for reducing operating voltage in a semiconductor device
JP2007180142A (ja) * 2005-12-27 2007-07-12 Toshiba Corp 窒化物系半導体素子及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050023549A1 (en) * 2003-08-01 2005-02-03 Gardner Nathan F. Semiconductor light emitting devices
US20080303055A1 (en) * 2005-12-27 2008-12-11 Seong Tae-Yeon Group-III Nitride-Based Light Emitting Device
US20080002750A1 (en) * 2006-06-29 2008-01-03 Sumitomo Electric Industries, Ltd. Surface emitting semiconductor device
US20100133529A1 (en) * 2008-09-19 2010-06-03 Lumenz Llc Thin light-emitting devices and fabrication methods

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