KR20070014196A - Ｑ 향상 회로 및 방법 - Google Patents

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Q 향상 회로 및 방법이 개시된다. 대부분의 일반적인 실시예에서, 본 발명의 회로는 기생 저항 R을 갖는 컴포넌트와 함께 사용되는데 적합하다; 제1 저항 R1은 이 컴포넌트와 직렬로 배치되고 배열은 저항 R1을 네거티브 저항으로 만든다. 예시적인 실시예에서, 제1 및 제2 인덕터들은 Q 향상 회로가 작용하는 컴포넌트들을 구성한다. 저항 R1은 제1 인덕터와 직렬로 배치되고 제1 인덕터의 기생 저항 RL1과 크기가 같다. 마찬가지로, 제2 저항 R2는 제2 인덕터와 직렬로 배치되고 제2 인덕터의 기생 저항 RL2와 크기가 같다. Q 향상 회로는 제1 트랜지스터 Q1과 제2 트랜지스터 Q2를 더 포함할 수 있다.
Q 향상, 네거티브 저항, 기생 저항, 트랜지스터, 단일 이득 증폭기

Description

Ｑ 향상 회로 및 방법{Q ENHANCEMENT CIRCUIT AND METHOD}
본 발명은 전기 및 전자 회로들 및 시스템들에 관한 것이다. 더욱 구체적으로, 본 발명은 전기 및 전자 회로들 및 시스템들에서 수동형 유도성 용량성 공진기들에 대한 Q 향상을 위한 시스템들 및 방법들에 관한 것이다.
공진의 기계 또는 전기 회로 또는 캐패시터에 관련하여, Q는 "품질 인자"이다. 공진 시스템의 경우, Q는 시스템의 주파수 응답에서 공진 피크의 날카로움의 척도이고, 시스템에서 제동(damping)에 역으로 비례한다: Q = 중심 주파수를 Hz 대역폭으로 나눈 것이다. 공진 회로들을 포함하는 이퀼라이저들은 그들의 Q 값에 의해 등급이 매겨진다: Q가 높을수록, 응답에서 피크가 더 높고 잘 한정된다. 필터들에서, 밴드 패스 또는 밴드 리젝트 필터들의 중심 주파수 대 그 대역폭의 비율이 Q를 정의한다. 따라서, 중심 주파수가 상수 값이라고 가정하면, Q는 대역폭에 역으로 비례하고, 즉, 높은 Q는 좁은 대역폭을 가리킨다. (http://www.dilettantesdictionary.com/pdf/q.pdf 참조.)
따라서, 아날로그에서 디지털로의 변환, 무선 통신 회로들, 좁은 대역폭의 증폭기들, 마이크로파 회로들 등과 같은 다양한 애플리케이션들에 대해, Q 향상 시스템 또는 방법을 제공하는 것이 유용하다.
아날로그 신호 처리 및 통신 시스템들에서, 수동형 인덕터-캐패시터(LC) 공진기들에서 인덕터들(L)과 연관된 기생 직렬 저항을 상쇄하기 위하여, Q 향상 회로는 전형적으로 네거티브 저항기 회로들을 사용한다. 완벽한 차동 모드에서 구현될 때, 이러한 회로들은 일반적으로 공진기의 캐패시터들과 병렬로 접속되고 대체로 캐패시터는 두 인덕터들 사이에 접속된다. 일반적으로, 네거티브 저항기 회로들은 인덕터들의 기생 저항을 적절하게 상쇄시키지 못한다. 이 비-이상적인 상쇄로 인하여 다른 2차 영향들이 야기되고 회로가 다른 주파수에서 공진하게 된다.
또한, 네거티브 저항기들을 사용하는 데는 상쇄를 위한 네거티브 전류들을 발생시키기 위하여 전압 대 전류 변환기들이 필요하다. 이것은 네거티브 저항기 회로가 비-선형의 왜곡과 회로 지연에 더 민감해지게 만들고 LC 공진기의 효율을 떨어뜨린다.
따라서, 회로의 Q를 향상시키는 시스템 또는 방법에 대한 당해 기술 분야의 요구가 존재한다. 특히, 아날로그 신호 처리 및 통신 시스템들에서 사용되는 LC 공진기들의 선형성과 레졸루션(resolution)을 증가시키기 위하여 LC 공진기들의 Q를 향상시키는 시스템 또는 방법에 대한 당해 기술 분야의 요구가 존재한다.
당해 기술 분야의 요구는 본 발명의 Q 향상 회로 및 방법에 의해 다루어진다. 대부분의 일반적인 실시예에서, 본 발명의 회로는 기생 저항 RL1을 가지는 컴포넌트 및 그 컴포넌트와 직렬로 배치된 제1 저항 R1을 가지고 그 저항을 네거티브 저항으로 만드는 배열과 함께 사용하는데 적합하다.
예시적인 실시예에서, 제1 및 제2 인덕터들은 Q 향상을 달성하는 컴포넌트들을 구성한다. 저항 R1은 제1 인덕터와 직렬로 배치되고 제1 인덕터의 기생 저항 RL1과 동일하다. 마찬가지로, 제2 저항 R2는 제2 인덕터와 직렬로 배치되고 제2 인덕터의 기생 저항 RL2와 동일하다. 이 실시예에서, Q 향상 회로는 제1 트랜지스터 Q1 및 제2 트랜지스터 Q2를 포함한다. 트랜지스터들은 BJT(쌍극성 접합 트랜지스터), MOSFETs(금속 산화막 반도체 전계 효과 트랜지스터), 또는 다른 형태의 트랜지스터들일 수 있다.
BJT 구현에서는, 각 컬렉터 단자들은 제1 또는 제2 저항인 R1 또는 R2에 각각 연결되고, 각 에미터들은 인덕터들에 각각 연결된다. 이 경우, Q 향상 회로는 제1 트랜지스터의 컬렉터 단자와 제2 트랜지스터의 베이스 단자 사이에 접속된 제1 단일 이득 증폭기(에미터 팔로워(emitter follower)/전압 팔로워) 및 제2 트랜지스터의 컬렉터 단자와 제1 트랜지스터의 베이스 단자 사이에 접속된 제2 단일 이득 증폭기를 포함한다.
대안의 MOSFET 구현에서는, 각 트랜지스터들은 소스, 게이트 및 드레인 단자를 갖는다. 이 경우, 각 드레인 단자들은 제1 또는 제2 저항인 R1 또는 R2에 각각 연결되고 소스 단자들은 인덕터들에 각각 연결된다. 제1 단일 이득 증폭기(소스 팔로워)는 제1 트랜지스터의 드레인 단자와 제2 트랜지스터의 게이트 단자 사이에 접속되고, 제2 단일 이득 증폭기는 제2 트랜지스터의 드레인 단자와 제1 트랜지스터의 게이트 단자 사이에 접속된다.
최량의 모드에서, 각 단일 이득 증폭기는 최적의 회로 단순성과 최대의 동작 대역폭을 달성하는 에미터/소스 팔로워이다.
도 1은 종래의 교시에 따라 아날로그 신호 처리에서 널리 사용된 차동 LC 공진기를 나타내는 개략도.
도 2는 도 1의 공진기의 인덕터들의 기생 저항을 나타내는 도 1의 공진기의 개략도.
도 3은 종래의 교시에 따라 도 2의 공진기의 Q 향상을 위한 접근법을 나타내는 도면.
도 4는 본 발명의 교시의 예시적인 실시예에 따라 구현된 Q 향상을 갖는 공진기의 개략도.
도 5는 도 4의 공진기의 네거티브 저항기들이 예시적으로 구현된 도 4의 공진기의 개략도.
도 6은 도 5의 전압 팔로워에 대한 바이폴라 에미터 팔로워 구현을 가진 도 5의 공진기의 개략도.
도 7은 도 5의 전압 팔로워에 대한 MOSFET 소스 팔로워 구현을 가진 도 5의 공진기의 개략도.
예시적인 실시예들과 예시적인 애플리케이션들이 본 발명의 유익한 교시들을 개시하기 위하여 첨부된 도면들을 참조하여 설명될 것이다.
본 발명은 특정 애플리케이션들에 대한 예시적인 실시예들을 참조하여 여기 설명되지만, 본 발명이 이에 한정되지 않는다는 것이 이해되어야 한다. 당해 기술 분야에서 통상의 지식을 가지고 여기 제공된 교시에 접하는 자라면, 그 범주 내에 있는 부가적인 변경들, 애플리케이션들, 실시예들 및 본 발명이 매우 유용한 추가의 분야들을 알 수 있을 것이다.
도 1은 종래의 교시에 따라 아날로그 신호 처리에 널리 사용된 차동 LC 공진기를 나타내는 개략도이다. 도 2는 도 1의 공진기의 인덕터들의 기생 저항을 보여주는 개략도이다. 도 1 및 도 2에서 도시된 바와 같이, 공진기(10')는 일단이 접지 접속되어 평행하게 접속된 제1 및 제2 인덕터들 L1, L2 및 이들의 타단에 걸쳐 접속된 캐패시터 C를 포함한다. 제1 및 제2 인덕터들 L1 및 L2는, 도 2에 도시된 바와 같이, 각각 고유의 기생 저항을 갖는다.
당해 기술 분야에서는 잘 알려져 있는 바와 같이, 인덕터들과 연관된 기생 직렬 저항들 RL1 및 RL2로 인하여, LC 공진기의 Q는 제한된다. Q를 증가시키기 위하여 통상적으로 사용되는 한 방법은 캐패시터와 평행한 네거티브 저항기를 사용하는 것이다. 이것은 도 3에 도시되어 있다.
도 3은 종래의 교시에 따라 도 2의 공진기의 Q 향상을 위한 접근을 나타낸다. 이 공진기(20)에서, 네거티브 저항기 R은 캐패시터 C에 병렬로 접속되어 있 다. 이 접근은 공진기의 Q를 증가시킬 수는 있지만, 기생 직렬 저항들인 RL1과 RL2가 Q에 미치는 영향을 상쇄시키는 데는 적정하지 않다는 것이 발견되었다. 게다가, 네거티브 저항기 R은 공진기를 더 복잡한 회로로 만들고, 원하지 않는 다른 주파수에서 공진하도록 만들 수 있다. 따라서, 회로의 Q를 향상시키는 시스템 또는 방법에 대한 당해 기술 분야의 요구가 존재한다.
도 4는 본 발명의 교시의 예시적인 실시예에 따라 구현된 Q 향상을 갖는 공진기의 개략도이다. 공진기(40)는 제1 및 제2 네거티브 저항기들 -R1 및 -R2가 제1 및 제2 인덕터들 L1 및 L2에 각각 직렬로 배치되어 있다는 것을 제외하면 도 2의 공진기와 유사하다.
도 5는 도 4의 공진기의 네거티브 저항기들의 예시적인 구현을 갖는 도 4의 공진기의 개략도이다. 도 5에서, 저항기들 R1 및 R2는 제1 및 제2 인덕터들에 직렬로 배치되어 있다. 저항기들 R1및 R2는 기생 직렬 저항기들 RL1 및 RL2와 동일해야 한다. 제1 및 제2 트랜지스터들 Q1 및 Q2는 각각 저항기들 R1 및 R2와, 예시적인 애플리케이션들에서 관련 컴포넌트인 제1 및 제2 인덕터들 L1 및 L2 사이에 접속된다. Q1의 컬렉터는 노드 A에서 R1에 접속되고 Q2의 컬렉터는 노드 B에서 R2에 접속된다. 본 교시에 따라, 제1 전압 팔로워(단일 이득 증폭기)(42)는 노드 A와 Q2의 베이스 사이에 접속된다. 제2 전압 팔로워(44)는 노드 B와 Q1의 베이스 사이에 접속된다. 제1 및 제2 전압 팔로워들(42 및 44)은 아래 도 6에서 도시되는 바와 같이 에미터 팔로워들에 의해 구현되거나, 도 7에서 도시되는 바와 같이 소스 팔로워들에 의해 구현되거나 또는 당해 기술 분야에서 통상의 지식을 가진 자에 의해 인식될 수 있는 바와 같이 그외의 적절한 회로 배열에 의해 구현될 수 있다.
도 6은 도 5의 전압 팔로워들에 대한 바이폴라 에미터 팔로워 구현을 가진 도 5의 공진기의 개략도이다. 이 실시예에서, 제1 팔로워(42)는, 베이스가 노드 A에 접속되고, 컬렉터가 그라운드에 접속되고, 에미터가 제1 전류원(46)에 접속된 제3 바이폴라 트랜지스터 Q3으로 구현된다. 제2 팔로워(44)는, 베이스가 노드 B에 접속되고, 컬렉터가 그라운드에 접속되고, 에미터가 제2 전류원(48)에 접속된 제4 바이폴라 트랜지스터 Q4로 구현된다. NPN 구현이 도시되어 있지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 PNP 구현도 역시 사용될 수 있다는 것을 알 수 있을 것이다.
도 7은 도 5의 공진기의 전압 팔로워에 대한 MOSFET 소스 팔로워 구현을 갖는 도 5의 공진기의 개략도이다. 이 실시예(30'')에서, n채널 MOSFET들 M1 및 M2는 도 6의 제1 및 제2 트랜지스터들 Q1 및 Q2 대신에 사용된다. 또한, 제1 팔로워(42)는, 게이트가 노드 A에 접속되고, 드레인이 그라운드에 접속되고, 소스가 제1 전류원(46)에 접속된 제3 MOSFET 트랜지스터 M3로 구현된다. 제2 팔로워(44)는 게이트가 노드 B에 접속되고, 드레인이 그라운드에 접속되고, 소스가 제2 전류원(48)에 접속된 제4 MOSFET 트랜지스터 M4로 구현된다. n채널 구현이 도시되었지 만, 당해 기술 분야에서 통상의 지식을 가진 자라면 p채널 구현도 역시 사용될 수 있다는 것을 알 수 있을 것이다.
본 발명의 향상 회로(40)는 고유의 기생 저항의 영향을 상쇄하고 회로가 사용하는 컴포넌트의 Q 인자를 개선시킨다.
이와 같이, 본 발명은 특정 애플리케이션에 대한 특정 실시예를 참조하여 본 명세서에서 설명되었다. 당해 기술 분야에서 통사의 지식을 가지고 본 교시를 접하는 자라면 그 범주 내의 추가의 변경들, 애플리케이션들 및 실시예들을 알 수 있을 것이다.
따라서, 첨부된 청구항들은 본 발명의 범주 내에 있는 임의의 그리고 모든 그러한 애플리케이션들, 변경들 및 실시예들을 포함하려는 의도를 가진다.

Claims (17)

  1. 기생 저항 RL1을 갖는 컴포넌트에 대한 Q 향상 회로(40)로서,
    상기 컴포넌트와 직렬로 배치된 제1 저항 R1 및
    상기 컴포넌트와 직렬로 배치된 상기 저항을 네거티브 저항으로 만드는 제1 회로(Q1, Q2, 42 및 44)
    를 포함하는 것을 특징으로 하는 Q 향상 회로.
  2. 제1항에 있어서,
    상기 컴포넌트는 인턱터 L1인 Q 향상 회로.
  3. 제1항에 있어서,
    상기 컴포넌트와 직렬로 배치된 상기 저항 R1이 상기 기생 저항 RL1과 동일한 Q 향상 회로.
  4. 제1항에 있어서,
    상기 저항을 네거티브 저항으로 만드는 상기 제1 수단은 제1 트랜지스터 Q1을 포함하는 Q 향상 회로.
  5. 제4항에 있어서,
    기생 저항 RL2를 갖는 제2 컴포넌트 L2를 더 포함하는 Q 향상 회로.
  6. 제5항에 있어서,
    상기 제2 컴포넌트 L2에 직렬로 배치된 제2 저항 R2 및 상기 저항 R2를 네거티브 저항으로 만드는 제2 수단을 포함하는 Q 향상 회로.
  7. 제6항에 있어서,
    상기 저항을 네거티브 저항으로 만드는 상기 제2 수단은 제2 트랜지스터 Q2를 포함하는 Q 향상 회로.
  8. 제7항에 있어서,
    상기 트랜지스터들의 각각은 컬렉터, 베이스 및 에미터 단자를 갖는 Q 향상 회로.
  9. 제8항에 있어서,
    상기 컬렉터 단자들의 각각은 상기 제1 저항 R1 또는 상기 제2 저항 R2의 각각에 접속되고 상기 에미터들은 상기 컴포넌트들의 각각에 접속되는 Q 향상 회로.
  10. 제9항에 있어서,
    상기 제1 트랜지스터의 상기 컬렉터 단자와 상기 제2 트랜지스터의 상기 베이스 단자 사이에 접속되는 제1 증폭기(42) 및 상기 제2 트랜지스터의 상기 컬렉터 단자와 상기 제1 트랜지스터의 상기 베이스 단자 사이에 접속되는 제2 증폭기(44)를 포함하는 Q 향상 회로.
  11. 제10항에 있어서,
    상기 증폭기들의 각각은 단일 이득 증폭기(unity gain amplifier)인 Q 향상 회로.
  12. 제11항에 있어서,
    상기 증폭기들의 각각은 에미터 팔로워(follower)인 Q 향상 회로.
  13. 제 7항에 있어서,
    상기 트랜지스터들의 각각은 소스, 게이트, 및 드레인 단자를 갖는 Q 향상 회로.
  14. 제13항에 있어서,
    상기 드레인 단자들의 각각은 상기 제1 저항 R1 또는 상기 제2 저항 R2의 각각에 접속되고 상기 소스 단자들은 상기 컴포넌트들의 각각에 접속되는 Q 향상 회로.
  15. 제14항에 있어서,
    상기 제1 트랜지스터의 상기 드레인 단자와 상기 제2 트랜지스터의 상기 게이트 단자 사이에 접속된 제1 증폭기(42) 및 상기 제2 트랜지스터의 상기 드레인 단자와 상기 제1 트랜지스터의 상기 게이트 단자 사이에 접속된 제2 증폭기(44)를 포함하는 Q 향상 회로.
  16. 제15항에 있어서,
    상기 증폭기들의 각각은 단일 이득 증폭기인 Q 향상 회로.
  17. 제16항에 있어서,
    상기 증폭기들의 각각은 소스 팔로워인 Q 향상 회로.
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