JP3923690B2 - 電圧制御発振装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路チップ内に集積されたタンク回路を具備する電圧制御発振装置に関する。
【０００２】
【従来の技術】
図６に、従来の電圧制御発振装置の構成を示す。コイル１０５、１０７と電圧制御可変容量素子１０９で、タンク回路１０３を構成する。コイル１０５と１０７の共通接続端と電圧源Ｖｄｄの間に電流源１０１が配置されている。互いのゲートとドレインが交差接続されたソース接地のＮチャンネルＭＯＳＦＥＴ１１１と１１３は、タンク回路１０３に並列に接続された増幅器を構成する。発振出力は、ＮチャンネルＭＯＳトランジスタ１１１と１１３のドレインに接続された出力端子１１５と１１７から出力される。出力端子１１７から出力される発振出力は、出力端子１１５から出力される発振出力に対し反転の関係にある。
【０００３】
この電圧制御発振装置の発振周波数Ｆｃは、下記（数１）の式（１）で決定される。
【数１】
式（１）において、Ｌはコイル１０５および１０７のインダクタンスの合計である。そして、Ｃは電圧制御可変容量素子１０９の容量および、ＭＯＳＦＥＴ１１１および１１３のドレインの寄生容量の総和である。
【０００４】
そして発振周波数Ｆｃにおいて、Ｆｏｆｆｓｅｔだけ発振周波数から離れた周波数における位相雑音Ｌ（Ｆｏｆｆｓｅｔ）は、下記（数２）の式（２）で表される。
【数２】
式（２）において、ｋはボルツマン係数、Ｔは絶対温度、Ｒｅｆｆはタンク回路（１０５、１０７、１０９）の寄生抵抗、Ａはタンク回路１０３の負コンダクタンスに並列接続された増幅器（１１１、１１３）のコンダクタンスとその負コンダクタンスの比に関係する値、Ｐｒｍｓはこの電圧制御発振装置の発振強度である。
【０００５】
前記位相雑音を決定する大きな要因の一つである信号強度について考えてみる。タンク回路１０３の負コンダクタンスＧｎｅｇは、下記（数３）の式（３）で表せる。
【数３】
例えば発振周波数Ｆｃの可変範囲を３０％と考えると、電圧制御可変容量素子１０９の必要な可変容量範囲は発振周波数Ｆｃの可変範囲の二乗、タンク回路１０３の必要な負コンダクタンスはさらに二乗となり最大で１．３の四乗となる。つまり上記（数２）の式（２）中のコンダクタンス比Ａは、最低容量つまり最も高い周波数を発振させたときと、最高容量つまり最も低い周波数を発振させたときとで、３倍程度異なることになる。
【０００６】
【発明が解決しようとする課題】
従来の電圧制御発振装置では、位相雑音Ｌ（Ｆｏｆｆｓｅｔ）における値Ａは、発振周波数Ｆｃにしたがって可変であり、最も低い周波数で発振したとき（Ｃが最も大きいとき）大きな値となってしまい、位相雑音特性を劣化させるという問題があった。
【０００７】
そこで本発明は、良好な位相雑音特性を有する電圧制御発振装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の電圧制御発振装置は、
第１の電圧源に一端が接続される電流源と、
前記電流源の他端に接続される可変容量素子と少なくとも２個のコイルからなるタンク回路と、
ドレインが前記タンク回路の第１の入出力端に接続され、ソースが第２の電圧源に接続される第１のＭＯＳトランジスタと、
ドレインが前記タンク回路の第２の入出力端と前記第１のＭＯＳトランジスタのゲートに接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに接続され、ソースが前記第２の電圧源に接続される第２のＭＯＳトランジスタと、
一端が前記第１のＭＯＳトランジスタのドレインに接続される第１のスイッチング制御素子と、
ドレインが前記第１のスイッチング制御素子の他端に接続され、ゲートが前記第２のＭＯＳトランジスタのドレインに接続され、ソースが前記第２の電圧源に接続される第３のＭＯＳトランジスタと、
一端が前記第２のＭＯＳトランジスタのドレインに接続される第２のスイッチング制御素子と、
ドレインが前記第２のスイッチング制御素子の他端に接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに接続され、ソースが前記第２の電圧源に接続される第４のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのドレインに接続される第１の出力端子と、
前記第２のＭＯＳトランジスタのドレインに接続される第２の出力端子とを具備し、前記第１および第２のスイッチング制御素子がオフのとき、前記第１および第２のＭＯＳトランジスタが前記タンク回路に並列接続された増幅器を構成し、前記第１および第２のスイッチング制御素子がオンのとき、前記第１のＭＯＳトランジスタ乃至第４のＭＯＳトランジスタが前記タンク回路に並列接続された増幅器を構成することを特徴とする。
【０００９】
【発明の実施の形態】
図１に、本発明の電圧制御発振装置の実施の形態の構成を示す。コイル５、７と電圧制御可変容量素子９で、タンク回路３を構成する。コイル５と７の共通接続端と電圧源Ｖｄｄの間に電流源１が配置されている。
【００１０】
制御素子１５、１７がオフのとき、ＮチャンネルＭＯＳＦＥＴ１１、１３がタンク回路３に並列接続された増幅器を構成する。制御端子１５、１７がオンのとき、ＮチャンネルＭＯＳＦＥＴ１１、１３、１９、２１がタンク回路３に並列接続された増幅器を構成する。
【００１１】
ＭＯＳＦＥＴ１１のドレインは、コイル５の他端、ＭＯＳＦＥＴ１３、２１のゲート、制御素子１５の一端、出力端子２３に接続されている。ＭＯＳＦＥＴ１３のドレインは、コイル７の他端、ＭＯＳＦＥＴ１１、１９のゲート、制御素子１７の一端、出力端子２５に接続されている。
【００１２】
ＭＯＳＦＥＴ１９のドレインは、制御素子１５の他端に接続されている。ＭＯＳＦＥＴ２１のドレインは、制御素子１７の他端に接続されている。
【００１３】
ＭＯＳＦＥＴ１１、１３、１９、２１のソースは、グランドに接続されている。
【００１４】
発振出力は、出力端子２３と２５から出力される。出力端子２５から出力される発振出力は、出力端子２３から出力される発振出力に対し反転の関係にある。
【００１５】
図１の電圧制御発振装置は、半導体集積回路で構成させる。
【００１６】
図１の電圧制御発振装置の発振周波数Ｆｃは、上記（数１）の式（１）で決定される。式（１）において、Ｌはコイル５、７のインダクタンスの合計である。Ｃは、制御素子１５と１７がオフのとき、電圧制御可変容量素子９の容量および、ＭＯＳＦＥＴ１１および１３のドレインの寄生容量の総和である。制御素子１５と１７がオンのとき、Ｃは、電圧制御可変容量素子９の容量およびＭＯＳＦＥＴ１１、１３、１９、２１のドレインの寄生容量の総和である。
【００１７】
そして発振周波数Ｆｃにおいて、Ｆｏｆｆｓｅｔだけ発振周波数Ｆｃから離れた周波数における位相雑音Ｌ（Ｆｏｆｆｓｅｔ）は、上記（数２）の式（２）で表される。式（２）において、ｋはボルツマン係数、Ｔは絶対温度、Ｒｅｆｆはタンク回路３の寄生抵抗、Ａはタンク回路３の負コンダクタンスに並列接続される増幅器（制御素子１５と１７がオンのとき１１、１３、１９、２１、制御素子１５と１７がオフのとき１１、１３）のコンダクタンスとその負コンダクタンスの比に関係する値、Ｐｒｍｓはこの電圧制御発振装置の発振強度である。
【００１８】
タンク回路３の負コンダクタンスＧｎｅｇは、上記（数３）の式（３）で表される。
【００１９】
式（２）から判るように、位相雑音を減少させるには、タンク回路３の寄生抵抗Ｒｅｆｆを低下させることと電圧制御発振装置の発振強度Ｐｒｍｓを大きくすることが重要である。しかしながらタンク回路３の寄生抵抗Ｒｅｆｆは、製造プロセスに起因するものであり、プロセスが決定してしまうと変えることは困難である。
【００２０】
一方通常電圧制御発振装置の発振強度Ｐｒｍｓは非常に大きな値として設定されるが、低い周波数の信号を発振させようとすると、タンク回路３内の可変容量素子９の容量を大きくし、多くの電荷の充放電を行わねばならず、結果として大きな信号強度を得ることができない。
【００２１】
そこで図１においては、低い発振周波数において制御素子１５と１７をオンさせることにより、タンク回路３に対して並列接続されるＭＯＳＦＥＴの数を増加させる。これによりコンダクタンス比Ａを増加させることなく、十分な発振強度を得て、良好な位相雑音特性を得ることが実現できた。図１においては、発振周波数に関わらず値Ａをある程度一定にしている。
【００２２】
図２に、図１の電圧制御発振装置の具体的回路構成例を示す。電流源１は、ＰチャンネルＭＯＳＦＥＴ５１、５３および抵抗５５からなる。ＭＯＳＦＥＴ５１のゲートは、ＭＯＳＦＥＴ５３のゲートとドレインに接続され、ソースは電圧源Ｖｄｄに接続され、ドレインはコイル５と７の共通接続端に接続されている。ＭＯＳＦＥＴ５３のソースは電圧源Ｖｄｄに接続され、ドレインは抵抗５５の一端に接続されている。抵抗５５の他端は、グランドに接続されている。
【００２３】
電圧制御可変容量素子９は、接合ダイオード９ａと接合ダイオード９ｂからなる。接合ダイオード９ａのアノードは、コイル５の他端に接続され、カソードは接合ダイオード９ｂのカソードに接続されている。接合ダイオード９ｂのアノードは、コイル７の他端に接続されている。接合ダイオード９ａ、９ｂのカソードには、入力端子５７を介して制御電圧が供給される。
【００２４】
制御素子１５は、ＮチャンネルＭＯＳＦＥＴ１５からなる。ＭＯＳＦＥＴ１５のドレインは、ＭＯＳＦＥＴ１１のドレインに接続され、ソースはＭＯＳＦＥＴ１９のドレインに接続され、ゲートは入力端子５９に接続されている。制御素子１７は、ＮチャンネルＭＯＳＦＥＴ１７からなる。ＭＯＳＦＥＴ１７のドレインは、ＭＯＳＦＥＴ１３のドレインに接続され、ソースはＭＯＳＦＥＴ２１のドレインに接続され、ゲートは入力端子６１に接続されている。ＭＯＳＦＥＴ１５と１７を同時にオンさせるときは、入力端子５９と６１に共通の電圧が供給される。
【００２５】
図３に、ＭＯＳＦＥＴ１５と１７をカットオフしたとき、入力端子５７に入力される制御電圧に対する発振周波数の関係、およびＭＯＳＦＥＴ１５と１７をオンしたとき、入力端子５７に入力される制御電圧に対する発振周波数の関係を示した。図３のａ点において入力端子５９と６１に供給する電圧を高電圧状態にして、ＭＯＳＦＥＴ１５と１７をオンさせることで発振可能な周波数は、ＭＯＳＦＥＴ１５と１７をオフさせたままで発振可能な周波数に比べて非常に広範囲であることが確認できる。
【００２６】
図４に、図１の本発明の電圧制御発振装置における位相雑音の発振周波数依存性と図６の従来の電圧制御発振装置における位相雑音の発振周波数依存性を比較して示した。
【００２７】
図５に、図１の変形例を示した。つまりＮチャンネルＭＯＳＦＥＴ１１、１３、１９、２１の代わりに、ＰチャンネルＭＯＳＦＥＴ３１、３３、３５、３７を使用している。
【００２８】
【発明の効果】
以上本発明の電圧制御発振装置によれば、広い周波数範囲で良好な位相雑音特性を有する。
【図面の簡単な説明】
【図１】本発明の電圧制御発振装置の実施の形態を示す図である。
【図２】図１の電圧制御発振装置の具体的回路構成を示す図である。
【図３】図２において、ＭＯＳＦＥＴ１５と１７をカットオフしたとき、入力端子５７に入力される制御電圧に対する発振周波数の関係、およびＭＯＳＦＥＴ１５と１７をオンしたとき、入力端子５７に入力される制御電圧に対する発振周波数の関係を示す図である。
【図４】図１の本発明の電圧制御発振装置における位相雑音の発振周波数依存性と図６の従来の電圧制御発振装置における位相雑音の発振周波数依存性を比較した図である。
【図５】図１の変形例を示す図である。
【図６】従来の電圧制御発振装置の構成を示す図である。
【符号の説明】
１・・電流源、３・・タンク回路、５、７・・コイル、９・・電圧制御可変容量素子、１１、１３、１９、２１・・ＮチャンネルＭＯＳＦＥＴ、１５、１７・・制御素子、２３、２５・・発振出力端子。
【発明の属する技術分野】
本発明は、半導体集積回路チップ内に集積されたタンク回路を具備する電圧制御発振装置に関する。
【０００２】
【従来の技術】
図６に、従来の電圧制御発振装置の構成を示す。コイル１０５、１０７と電圧制御可変容量素子１０９で、タンク回路１０３を構成する。コイル１０５と１０７の共通接続端と電圧源Ｖｄｄの間に電流源１０１が配置されている。互いのゲートとドレインが交差接続されたソース接地のＮチャンネルＭＯＳＦＥＴ１１１と１１３は、タンク回路１０３に並列に接続された増幅器を構成する。発振出力は、ＮチャンネルＭＯＳトランジスタ１１１と１１３のドレインに接続された出力端子１１５と１１７から出力される。出力端子１１７から出力される発振出力は、出力端子１１５から出力される発振出力に対し反転の関係にある。
【０００３】
この電圧制御発振装置の発振周波数Ｆｃは、下記（数１）の式（１）で決定される。
【数１】
【０００４】
そして発振周波数Ｆｃにおいて、Ｆｏｆｆｓｅｔだけ発振周波数から離れた周波数における位相雑音Ｌ（Ｆｏｆｆｓｅｔ）は、下記（数２）の式（２）で表される。
【数２】
【０００５】
前記位相雑音を決定する大きな要因の一つである信号強度について考えてみる。タンク回路１０３の負コンダクタンスＧｎｅｇは、下記（数３）の式（３）で表せる。
【数３】
【０００６】
【発明が解決しようとする課題】
従来の電圧制御発振装置では、位相雑音Ｌ（Ｆｏｆｆｓｅｔ）における値Ａは、発振周波数Ｆｃにしたがって可変であり、最も低い周波数で発振したとき（Ｃが最も大きいとき）大きな値となってしまい、位相雑音特性を劣化させるという問題があった。
【０００７】
そこで本発明は、良好な位相雑音特性を有する電圧制御発振装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の電圧制御発振装置は、
第１の電圧源に一端が接続される電流源と、
前記電流源の他端に接続される可変容量素子と少なくとも２個のコイルからなるタンク回路と、
ドレインが前記タンク回路の第１の入出力端に接続され、ソースが第２の電圧源に接続される第１のＭＯＳトランジスタと、
ドレインが前記タンク回路の第２の入出力端と前記第１のＭＯＳトランジスタのゲートに接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに接続され、ソースが前記第２の電圧源に接続される第２のＭＯＳトランジスタと、
一端が前記第１のＭＯＳトランジスタのドレインに接続される第１のスイッチング制御素子と、
ドレインが前記第１のスイッチング制御素子の他端に接続され、ゲートが前記第２のＭＯＳトランジスタのドレインに接続され、ソースが前記第２の電圧源に接続される第３のＭＯＳトランジスタと、
一端が前記第２のＭＯＳトランジスタのドレインに接続される第２のスイッチング制御素子と、
ドレインが前記第２のスイッチング制御素子の他端に接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに接続され、ソースが前記第２の電圧源に接続される第４のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのドレインに接続される第１の出力端子と、
前記第２のＭＯＳトランジスタのドレインに接続される第２の出力端子とを具備し、前記第１および第２のスイッチング制御素子がオフのとき、前記第１および第２のＭＯＳトランジスタが前記タンク回路に並列接続された増幅器を構成し、前記第１および第２のスイッチング制御素子がオンのとき、前記第１のＭＯＳトランジスタ乃至第４のＭＯＳトランジスタが前記タンク回路に並列接続された増幅器を構成することを特徴とする。
【０００９】
【発明の実施の形態】
図１に、本発明の電圧制御発振装置の実施の形態の構成を示す。コイル５、７と電圧制御可変容量素子９で、タンク回路３を構成する。コイル５と７の共通接続端と電圧源Ｖｄｄの間に電流源１が配置されている。
【００１０】
制御素子１５、１７がオフのとき、ＮチャンネルＭＯＳＦＥＴ１１、１３がタンク回路３に並列接続された増幅器を構成する。制御端子１５、１７がオンのとき、ＮチャンネルＭＯＳＦＥＴ１１、１３、１９、２１がタンク回路３に並列接続された増幅器を構成する。
【００１１】
ＭＯＳＦＥＴ１１のドレインは、コイル５の他端、ＭＯＳＦＥＴ１３、２１のゲート、制御素子１５の一端、出力端子２３に接続されている。ＭＯＳＦＥＴ１３のドレインは、コイル７の他端、ＭＯＳＦＥＴ１１、１９のゲート、制御素子１７の一端、出力端子２５に接続されている。
【００１２】
ＭＯＳＦＥＴ１９のドレインは、制御素子１５の他端に接続されている。ＭＯＳＦＥＴ２１のドレインは、制御素子１７の他端に接続されている。
【００１３】
ＭＯＳＦＥＴ１１、１３、１９、２１のソースは、グランドに接続されている。
【００１４】
発振出力は、出力端子２３と２５から出力される。出力端子２５から出力される発振出力は、出力端子２３から出力される発振出力に対し反転の関係にある。
【００１５】
図１の電圧制御発振装置は、半導体集積回路で構成させる。
【００１６】
図１の電圧制御発振装置の発振周波数Ｆｃは、上記（数１）の式（１）で決定される。式（１）において、Ｌはコイル５、７のインダクタンスの合計である。Ｃは、制御素子１５と１７がオフのとき、電圧制御可変容量素子９の容量および、ＭＯＳＦＥＴ１１および１３のドレインの寄生容量の総和である。制御素子１５と１７がオンのとき、Ｃは、電圧制御可変容量素子９の容量およびＭＯＳＦＥＴ１１、１３、１９、２１のドレインの寄生容量の総和である。
【００１７】
そして発振周波数Ｆｃにおいて、Ｆｏｆｆｓｅｔだけ発振周波数Ｆｃから離れた周波数における位相雑音Ｌ（Ｆｏｆｆｓｅｔ）は、上記（数２）の式（２）で表される。式（２）において、ｋはボルツマン係数、Ｔは絶対温度、Ｒｅｆｆはタンク回路３の寄生抵抗、Ａはタンク回路３の負コンダクタンスに並列接続される増幅器（制御素子１５と１７がオンのとき１１、１３、１９、２１、制御素子１５と１７がオフのとき１１、１３）のコンダクタンスとその負コンダクタンスの比に関係する値、Ｐｒｍｓはこの電圧制御発振装置の発振強度である。
【００１８】
タンク回路３の負コンダクタンスＧｎｅｇは、上記（数３）の式（３）で表される。
【００１９】
式（２）から判るように、位相雑音を減少させるには、タンク回路３の寄生抵抗Ｒｅｆｆを低下させることと電圧制御発振装置の発振強度Ｐｒｍｓを大きくすることが重要である。しかしながらタンク回路３の寄生抵抗Ｒｅｆｆは、製造プロセスに起因するものであり、プロセスが決定してしまうと変えることは困難である。
【００２０】
一方通常電圧制御発振装置の発振強度Ｐｒｍｓは非常に大きな値として設定されるが、低い周波数の信号を発振させようとすると、タンク回路３内の可変容量素子９の容量を大きくし、多くの電荷の充放電を行わねばならず、結果として大きな信号強度を得ることができない。
【００２１】
そこで図１においては、低い発振周波数において制御素子１５と１７をオンさせることにより、タンク回路３に対して並列接続されるＭＯＳＦＥＴの数を増加させる。これによりコンダクタンス比Ａを増加させることなく、十分な発振強度を得て、良好な位相雑音特性を得ることが実現できた。図１においては、発振周波数に関わらず値Ａをある程度一定にしている。
【００２２】
図２に、図１の電圧制御発振装置の具体的回路構成例を示す。電流源１は、ＰチャンネルＭＯＳＦＥＴ５１、５３および抵抗５５からなる。ＭＯＳＦＥＴ５１のゲートは、ＭＯＳＦＥＴ５３のゲートとドレインに接続され、ソースは電圧源Ｖｄｄに接続され、ドレインはコイル５と７の共通接続端に接続されている。ＭＯＳＦＥＴ５３のソースは電圧源Ｖｄｄに接続され、ドレインは抵抗５５の一端に接続されている。抵抗５５の他端は、グランドに接続されている。
【００２３】
電圧制御可変容量素子９は、接合ダイオード９ａと接合ダイオード９ｂからなる。接合ダイオード９ａのアノードは、コイル５の他端に接続され、カソードは接合ダイオード９ｂのカソードに接続されている。接合ダイオード９ｂのアノードは、コイル７の他端に接続されている。接合ダイオード９ａ、９ｂのカソードには、入力端子５７を介して制御電圧が供給される。
【００２４】
制御素子１５は、ＮチャンネルＭＯＳＦＥＴ１５からなる。ＭＯＳＦＥＴ１５のドレインは、ＭＯＳＦＥＴ１１のドレインに接続され、ソースはＭＯＳＦＥＴ１９のドレインに接続され、ゲートは入力端子５９に接続されている。制御素子１７は、ＮチャンネルＭＯＳＦＥＴ１７からなる。ＭＯＳＦＥＴ１７のドレインは、ＭＯＳＦＥＴ１３のドレインに接続され、ソースはＭＯＳＦＥＴ２１のドレインに接続され、ゲートは入力端子６１に接続されている。ＭＯＳＦＥＴ１５と１７を同時にオンさせるときは、入力端子５９と６１に共通の電圧が供給される。
【００２５】
図３に、ＭＯＳＦＥＴ１５と１７をカットオフしたとき、入力端子５７に入力される制御電圧に対する発振周波数の関係、およびＭＯＳＦＥＴ１５と１７をオンしたとき、入力端子５７に入力される制御電圧に対する発振周波数の関係を示した。図３のａ点において入力端子５９と６１に供給する電圧を高電圧状態にして、ＭＯＳＦＥＴ１５と１７をオンさせることで発振可能な周波数は、ＭＯＳＦＥＴ１５と１７をオフさせたままで発振可能な周波数に比べて非常に広範囲であることが確認できる。
【００２６】
図４に、図１の本発明の電圧制御発振装置における位相雑音の発振周波数依存性と図６の従来の電圧制御発振装置における位相雑音の発振周波数依存性を比較して示した。
【００２７】
図５に、図１の変形例を示した。つまりＮチャンネルＭＯＳＦＥＴ１１、１３、１９、２１の代わりに、ＰチャンネルＭＯＳＦＥＴ３１、３３、３５、３７を使用している。
【００２８】
【発明の効果】
以上本発明の電圧制御発振装置によれば、広い周波数範囲で良好な位相雑音特性を有する。
【図面の簡単な説明】
【図１】本発明の電圧制御発振装置の実施の形態を示す図である。
【図２】図１の電圧制御発振装置の具体的回路構成を示す図である。
【図３】図２において、ＭＯＳＦＥＴ１５と１７をカットオフしたとき、入力端子５７に入力される制御電圧に対する発振周波数の関係、およびＭＯＳＦＥＴ１５と１７をオンしたとき、入力端子５７に入力される制御電圧に対する発振周波数の関係を示す図である。
【図４】図１の本発明の電圧制御発振装置における位相雑音の発振周波数依存性と図６の従来の電圧制御発振装置における位相雑音の発振周波数依存性を比較した図である。
【図５】図１の変形例を示す図である。
【図６】従来の電圧制御発振装置の構成を示す図である。
【符号の説明】
１・・電流源、３・・タンク回路、５、７・・コイル、９・・電圧制御可変容量素子、１１、１３、１９、２１・・ＮチャンネルＭＯＳＦＥＴ、１５、１７・・制御素子、２３、２５・・発振出力端子。
Claims (3)
- 第１の電圧源に一端が接続される電流源と、
前記電流源の他端に接続される可変容量素子と少なくとも２個のコイルからなるタンク回路と、
ドレインが前記タンク回路の第１の入出力端に接続され、ソースが第２の電圧源に接続される第１のＭＯＳトランジスタと、
ドレインが前記タンク回路の第２の入出力端と前記第１のＭＯＳトランジスタのゲートに接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに接続され、ソースが前記第２の電圧源に接続される第２のＭＯＳトランジスタと、
一端が前記第１のＭＯＳトランジスタのドレインに接続される第１のスイッチング制御素子と、
ドレインが前記第１のスイッチング制御素子の他端に接続され、ゲートが前記第２のＭＯＳトランジスタのドレインに接続され、ソースが前記第２の電圧源に接続される第３のＭＯＳトランジスタと、
一端が前記第２のＭＯＳトランジスタのドレインに接続される第２のスイッチング制御素子と、
ドレインが前記第２のスイッチング制御素子の他端に接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに接続され、ソースが前記第２の電圧源に接続される第４のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのドレインに接続される第１の出力端子と、
前記第２のＭＯＳトランジスタのドレインに接続される第２の出力端子とを具備し、前記第１および第２のスイッチング制御素子がオフのとき、前記第１および第２のＭＯＳトランジスタが前記タンク回路に並列接続された増幅器を構成し、前記第１および第２のスイッチング制御素子がオンのとき、前記第１のＭＯＳトランジスタ乃至第４のＭＯＳトランジスタが前記タンク回路に並列接続された増幅器を構成することを特徴とする電圧制御発振装置。 - 高い周波数で発振する場合、前記第１と第２のスイッチング制御素子をオフさせ、低い周波数で発振する場合、前記第１と第２のスイッチング制御素子をオンさせることを特徴とする請求項１に記載の電圧制御発振装置。
- 前記電流源と、前記タンク回路と、前記第１乃至第４のＭＯＳトランジスタと、前記第１および第２のスイッチング制御素子とを半導体集積回路で構成させることを特徴とする請求項１に記載の電圧制御発振装置。
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