JP6223138B2 - 高周波回路及び高周波発振器 - Google Patents

Description

この発明は、能動回路で構成された高周波回路及びその高周波回路を用いた高周波発振器に関するものである。

従来より、高周波回路の一つとしてクロスカップル型の能動回路が知られている。
クロスカップル型能動回路は、クロスカップル型の差動発振器などに用いられている（例えば、特許文献１参照）。

従来のクロスカップル型能動回路は、同じ増幅特性を有する２つの電界効果トランジスタ（以下「ＦＥＴ」と記載）を有している。第１ＦＥＴのドレイン端子に第２ＦＥＴのゲート端子を接続し、第２ＦＥＴのドレイン端子に第１ＦＥＴのゲート端子を接続することで、クロスカップル型能動回路が構成されている。
また、第１ＦＥＴのドレイン端子と第２ＦＥＴのドレイン端子に、並列共振器の両端子がそれぞれ接続されている。クロスカップル型能動回路と並列共振器によって、クロスカップル型発振器が構成されている。

このように構成された従来のクロスカップル型発振器は、まず、第１ＦＥＴのゲート端子に入力された電力が第１ＦＥＴで増幅された後、第１ＦＥＴのドレイン端子から出力される。第１ＦＥＴのドレイン端子の出力電力は並列共振器でろ波され、並列共振周波数と同じ周波数の低損失の出力電力が第２ＦＥＴのゲート端子へ入力される。
並列共振周波数と異なる周波数の出力電力は減衰される。
次いで、第２ＦＥＴのゲート端子の入力電力は、第２ＦＥＴで増幅された後、第２ＦＥＴのドレイン端子から出力される。ドレイン端子の出力電力は並列共振器でろ波され、並列共振周波数と同じ周波数の低損失の出力電力が第１ＦＥＴのゲート端子へ帰還する。ここでも、並列共振周波数と異なる周波数の出力電力は減衰される。

このとき、第１ＦＥＴ及び第２ＦＥＴは、ゲート端子からドレイン端子を通過する出力電力の位相は逆相（位相差が１８０度）であり、第１ＦＥＴ及び第２ＦＥＴのドレイン端子は位相差が１８０度の出力電力により動作する。また、第１ＦＥＴのゲート端子に入力される電力と、第１ＦＥＴのドレイン端子、第２ＦＥＴのゲート端子、第２ＦＥＴのドレイン端子を順次経由して第１ＦＥＴのゲート端子に帰還する出力電力は同相となっており、回路は発振条件を満たす。

このように、第１ＦＥＴ及び第２ＦＥＴによる増幅と並列共振器によるろ波とを繰り返すことで、雑音電力のうち並列共振周波数と同じ周波数の出力電力を時間とともに増幅して、発振する。

特開２００７−３３６２５４号公報

従来のクロスカップル型能動回路は、図８に示す如く、第１ＦＥＴのドレイン端子１と第２ＦＥＴのゲート端子３間の伝送線路５と、第２ＦＥＴのドレイン端子２と第１ＦＥＴのゲート端子４間の伝送線路６とが立体的に交差している。このため、クロストークが生じたり、回路レイアウトの対称性が崩れて差動のミスマッチが生じるという課題があった。
さらに、従来のクロスカップル型発振器においては、位相偏差などによる発振器の特性が劣化するという課題があった。

この発明は、上記のような課題を解決するためになされたものであり、伝送線路の交差をなくすことにより、クロストークを抑制し、回路レイアウトの対称性の崩れによる差動のミスマッチの発生を阻止した高周波回路及び高周波発振器を提供することを目的とする。

この発明の高周波回路は、第１端子から入力した入力波が逆相で出力される第２端子と、入力波が同相で出力される第３端子と、第１端子と電気的に分離された第４端子とを具備し、第１端子及び第４端子を含む片側半分と第２端子及び第３端子を含む他の片側半分とが線対称に配置してなる相反回路で構成された１８０度ハイブリッド回路と、第１端子及び第４端子に接続した電力増幅用の第１トランジスタと、第２端子及び第３端子に接続した電力増幅用の第２トランジスタと、を具備するものである。

この発明の高周波回路及び高周波発振器によれば、伝送線路の交差をなくすことにより、クロストークを抑制し、回路レイアウトの対称性の崩れによる差動のミスマッチの発生を阻止することができる。

この発明の実施の形態１の高周波回路の構成図である。 この発明の実施の形態１の１８０度ハイブリッド回路の構成図である。 この発明の実施の形態１の１８０度ハイブリッド回路の動作を示す説明図である。 この発明の実施の形態１の他の１８０度ハイブリッド回路の構成図である。 この発明の実施の形態１の他の１８０度ハイブリッド回路の構成図である。 この発明の実施の形態１の他の高周波回路の構成図である。 この発明の実施の形態２の高周波発振器の構成図である。 従来の高周波回路の伝送線路の交差を示す説明図である。

実施の形態１．
図１〜図３を参照して、実施の形態１の高周波回路について説明する。
図中、３０ａは所定の周波数の入力波の波長λの１／４長さの線路長を有する伝送線路である。伝送線路３０ａの先端部には、波長λの１／４長さの線路長を有する伝送線路３０ｂの先端部が接続されている。伝送線路３０ｂの他の先端部は、波長λの１／４長さの線路長を有する伝送線路３０ｃの先端部に接続されている。伝送線路３０ｃの他の先端部は、波長λの１／４長さの線路長を有する伝送線路３０ｄの先端部に接続されている。伝送線路３０ｄの他の先端部は、伝送線路３０ａの他の先端部に接続されている。このように接続された伝送線路３０ａ〜３０ｄによって、ブランチラインカプラ型の９０度ハイブリッド回路３０が構成されている。
９０度ハイブリッド回路３０の伝送線路３０ａ，３０ｄの接続部に、波長λの１／８長さの線路長を有する伝送線路３１を介して第１端子２１が接続されている。また、伝送線路３０ａ，３０ｂの接続部に、波長λの１／８長さの線路長を有する伝送線路３２を介して第２端子２２が接続されている。また、伝送線路３０ｂ，３０ｃの接続部に、波長λの３／８長さの線路長を有する伝送線路３３を介して第３端子２３が接続されている。また、伝送線路３０ｃ，３０ｄの接続部に、波長λの３／８長さの線路長を有する伝送線路３４を介して第４端子２４が接続されている。９０度ハイブリッド回路３０及び伝送線路３１〜３４によって、１８０度ハイブリッド回路２０が構成されている。

図２に示す如く、１８０度ハイブリッド回路２０の第１端子２１に第１トランジスタ１１のドレイン端子が接続され、第４端子２４に第１トランジスタ１１のゲート端子が接続されている。同様に、第２端子２２に第２トランジスタ１２のドレイン端子が接続され、第３端子２３に第２トランジスタ１２のゲート端子が接続されている。
１８０度ハイブリッド回路２０、第１トランジスタ１１及び第２トランジスタ１２によって、高周波回路１００が構成されている。

第１トランジスタ１１及び第２トランジスタ１２は、いずれも同じ増幅特性を有する電界効果トランジスタ（ＦＥＴ）で構成されている。また、いずれもゲート端子からドレイン端子を通過する位相は逆相（位相差が１８０度）となっている。

１８０度ハイブリッド回路２０は、相反回路で構成されている。
図３（ａ）に示す如く、第１端子２１から入力した所定の周波数の入力波は、第２端子２２からは逆相（位相差が１８０度）で出力され、第３端子２３からは同相（位相差が０度）で出力される。第１端子２１と第４端子２４とは電気的に分離されて（アイソレーションがとれて）おり、第４端子２４からは入力波が出力しないようになっている。
同様に、図３（ｂ）に示す如く、第２端子２２から入力した所定の周波数の入力波は、第１端子２１からは逆相（位相差が１８０度）で出力され、第４端子２４からは同相（位相差が０度）で出力される。第２端子２２と第３端子２３とはアイソレーションがとれており、第３端子２３からは入力波が出力しないようになっている。
同様に、図３（ｃ）に示す如く、第３端子２３から入力した所定の周波数の入力波は、第４端子２４からは逆相（位相差が１８０度）で出力され、第１端子２１からは同相（位相差が０度）で出力される。第３端子２３と第２端子２２とはアイソレーションがとれており、第２端子２２からは入力波が出力しないようになっている。
同様に、図３（ｄ）に示す如く、第４端子２４から入力した所定の周波数の入力波は、第３端子２３からは逆相（位相差が１８０度）で出力され、第２端子２２からは同相（位相差が０度）で出力される。第４端子２４と第１端子２１とはアイソレーションがとれており、第１端子２１からは入力波が出力しないようになっている。

このように構成された１８０度ハイブリッド回路２０は、第１端子２１及び第４端子２４を含む片側半分の回路部分と第２端子２２及び第３端子２３を含む他の片側半分の回路部分は、対称軸Ａ−Ａ’によって左右対称に配置されている。
同様に、高周波回路１００の第１トランジスタ１１を含む片側半分の回路部分と第２トランジスタ１２を含む他の片側半分の回路部分は、対称軸Ａ−Ａ’によって左右対称に配置されている。

このように構成された高周波回路１００の動作について説明する。
まず、第１トランジスタ１１のゲート端子に入力された電力（基準位相０度とする）は、第１トランジスタ１１で増幅された後、ドレイン端子から逆相（基準位相に対する位相差が１８０度）で出力される。第１トランジスタ１１のドレイン端子の出力電力は、１８０度ハイブリッド回路２０の第１端子２１に入力され、第３端子２３から同相（基準位相に対する位相差が１８０度）で出力される。
次いで、第３端子２３の出力電力は、第２トランジスタ１２のゲート端子に入力され、第２トランジスタ１２によって増幅された後、ドレイン端子から逆相（基準位相に対する位相差が０度）で出力される。第２トランジスタ１２のドレイン端子の出力電力は、１８０度ハイブリッド回路２０の第２端子２２に入力され、第４端子２４から同相（基準位相に対する位相差が０度）で出力される。第４端子２４の出力電力は、第１トランジスタ１１のゲート端子に帰還する。

このとき、第１トランジスタ１１のドレイン端子の出力電力は、１８０度ハイブリッド回路２０の第２端子２２からも逆相（基準位相に対する位相差が０度）で出力されるが、この電力は第２トランジスタ１２のドレイン端子から出力される電力と同相（基準位相に対する位相差がいずれも０度）となるため、高周波回路１００の動作は影響されない。また、第２トランジスタ１２のドレイン端子の出力電力は、１８０度ハイブリッド回路２０の第１端子２１からも逆相（基準位相に対する位相差が１８０度）で出力されるが、この電力は第１トランジスタ１１のドレイン端子から出力される電力と同相（基準位相に対する位相差がいずれも１８０度）となるため、高周波回路１００の動作は影響されない。

以上のように、この高周波回路１００は、電力増幅用の第１トランジスタ１１及び第２トランジスタ１２と、左右対称に構成した１８０度ハイブリッド回路２０で構成されている。そのため、伝送線路３０ａ〜３０ｄ及び伝送線路３１〜３４の交差を不要とすることで、クロストークを抑制し、回路レイアウトの対称性の崩れによる差動のミスマッチの発生を阻止することができる。

なお、図４に示す如く、第３端子２３と伝送線路３３との間にキャパシタ３５を直列に接続し、第４端子２４と伝送線路３４の間にキャパシタ３６を直列に接続したものとしても良い。
キャパシタ３５，３６は、所定の周波数の入力電力を通過させて、かつ低周波数帯の電力を遮断するように動作する。これにより、不要な低周波数帯の電力の帰還を抑制することができる。

また、図５に示す如く、第３端子２３と伝送線路３３との間に直列共振回路３７を直列に接続し、第４端子２４と伝送線路３４の間に直列共振回路３８を直列に接続したものとしても良い。
直列共振回路３７，３８は、キャパシタ、インダクタ、バラクタダイオード（可変容量素子）などで構成されており、所定の周波数で直列共振するようになっている。
これにより、所定の周波数と異なる周波数の電力の帰還を抑制することができる。

また、第１トランジスタ１１及び第２トランジスタ１２にバイアスを印加する直流電源は、任意の構成のものを用いて良い。テール電流源などの、第１トランジスタ１１及び第２トランジスタ１２に定電流を導通させる回路を用いても良い。

また、図６に示す如く、電力増幅用の第１トランジスタ１１ａを、コレクタ端子を第１端子２１に接続してベース端子を第４端子２４に接続したバイポーラトランジスタで構成するとともに、第２トランジスタ１２ａを、コレクタ端子を第２端子２２に接続してベース端子を第３端子２３に接続したバイポーラトランジスタで構成した高周波回路１０１としても良い。

実施の形態２．
図７を参照して、実施の形態２の高周波発振器について説明する。
図中、１００は高周波回路である。高周波回路１００は実施の形態１と同様の構成を有しており、同様の構成部材には同一の符号を付して説明を省略する。
第１トランジスタ１１のドレイン端子に、バラクタダイオード（可変容量素子）４１のカソードが接続されている。バラクタダイオード４１のアノードにはバラクタダイオード４２のアノードが接続されており、バラクタダイオード４２のカソードは第２トランジスタ１２のドレイン端子に接続されている。また、直列に接続したインダクタ５１，５２が、バラクタダイオード４１，４２に並列に接続されている。バラクタダイオード４１，４２及びインダクタ５１，５２によって、所定の周波数で並列共振する並列共振回路６０が構成されている。

インダクタ５１とインダクタ５２の間に、第１トランジスタ１１及び第２トランジスタ１２を駆動する直流電圧源（Ｖｃｃ）７０が接続されている。バラクタダイオード４１のアノードとバラクタダイオード４２のアノードとの間に、両者の接合容量を制御する直流電圧源（Ｖｃｏｎｔ）７１が接続されている。

このように構成された高周波発振器２００の動作について説明する。
まず、第１トランジスタ１１のゲート端子に入力された電力（基準位相０度とする）は、第１トランジスタ１１で増幅された後、ドレイン端子から逆相（基準位相に対する位相差が１８０度）で出力される。ドレイン端子の出力電力は、並列共振回路６０でろ波され、並列共振周波数（所定の周波数）と同じ周波数の出力電力が低損失で１８０度ハイブリッド回路２０の第１端子２１に入力される。また、並列共振周波数と異なる周波数の出力電力は減衰される。第１端子２１の入力電力は、第３端子２３から同相（基準位相に対する位相差が１８０度）で出力される。
次いで、第３端子２３の出力電力は、第２トランジスタ１２のゲート端子に入力され、第２トランジスタ１２によって増幅された後、ドレイン端子から逆相（基準位相に対する位相差が０度）で出力される。第２トランジスタ１２のドレイン端子の出力電力は、並列共振回路６０でろ波され、並列共振周波数と同じ周波数の出力電力が低損失で１８０度ハイブリッド回路２０の第２端子２２に入力される。また、並列共振周波数と異なる周波数の出力電力は減衰される。第２端子２２の入力電力は、第４端子２４から同相（基準位相に対する位相差が０度）で出力される。第４端子２４の出力電力は、第１トランジスタ１１のゲート端子に帰還する。

このとき、第１トランジスタ１１のドレイン端子の出力電力は、１８０度ハイブリッド回路２０の第２端子２２からも逆相（基準位相に対する位相差が０度）で出力されるが、この電力は第２トランジスタ１２のドレイン端子の出力電力と同相（基準位相に対する位相差がいずれも０度）となるため、高周波回路１００の動作は影響されない。また、第２トランジスタ１２のドレイン端子の出力電力は、１８０度ハイブリッド回路２０の第１端子２１からも逆相（基準位相に対する位相差が１８０度）で出力されるが、この電力は第１トランジスタ１１のドレイン端子の出力電力と同相（基準位相に対する位相差がいずれも１８０度）となるため、高周波回路１００の動作は影響されない。

すなわち、第１トランジスタ１１のドレイン端子と第２トランジスタ１２のドレイン端子は、位相差が１８０度の出力電力により動作している。また、第１トランジスタ１１のゲート端子に入力される電力と、第１トランジスタ１１のドレイン端子、１８０度ハイブリッド回路２０、第２トランジスタ１２のゲート端子、ドレイン端子を順次経由して第１トランジスタ１１のゲート端子に帰還する電力とが同相となっており、回路は発振条件を満たす。

このように、第１トランジスタ１１及び第２トランジスタ１２による増幅と並列共振回路６０によるろ波とを繰返すことで、雑音電力のうち並列共振回路６０の並列共振周波数と同じ周波数の出力電力を時間とともに増幅して、発振する。

以上のように、この高周波回路１００は、電力増幅用の第１トランジスタ１１及び第２トランジスタ１２と、左右対称に構成した１８０度ハイブリッド回路２０で構成されている。そのため、伝送線路３０ａ〜３０ｄ及び伝送線路３１〜３４の交差を不要とすることで、クロストークを抑制し、回路レイアウトの対称性の崩れによる差動のミスマッチの発生を阻止することができる。
その結果、高周波発振器２００は、発振条件の位相関係を崩すことなく、位相偏差などによる発振器の特性の劣化を抑制することができる。また、１８０度ハイブリッド回路２０の位相特性により、発振ループの周波数に対する位相の変化が大きくなり、発振器の位相雑音を低減することができる。

なお、第３端子２３と伝送線路３３との間にキャパシタを直列に接続し、第４端子２４と伝送線路３４の間にキャパシタを直列に接続したものとしても良い。
２つのキャパシタは、所定の周波数の入力電力を通過させて、かつ低周波数帯の電力を遮断するように動作する。これにより、不要な低周波数帯の電力の帰還を抑制することができる。

また、第３端子２３と伝送線路３３との間に直列共振回路を直列に接続し、第４端子２４と伝送線路３４の間に直列共振回路を直列に接続したものとしても良い。
直列共振回路は、キャパシタ、インダクタ、バラクタダイオード（可変容量素子）などで構成されており、所定の周波数で直列共振するようになっている。これにより、所定の周波数と異なる周波数の電力の帰還を抑制することができる。

また、直流電圧原７０，７１は、第１トランジスタ１１、第２トランジスタ１２及びバラクタダイオード４１，４２にバイアスを印加するものであれば良く、図７に示す構成に限定されない。テール電流源などの、第１トランジスタ１１及び第２トランジスタ１２に定電流を導通させる回路を用いても良い。

また、電力増幅用の第１トランジスタを、コレクタ端子を第１端子２１に接続してベース端子を第４端子２４に接続したバイポーラトランジスタで構成するとともに、第２トランジスタを、コレクタ端子を第２端子２２に接続してベース端子を第３端子２３に接続したバイポーラトランジスタで構成したものとしても良い。

また、電力増幅用の第１トランジスタや第２トランジスタの寄生容量などが周波数の設計に影響する場合は、発振周波数が所定の周波数となるように並列共振回路の共振周波数をずらした設計とするのは、従来の高周波発振器と同様である。

なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

１，２ ドレイン端子、３，４ ゲート端子、５，６ 伝送線路、１１，１１ａ 第１トランジスタ、１２，１２ａ 第２トランジスタ、２０ １８０度ハイブリッド回路、２１ 第１端子、２２ 第２端子、２３ 第３端子、２４ 第４端子、３０ ９０度ハイブリッド回路、３０ａ，３０ｂ，３０ｃ，３０ｄ 伝送線路、３１，３２，３３，３４ 伝送線路、３５，３６ キャパシタ、３７，３８ 直列共振回路、４１，４２ バラクタダイオード、５１，５２ インダクタ、６０ 並列共振回路、７０，７１ 直流電圧源、１００，１０１ 高周波回路、２００ 高周波発振器。

Claims (17)

1. 第１端子から入力した入力波が逆相で出力される第２端子と、前記入力波が同相で出力される第３端子と、前記第１端子と電気的に分離された第４端子とを具備し、前記第１端子および前記第４端子を含む片側半分と前記第２端子および前記第３端子を含む他の片側半分とが線対称に配置してなる相反回路で構成された１８０度ハイブリッド回路と、
   前記第１端子および前記第４端子に接続した電力増幅用の第１トランジスタと、
   前記第２端子および前記第３端子に接続した電力増幅用の第２トランジスタと、
   を具備することを特徴とする高周波回路。
2. 前記１８０度ハイブリッド回路は、
   前記入力波の周波数における波長の１／４長さの４本の伝送線路のそれぞれの先端部を接続してなるブランチラインカプラ型の９０度ハイブリッド回路を具備し、
   前記９０度ハイブリッド回路と前記第１端子とを前記波長の１／８長さの伝送線路を介して接続し、前記９０度ハイブリッド回路と前記第２端子とを前記波長の１／８長さの伝送線路を介して接続し、前記９０度ハイブリッド回路と前記第３端子とを前記波長の３／８長さの伝送線路を介して接続し、前記９０度ハイブリッド回路と前記第４端子とを前記波長の３／８長さの伝送線路を介して接続してなる
   ことを特徴とする請求項１記載の高周波回路。
3. 前記第３端子および前記第４端子に、キャパシタをそれぞれ直列に備えたことを特徴とする請求項１または請求項２記載の高周波回路。
4. 前記第３端子および前記第４端子に、前記入力波の周波数で直列共振する直列共振回路をそれぞれ直列に備えたことを特徴とする請求項１または請求項２記載の高周波回路。
5. 前記直列共振回路は、可変容量素子を具備することを特徴とする請求項４記載の高周波回路。
6. 前記第１トランジスタのドレイン端子を前記第１端子に接続し、ゲート端子を前記第４端子に接続し、
   前記第２トランジスタのドレイン端子を前記第２端子に接続し、ゲート端子を前記第３端子に接続してなる
   ことを特徴とする請求項１から請求項５のうちのいずれか１項記載の高周波回路。
7. 前記第１トランジスタのコレクタ端子を前記第１端子に接続し、ベース端子を前記第４端子に接続し、
   前記第２トランジスタのコレクタ端子を前記第２端子に接続し、ベース端子を前記第３端子に接続してなる
   ことを特徴とする請求項１から請求項５のうちのいずれか１項記載の高周波回路。
8. 第１端子から入力した入力波が逆相で出力される第２端子と、前記入力波が同相で出力される第３端子と、前記第１端子と電気的に分離された第４端子とを具備し、前記第１端子および前記第４端子を含む片側半分と前記第２端子および前記第３端子を含む他の片側半分とが線対称に配置してなる相反回路で構成された１８０度ハイブリッド回路と、
   前記第１端子および前記第４端子に接続した電力増幅用の第１トランジスタと、
   前記第２端子および前記第３端子に接続した電力増幅用の第２トランジスタと、
   を具備することを特徴とする高周波発振器。
9. 前記１８０度ハイブリッド回路は、
   前記入力波の周波数における波長の１／４長さの４本の伝送線路のそれぞれの先端部を接続してなるブランチラインカプラ型の９０度ハイブリッド回路を具備し、
   前記９０度ハイブリッド回路と前記第１端子とを前記波長の１／８長さの伝送線路を介して接続し、前記９０度ハイブリッド回路と前記第２端子とを前記波長の１／８長さの伝送線路を介して接続し、前記９０度ハイブリッド回路と前記第３端子とを前記波長の３／８長さの伝送線路を介して接続し、前記９０度ハイブリッド回路と前記第４端子とを前記波長の３／８長さの伝送線路を介して接続してなる
   ことを特徴とする請求項８記載の高周波発振器。
10. 前記第３端子および前記第４端子に、キャパシタをそれぞれ直列に備えたことを特徴とする請求項８または請求項９記載の高周波発振器。
11. 前記第３端子および前記第４端子に、前記入力波の周波数で直列共振する直列共振回路をそれぞれ直列に備えたことを特徴とする請求項８または請求項９記載の高周波発振器。
12. 前記直列共振回路は、可変容量素子を具備することを特徴とする請求項１１記載の高周波発振器。
13. 前記第１トランジスタのドレイン端子を前記第１端子に接続し、ゲート端子を前記第４端子に接続し、
    前記第２トランジスタのドレイン端子を前記第２端子に接続し、ゲート端子を前記第３端子に接続した
    ことを特徴とする請求項８から請求項１２のうちのいずれか１項記載の高周波発振器。
14. 前記第１トランジスタのコレクタ端子を前記第１端子に接続し、ベース端子を前記第４端子に接続し、
    前記第２トランジスタのコレクタ端子を前記第２端子に接続し、ベース端子を前記第３端子に接続した
    ことを特徴とする請求項８から請求項１２のうちのいずれか１項記載の高周波発振器。
15. 前記第１トランジスタのドレイン端子と前記第２トランジスタのドレイン端子との間に接続され、前記入力波の周波数で発振するように並列共振する並列共振回路を具備することを特徴とする請求項１３記載の高周波発振器。
16. 前記第１トランジスタのコレクタ端子と前記第２トランジスタのコレクタ端子との間に接続され、前記入力波の周波数で発振するように並列共振する並列共振回路を具備することを特徴とする請求項１４記載の高周波発振器。
17. 前記並列共振回路は、可変容量素子を具備することを特徴とする請求項１５または請求項１６記載の高周波発振器。

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