KR20070007186A - 화합물 반도체 발광 소자 - Google Patents

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Abstract

본 발명의 pn-접합 화합물 반도체 발광 소자는 결정 기판, 육각형 n형 III족 질화물 반도체로 형성되고 상기 결정 기판 위에 제공된 n형 발광층, 육각형 p형 III족 질화물 반도체로 형성되고 상기 n형 발광층 위에 제공된 p형 III족 질화물 반도체 층, 섬아연광 결정 타입을 갖고 상기 p형 III족 질화물 반도체 층 위에 제공된 p형 인화붕소계 반도체 층, 및 상기 p형 III족 질화물 반도체 층 위에 형성된 비도핑 육각형 III족 질화물 반도체로 구성된 박막 층을 포함하며, 상기 p형 인화붕소계 반도체 층은 비도핑 육각형 III족 질화물 반도체로 구성된 박막 층에 연결된다.
pn-접합 화합물 반도체 발광 소자, p형 인화붕소계 반도체

Description

화합물 반도체 발광 소자{COMPOUND SEMICONDUCTOR LIGHT-EMITTING DEVICE}
본 발명은 낮은 저항 p형 인화붕소계 반도체 층을 사용함으로써 낮은 순방향 전압을 나타내는 pn-접합 화합물 반도체 발광 소자 제작 기술에 관한 것이다.
본 출원은 본 명세서에 그 내용이 참고문헌으로 인용되는 2004년 4월 28일 출원된 일본 특허 출원 2004-133515 및 2004년 5월 11일 출원된 US 가출원 60/569649의 우선권을 주장한다.
지금까지, V족 구성 원소, 예를 들면 질소(원소 기호: N)를 함유하는 III-V족 화합물 반도체(예를 들면, III족 질화물 반도체) 발광층을 갖는 발광 다이오드(LED로 약칭) 및 레이저 다이오드(LD로 약칭)는 주로 청색 내지 녹색 광을 방출하는 발광 소자로 공지되어 있다(예를 들면, 특허 문서 1 참조). 통상적으로, 단 파장 가시광선을 방출하는 이러한 LED는 일반적으로 갈륨 인듐 질화물 혼합 결정(조성식: GaYInZN: 0≤Y, Z≤1, Y + Z = 1) 층으로 구성된 발광층을 포함한다(예를 들면, 특허 문서 2 참조).
(특허 문서 1) 일본 특허 출원 공보(코카이(kokai)) 49-19783
(특허 문서 2) 일본 특허 공보(코코쿠(kokoku)) 55-3834
(특허 문서 3) 일본 특허 출원 공보(코카이) 2-288388
(특허 문서 4) 일본 특허 출원 공보(코카이) 2-275682
(비특허 문서 1) [Book written and edited by Isamu AKASAKI, "Group III-V Compound Semiconductors," published Baifukan Co., Ltd., 1st edition, Chapter 13, (1995)].
일반적으로, III족 질화물 반도체로 구성된 n형 발광층은 방사선 재조합을 일으켜 발광층에서 광을 방출시키는 캐리어(전자 및 정공)를 공급하는 클래딩(cladding) 층에 연결되어 이질접합을 형성한다(예를 들면, 비특허 문서 1 참조). 통상적으로, 발광층에 정공을 공급하는 p형 클래딩층은 일반적으로 알루미늄 갈륨 질화물로 구성된다(AlXGaYN: 0≤X, Y≤1, X + Y = 1)(비특허 문서 1 참조).
또다른 공지된 발광 소자 제작 기술은 p형 AlXGaYN(0≤X, Y≤1, X + Y = 1) 층에, 그 위에 오믹(Ohmic) 전극을 형성하는 접촉층으로 작용하는, p형 불순물 원소, 예를 들면 마그네슘(원소 기호: Mg)으로 도핑된 p형 인화붕소(BP) 층을 제공하는 것을 포함한다(예를 들면, 특허 문서 3 참조). 예를 들면, 레이저 다이오드(LD)는 Ga0 .4Al0 .6N 층 및 섬아연광형(zinc-blende) 구조로 된 Mg-도핑 인화붕소 층으로 이루어진 초격자 구조층에 연결된 접촉층으로 작용하는 Mg-도핑 p형 BP 층을 제공함으로써 제작된다(예를 들면, 특허 문서 4 참조).
일반적으로, 인화붕소계 반도체(전형적으로, 인화붕소) 결정은 섬아연광의 결정 형태를 갖는다. 이러한 육각 결정은 퇴화된 원자가 전자대를 갖기 때문에, 육각형 결정에 비해 p-전도형 결정층이 용이하게 형성된다(일본 특허 출원 공보(코카이) 2-275682, 상기 특허 문서 4 참조). 그러나, II족 불순물 원소(예를 들면, Mg)로 인화붕소계 III-V족 화합물 반도체 결정층을 도핑하여 항상 낮은 일정한 저항을 갖는 낮은 저항 p형 전도성 층을 형성할 수 있는 것은 아니다. 또한, Mg는 인화붕소에 대해 공여체 불순물로 작용할 수 있고, 일부 경우, Mg를 도핑함으로써 고 저항 또는 n-전도형 인화붕소계 반도체 층이 형성된다.
예를 들면, 특허 문서 3에 개시된 Mg-도핑 p형 GaAlBNP III족 질화물 반도체 혼합 결정층 위에 제공된 p형 BP 층을 갖는 적층 구조 생산시, BP 층을 의도적으로 Mg로 도핑하더라도 낮은 저항 p형 BP 층은 잘 형성되지 않는다. 따라서, p형 인화붕소계 반도체 층을 포함하는 pn-접합 화합물 반도체 발광 소자(예를 들면, LEDs)는 낮은 순방향 전압(Vf)을 획득할 수 없다.
본 발명의 개시
본 발명의 한 목적은 통상적인 육각형 III족 질화물 반도체 층, 예를 들면 AlXGaYN(0≤X, Y≤1, X + Y = 1)에 형성된 p형 인화붕소계 반도체 층을 사용하여 pn-접합 화합물 반도체 발광 소자를 제작하는 경우, 높은 정공 농도(즉, 낮은 저항)를 갖는 p형 인화붕소계 반도체 층을 견실히 제공하기 위한 적층 구조를 제공하여 낮은 순방향 전압을 나타내는 발광 소자, 예를 들면 LED를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명은 다음의 수단을 사용한다.
(1) pn-접합 화합물 반도체 발광 소자는 결정 기판, 육각형 n형 III족 질화물 반도체로 형성되고 상기 결정 기판 위에 제공된 n형 발광층, 육각형 p형 III족 질화물 반도체(p형 III족 질화물 반도체 층)로 형성되고 상기 n형 발광층 위에 제공된 p형 층, 섬아연광 결정 타입을 갖고 상기 p형 III족 질화물 반도체 층 위에 제공된 p형 인화붕소(BP)계 반도체 층, 및 상기 p형 III족 질화물 반도체 층 위에 형성된 비도핑 육각형 III족 질화물 반도체로 구성된 박막 층을 포함하며, 여기서 상기 p형 인화붕소(BP)계 반도체 층은 비도핑 육각형 III족 질화물 반도체로 구성된 박막 층에 연결된다.
(2) p형 III족 질화물 반도체 층이 필수 구성 원소로서 알루미늄(원소 기호: Al)을 함유하고 다음의 조성식으로 표현되는 조성물을 갖는 우르짜이트(wurtzite) 알루미늄 갈륨 질화물 층으로부터 형성된 것인 앞서 (1)에 기재한 pn-접합 화합물 반도체 발광 소자.
AlXGaYN(0<X≤1, 0≤Y<1, 및 X + Y =1)
(3) p형 III족 질화물 반도체 층의 표면 위에 제공된 p형 인화붕소(BP)계 반도체 층이 비도핑된 결정층인 것인 앞서 (1) 또는 (2)에 기재한 pn-접합 화합물 반도체 발광 소자.
(4) p형 III족 질화물 반도체 층이 (0001) 결정면으로 된 표면을 갖고, 이 표면 위에 제공된 p형 인화붕소계 반도체 층이 (0001) 결정면의 a-축과 정렬된 [110] 방위를 갖는 (111) 결정층인 앞서 (1) 내지 (3) 중 하나에 기재한 pn-접합 화합물 반도체 발광 소자.
제1 발명에 따르면, 섬아연광 결정 타입을 갖는 p형 인화붕소계 반도체 층을 포함하는 pn-접합 화합물 반도체 발광 소자에서, p형 인화붕소계 반도체 층은 비도핑 육각형 III족 질화물 반도체로 구성되고, 예를 들면, p형 클래딩층으로 작용하는 p형 III족 질화물 반도체 층 위에 형성된 박막 층에 연결된다. 따라서, p형 III족 질화물 반도체 층에 첨가되는 p형 불순물 원소의 열 확산에 의해 발생하는 신뢰가능한 p형 인화붕소계 반도체 층 형성 실패 문제를 방지함으로써 p형 오믹 전극 형성에 적합한 낮은 저항 p형 인화붕소계 반도체 층을 신뢰가능하게 형성할 수 있다. 따라서, 낮은 순방향 전압을 나타내는 pn-접합 화합물 반도체 발광 다이오드를 제공할 수 있다.
제2 발명에 따르면, III족 질화물 반도체로 구성된 박막 층은 필수 구성 원소로 알루미늄을 함유하는 육각형 우르짜이트 알루미늄 갈륨 질화물(조성식: AlXGaYN, 0< X ≤1, 0≤ Y <1, 및 X + Y = 1) 층으로부터 형성된다. 따라서, p형 III족 질화물 반도체 층에 첨가되는 p형 불순물 원소가 p형 인화붕소계 반도체 층으로 확산 및 이동하는 것을 더욱 신뢰가능하게 방지함으로써 낮은 저항 p형 인화붕소계 반도체 층을 신뢰가능하게 형성할 수 있다. 따라서, 낮은 순방향 전압을 나타내는 pn-접합 화합물 반도체 발광 다이오드를 제공할 수 있다.
제3 발명에 따르면, III족 질화물 반도체로 구성된 박막 층의 표면 위에 제공된 p형 인화붕소계 반도체 층은 비도핑된 결정층으로부터 형성된다. 따라서, p형 불순물의 p형 인화붕소계 반도체 층으로부터 예를 들면, 발광층으로의 확산이 감소된다. 따라서, 방출 파장의 변동이 적은 pn-접합 화합물 반도체 발광 다이오드를 제공할 수 있다.
제4 발명에 따르면, p형 인화붕소계 반도체 층은 III족 질화물 반도체 박막 층의 (0001) 결정면 표면 위에 제공되고, (0001) 결정면의 a-축과 정렬된 [110] 방위를 갖는 (111) 결정층으로부터 형성된다. 따라서, III족 질화물 반도체 박막 층과 높은 격자 매칭이 이루어진 p형 인화붕소계 반도체 층을 형성할 수 있다. 따라서, 국부 항복을 나타내지 않는 pn-접합 화합물 반도체 발광 다이오드를 제공할 수 있다.
도 1은 본 발명의 제1 실시양태에 따른 LED의 개략적 단면이다.
도 2는 본 발명의 제2 실시양태에 따른 LED의 개략적 단면이다.
본 발명의 최적 실시 형태
본 발명에 사용된 인화 붕소계 반도체는 필수 구성 원소로서 붕소(B) 및 인(P) 성분을 함유한다. 그 예는 BαAlβGaγIn1 -α-β-γP1 Asδ(0<α≤1, 0≤β <1, 0≤γ<1, 0<α+β+γ≤1, 0≤δ<1) 및 BαAlβGaγIn1 -α-β-γP1 Nδ(0<α≤1, 0≤β <1, 0≤γ<1, 0<α+β+γ≤1, 0≤δ<1). 그 중, 본 발명에서는 바람직하게는 몇몇 구성 원소를 갖고 용이하게 형성되는 반도체를 사용하며, 그 예는 일인화붕소(BP), 붕소 갈륨 인듐 인화물(조성식: BαGaγIn1 -α-γP(0<α≤1, 0≤γ<1)); 및 다수의 V족 원소 를 함유하는 혼합된 결정 화합물, 예를 들면 붕소 질화물 인화물(조성식: BP1 Nδ(0≤δ<1)) 및 붕소 비화물 인화물(조성식: BαP1 Asδ)을 포함한다.
인화붕소계 반도체 층은 증기상 성장 수단, 예를 들면 할로겐 방법, 수소화물 방법 또는 MOCVD(금속-유기 화학물질 증착)를 통해 형성된다. 또한, 분자 빔 에피택시(epitaxy)를 사용할 수 있다(문헌[J. Solid State Chem., 133(1997), p. 269-272] 참조). 예를 들면, p형 일인화붕소(BP) 층은 공급원으로서 트리에틸보란(분자식:(C2H5)3B) 및 포스핀(분자식: PH3)을 사용하여 대기압(대기압 근처) 또는 감압 MOCVD를 통해 형성될 수 있다. 바람직하게는, p형 BP 층은 1,000 ℃ 내지 1,200 ℃에서 형성된다. p형 인화붕소 층이 비도핑 상태(즉, 불순물 원소를 첨가하지 않음)에서 형성되는 경우, 공급원 공급비(V/III 농도비; 예를 들면, PH3/(C2H5)3B)는 바람직하게는 10 내지 50이다.
본 발명의 p형 인화붕소계 반도체 층은 발광층 형성용 III족 질화물 반도체 물질 및 III-V족 화합물 반도체 물질보다 넓은 밴드갭(bandgap)을 갖는 물질로부터 형성된다. 예를 들면, 실온에서 2.7 eV의 밴드갭을 갖는 III족 질화물 반도체로 구성된 청색-발광층를 사용하는 경우, 실온에서 2.8 eV 내지 5.0 eV의 밴드갭을 갖는 인화붕소계 반도체 층을 사용한다. 양자 웰 구조를 갖는 발광층으로 된 웰 층 또는 단일 결정층으로 구성된 발광층과 p형 인화붕소계 반도체 층 사이의 충분한 밴드갭 차는 0.1 eV 이상이다. 이러한 차가 0.1 eV 이상인 경우, 발광층으로부터 방출되는 광이 외부로 투과되기 충분하다. 밴드갭은 흡광도의 광자 에너지(=h· υ) 의존성 또는 굴절률(n) 및 소광 계수(k)의 결과물(=2*n*k)의 광자 에너지 의존성을 기초로 결정될 수 있다.
형성 온도 및 V/III 비 외에 성장률의 면밀한 조절을 통해, 넓은 밴드갭을 나타내는 p형 인화붕소계 반도체 층을 형성할 수 있다. MOCVD 동안 성장률이 2 nm/min 내지 30 nm/min 범위로 조절되는 경우, 실온에서 2.8 eV 이상의 밴드갭을 나타내는 일인화붕소 층을 생산할 수 있다(일본 특허 출원 2001-158282 참조). 특히, 실온에서 2.8 eV 내지 5.0 eV의 밴드갭을 갖는 인화붕소계 반도체 층을, 또한 방출된 광이 이를 통해 투과되는 윈도우 층으로 작용하는 접촉층으로 사용하는 것이 바람직하다.
비록 본 발명의 p형 인화붕소계 반도체 층을 Mg가 아닌 의도적으로 베릴륨(원소 기호: Be)으로 도핑된 p형 층으로부터 형성할 수 있지만, p형 인화붕소계 반도체 층은 도핑되지 않는 것이 바람직하다. 예를 들면, 비도핑 상태에서 1019 cm-3을 초과하는 정공 농도를 갖는 낮은 저항 일인화붕소(BP) 층을 사용하는 것이 바람직하다. 비도핑 인화붕소계 반도체는 여기에 첨가되는 p형 불순물 원소를 함유하지 않기 때문에, 인화붕소계 반도체 층 아래에 배치된 발광층 또는 p형 III족 질화물 반도체 층으로의 불순물의 확산을 감소시킨다. 따라서, 순방향 전압(Vf)이 원하는 값에서 벗어나게 하거나 방출 파장이 지정된 값에서 벗어나게 하는 인화붕소계 반도체 층에 첨가되는 p형 불순물 원소의 확산에 의해 유발되는 전도형, 및 발광층의 캐리어 농도의 문제가 되는 변화를 방지할 수 있다.
본 발명의 p형 인화붕소계 반도체 층은 n형 또는 p형 III족 질화물 반도체로 구성되고, 예를 들면, 클래딩층으로 작용하는 p형 III족 질화물 반도체 층 위에 형성된 박막 층의 매개에 의해 발광층 위에 제공된다. 박막 층이 발광층을 형성하는 III족 질화물 반도체보다 넓은 밴드갭을 갖는 III족 질화물 반도체로부터 형성되는 경우, 발광층으로부터 방출되는 광은 유리하게 외부로 배출된다.
III족 질화물 반도체 박막 층을 예를 들면, 규소(원소 기호: Si) 또는 게르마늄(원소 기호: Ge), 예를 들면 II족 원소, 예를 들면 베릴륨(Be)으로 도핑하여 형성시킬 수 있다. 그러나, 전도형을 결정하는 n형 또는 p형 불순물 원소를 함유하지 않는 비도핑 박막 층이 바람직하다. 바람직하게는, III족 질화물 반도체 박막 층은 터널 효과를 충분히 얻도록 20 nm 이하의 두께를 갖는다. 또다른 측면으로부터, III족 질화물 반도체 박막 층은 바람직하게는 1 nm 이상의 두께를 갖는다. 기저층으로 작용하는 예를 들면, 알루미늄 갈륨 질화물(AlXGaYN: 0≤X, Y≤1, X + Y = 1)로 구성된 p형 클래딩층의 전 표면을 완전히 덮기 위해, 박막 층은 1 nm 이상의 두께를 가질 것을 필요로 한다.
III족 질화물 반도체 박막 층은 p형 III족 질화물 반도체 층에 첨가되는 p형 불순물 원소가 p형 인화붕소계 반도체 층으로 확산되는 것을 방지할 수 있다. 예를 들면, III족 질화물 반도체 박막 층은 p형 갈륨 질화물(GaN) 클래딩층으로 첨가되는 대량의 Mg(도판트)가 인화붕소계 반도체 층으로 이동하는 것을 유효하게 방지한다. 따라서, p-전도형을 나타내는 인화붕소계 반도체 층은 III족 질화물 반도체 박막 층의 매개에 의해 신뢰가능하게 형성될 수 있다. 특히, 박막 표면에서 5×108 cm-3 이하의 Mg(일반적으로, p형 III족 질화물 반도체 층 형성에 사용됨) 농도를 갖는 III족 질화물 반도체 박막 층은 그 위에 p-전도형을 나타내는 인화붕소계 반도체 층을 신뢰가능하게 형성하는 데 유효하다. III족 질화물 반도체 층 표면 또는 내부의 p형 불순물 원소 농도는 2차 이온 질량 분광기(SIMS로 약칭) 또는 오거(Auger) 전자 분광기를 통해 결정될 수 있다.
일반적으로, 높은 결정성을 갖는 p형 인화붕소계 반도체 층은 고온에서 성장하는 p형 III족 질화물 반도체 층으로 구성된 기저층의 매개에 의해 상당히 저온(700 ℃ 내지 800 ℃)에서 성장하는 발광층 위에서 형성될 수 있다. 예를 들면, 1,000 ℃ 내지 1,200 ℃의 고온에서 성장한 육각형 우르짜이트 (0001)-III족 질화물 반도체 층의 표면은 [110] 방위가 육각형 바닥 결정 격자의 a-축과 정렬된 (111) 결정면을 갖고 우수한 격자 매칭을 획득한 p형 인화붕소계 반도체 층 위에서 성장하기에 유리하다. 특히, 알루미늄 갈륨 질화물(AlXGaYN: 0≤X, Y≤1, X + Y = 1) 층의 (0001) 표면에서, 격자간 간격을 우수하게 매칭시킴으로써 잘못 맞춰진 전위를 거의 갖지 않는 고품질의 p형(111) 인화붕소계 반도체 층을 형성할 수 있다. 이로써 성장한 p형 인화붕소계 반도체 층의 결정 배향을 X선 회절 수단 또는 전자 회절 수단을 통해 분석할 수 있다.
특히, 구성 원소로서 알루미늄(원소 기호: Al)을 함유하는 AlXGaYN(0<X, Y<1, X + Y = 1)으로 구성된 III족 질화물 반도체 박막 층은 인듐(원소 기호: In)을 함유하는 III족 질화물 반도체 박막 층에 비해 우수한 표면 편평도를 갖기 쉽다. 예를 들면, AlXGaYN(0<X, Y<1, X + Y = 1)으로 구성되고 편평한 평활한 표면(즉, 표면 조도(rms) 0.5 nm 이하)을 갖는 III족 질화물 반도체 박막 층을 신뢰가능하게 형성할 수 있다. 따라서, 낮은 저항(111) p형 인화붕소계 반도체 층을 유리하게 신뢰가능하게 형성할 수 있다. 예를 들면, 0.3 nm(rms)의 표면 조도를 갖는 Al0.1Ga0.9N 층(알루미늄(Al) 조성 비율(X): 0.1)의 (0001) 표면에서, 5×10-2 Ω·cm의 저항을 갖는 낮은 저항 p형 인화붕소계 반도체 층을 신뢰가능하게 형성할 수 있다.
본 발명의 pn-접합 화합물 반도체 발광 소자는 상기 낮은 저항 p형 인화붕소계 반도체 층 위에 p형 오믹 전극(양 전극)을 제공함으로써 제작된다. p형 인화붕소계 반도체 층 위에, p형 오믹 전극을 니켈(Ni)(원소 기호: Ni)(DE(서독) 특허 1162486 참조), 니켈 합금, 금(원소 기호: Au)-아연(Zn) 합금, 금(Au)-베릴륨(Be) 합금 등으로부터 형성할 수 있다. 다층 구조를 갖는 오믹 전극을 형성하는 경우, 결합을 용이하게 하기 위해 최상층을 금(Au) 또는 알루미늄(Al)으로 형성하는 것이 바람직하다. 3층 구조를 갖는 오믹 전극을 형성하는 경우, 바닥 부분과 최상층 사이에 제공된 중간층은 전이 금속(예를 들면, 티타늄(원소 기호: Ti) 또는 몰리브덴(원소 기호: Mo)) 또는 백금(원소 기호: Pt)으로 형성될 수 있다. 한편, n형 오믹 전극(음 전극)을 n형 기판 또는 기판에 형성된 n형 층에 제공할 수 있다.
(효과)
그 위에 p형 인화붕소계 반도체 층에 형성하기 위해 기저층으로 작용하는 III족 질화물 반도체 박막 층은 낮은 저항 p형 인화붕소계 반도체 층을 신뢰가능하게 제공할 수 있다.
특히, 높은 표면 편평도 및 평활도를 갖고 필수 구성 원소로서 알루미늄(원소 기호: Al)을 함유하는 AlXGaYN(0<X≤1, 0≤Y<1, X + Y = 1)으로 구성된 III족 질화물 반도체 박막 층은 p형 오믹 전극을 제공하는 데 유리한 낮은 저항 p형 인화붕소계 반도체 층을 신뢰가능하게 제공할 수 있다.
(실시예 1)
이제 본 발명은 실시예로서 비도핑 III족 질화물 반도체 층에 연결된 p형 인화붕소계 반도체 층을 갖는 pn-접합 화합물 반도체 LED의 제작을 상세히 설명할 것이다.
도 1은 이중-이질(DH) 접합 구조를 갖는 LED(10)의 단면을 개략적으로 나타낸다. 도 2는 LED(10)의 개략적인 평면도이다.
LED(10)는 (0001)-사파이어(α-Al2O3 단일 결정) 기판(100)에서 순차적으로 성장하는 다음의 층 (1) 내지 (6)으로 형성된 적층 구조로부터 제작된다.
(1) 비도핑 GaN으로 구성된 완충층(101)(두께(t): 15 nm)
(2) 규소(Si)-도핑 n형 GaN 층으로 구성된 하부 클래딩층(102)(캐리어 농도 (n) = 7×1018 cm-3, t = 3 ㎛)
(3) 비도핑 n형 Ga0 .86In0 .14N 층으로 구성된 웰 층을 갖는 발광층(103)
(4) 마그네슘(Mg)-도핑 p형 Al0 .15Ga0 .85N 층으로 구성된 상부 클래딩층(104)(캐리어 농도(p) = 4×1017 cm-3, t = 9 nm)
(5) 비도핑 n형 Al0 .10Ga0 .90N 층으로 구성된 III족 질화물 반도체 박막 층(105)(n = 7×1016 cm-3, t = 8 nm)
(6) 비도핑 p형 인화붕소(BP)로 구성된 p형 인화붕소계 반도체 층(106)(캐리어 농도(p) = 2×1019 cm-3, t = 350 nm)
발광층(103)은 장벽 층으로 작용하는 Si-도핑 n형 GaN 층(t = 12 nm)을 포함하는 다중 양자 웰 구조를 가졌다. 이러한 발광층(103)의 다중 양자 웰 구조는 n형 하부 클래딩층(102)에 연결된 각각의 층 및 p형 상부 클래딩층(104)에 연결된 각각의 층이 웰 층으로 작용하는 5 개의 적층 주기를 포함한다. 발광층(103)은 750 ℃에서 성장하였다. p형 Al0 .15Ga0 .85N 층으로 구성된 상부 클래딩층(104)은 1,100 ℃에서 성장하였으며, 이 온도는 웰 층 및 발광층(103)을 형성하는 장벽층이 형성된 온도(750 ℃)보다 높았다.
통상적인 2차 이온 질량 분광기(SIMS)를 통해, 비도핑 Al0 .10Ga0 .90N 층으로 구성된 III족 질화물 반도체 박막 층(105) 내의 마그네슘(Mg) 원자 농도를 결정하였 다. 그 결과는 Al0 .10Ga0 .90N 층과 Mg-도핑 p형 Al0 .15Ga0 .85N 상부 클래딩층(104) 사이의 접합 계면으로부터 III족 질화물 반도체 층(105)의 상부 표면을 향해 마그네슘(Mg) 원자 농도가 감소하였음을 시사하였다. 층(105)의 상부 표면에서의 Mg 농도는 4×1017 cm-3인 것으로 발견되었다.
트리에틸보란(분자식:(C2H5)3B)을 붕소(B) 공급원으로 포스핀(분자식: PH3)을 인(P) 공급원으로 사용함으로써 대기압(대기압 근처) 금속-유기 화학물질 증착(MOCVD) 수단을 통해 III족 질화물 반도체 박막 층(105)에 비도핑 p형 인화붕소(BP) 층(106)을 형성하였다. p형 인화붕소(BP) 층(106)을 1,050 ℃에서 형성하였다. p형 인화붕소 층(106)의 증기 성장 동안 V/III 비(= PH3/(C2H5)3B 농도비)를 15로 조정하였다. 25 nm/min의 성장률로 성장하는 p형 인화붕소 층(106)의 두께를 350 nm로 조정하였다.
p형 인화붕소 층(106)의 굴절률 및 소광 계수를 통상적인 타원계를 사용하여 결정하고, p형 인화붕소 층(106)의 밴드갭은 결정된 굴절률 및 소광 계수로부터 계산시 실온에서 약 3.1 eV였다. 비도핑 p형 인화붕소 층(106)은 통상적인 전해질 C-V(정전용량-전압) 방법을 통해 결정시 2×1019 cm-3의 수용체 농도를 갖는 것으로 밝혀졌다.
비도핑 Al0 .10Ga0 .90N 층 및 p형 인화붕소(106)로 구성된 III족 질화물 반도체 층(105)의 적층 특징을 통상적인 투과 전자 현미경(TEM으로 약칭)에 의해 포획된 선택 구역 전자 회절(SAD로 약칭) 패턴을 기초로 조사하였다. SAD 패턴 분석은 Al0.10Ga0.90N III족 질화물 반도체 층(105)이 육각형 결정층이고, p형 인화붕소(106)가 육각 결정층임을 밝혀냈다. Al0 .10Ga0 .90N 층(105)의 (0001) 면으로부터 얻은 회절 점 및 p형 인화붕소 층(106)의 (111) 면으로부터 얻은 회절 점은 동일한 선상에 나타났다. 이 결과는 p형 인화붕소 층(106)이 Al0 .10Ga0 .90N III족 질화물 반도체 층(105)의 (0001) 면에 적층되어 p형 인화붕소 층(106)의 (0001) 면과 (111) 결정면이 동일한 방위로 정렬되었음을 시사하였다.
p형 인화붕소 층(106)의 표면에, 적층된 금(Au) 필름 및 산화니켈(Ni) 필름이 격자 유사 패턴으로 배열된 전극(격자-형상 전극)으로 구성된 p형 오믹 전극(107)을 통상적인 진공 증착 및 전자 빔 증착을 통해 제공하였다(도 2 참조). p형 인화붕소 층(106)의 주변 부분의 p형 오믹 전극(107) 위에, 금(Au) 필름으로 구성된 결합 패드 전극(108)을 p형 오믹 접촉 전극과 접촉하도록 제공하였다. 한편, 또한 패드 전극으로 작용하는 n형 오믹 전극(109)을 n형 GaN 층으로 구성된 하부 클래딩층(102)의 표면에 제공하며, 이 표면을 통상적인 플라즈마 에칭에 의해 선택적으로 에칭함으로써 노출시켰다. 그 후, 적층 구조체(11)를 정사각형(400 ㎛×400 ㎛) LED 칩(10)으로 절단하였다.
순방향 작동 전류(20 mA)를 p형 오믹 전극(107)과 n형 오믹 전극(109) 사이에 흘려보낸 경우 LED 칩(10)의 방출 특성을 평가하였다. LED 칩(10)은 460 nm의 중심 파장을 갖는 청색 광을 방출하는 것으로 발견되었다. 수지 성형 전 전형적인 적분구를 통해 결정된 각 칩의 방출 출력은 5 mW로 높았다.
p형 오믹 전극(107)이 비도핑 III족 질화물 반도체 층(105)에 제공된 낮은 저항 인화붕소 층(106)에 형성되었기 때문에, 오믹 전극은 낮은 접촉 저항과 3.5 V의 순방향 전압(Vf)을 나타내었다. 10 μA의 역 전류에서 역 전압은 10 V를 넘는 것으로 발견되었으며, 이는 우수한 역 항복 전압을 나타내는 LED(10)를 제공하였음을 시사한다. 특히, p형 오믹 전극(107)을 그 위에 제공하기 위한 p형 인화붕소계 반도체 층(106)이 육각형(0001) 결정면 위에 형성되고 높은 격자 매칭을 달성하는 (111) 결정층으로부터 형성되었기 때문에, 국부 항복을 거의 나타내지 않는 LED(10)를 제공하였다.
(실시예 2)
이제 본 발명을 실시예로서 비도핑 III족 질화물 반도체 층에 연결된 p형 붕소 알루미늄 인화물 층을 갖는 pn-접합 화합물 반도체 LED의 제작을 상세히 설명할 것이다.
실시예 1에 기재된 사파이어 기판에, 실시예 1에 사용된 것과 동일한 구성 층, 즉 완충층, n형 하부 클래딩층, 발광층, p형 상부 클래딩층, 및 비도핑 Al0.10Ga0.90N 층을 형성하였다. 그 후, 비도핑 Al0 .10Ga0 .90Ga0 .90N 층으로 구성된 III족 질화물 반도체 층에 연결되도록 비도핑 p형 붕소 알루미늄 인화물(조성식: B0.98Al0.02P) 층을 제공하였다. p형 인화붕소계 반도체 층으로 작용하는 B0.98Al0 .02P 층을 약 7×1017 cm-3의 캐리어 농도 및 200 nm의 두께를 갖도록 형성하였다.
전자 회절 패턴 분석을 통해, n형 하부 클래딩층, 발광층, p형 상부 클래딩층 및 비도핑 Al0 .10Ga0 .90N 층 모두 육각형 결정층인 것으로 발견되었다. 각 층들은 (0001) 결정 배향을 갖는 것으로 발견되었다. 나타난 전자 회절 점의 상대적 위치를 기초로, 비도핑 B0.98Al0 .02P 층은 <110> 방위가 Al0 .10Ga0 .90N 층의 (0001) 결정면의 a-축과 동일한 방위로 정렬된 육각(111) 결정층인 것으로 발견되었다.
실시예 2에서, 육각형 III족 질화물 반도체 층에 제공된 p형 인화붕소계 반도체 층은 구성 원소로서 알루미늄(Al)을 함유하는 p형 인화붕소계 반도체 물질(B0.98Al0.02P)로부터 형성된다. 따라서, 우수한 표면 편평도를 갖는 낮은 저항 p형 인화붕소계 반도체 층을 제공하였다.
p형 오믹 전극과 n형 오믹 전극 사이에 순방향 작동 전류(20 mA)를 흐르게 한 때에 실시예 1과 유사한 방식으로 형성된 LED 칩의 방출 특징을 평가하였다. LED 칩은 460 nm의 중심 파장을 갖는 청색 광을 방출하는 것으로 발견되었다. 실시예 1과 유사하게, p형 인화붕소계 반도체 층은 비도핑층으로부터 형성되었기 때문에, p형 인화붕소계 반도체 층으로부터 발광층 또는 다른 층으로 확산되는 p형 불순물 원소의 양이 감소되었다. 따라서, p형 인화붕소계 반도체 층이 실시예 1의 경우와 상이한 반도체 물질로부터 형성되었지만, LED의 방출 파장은 변하지 않았다. 수지 성형 전 전형적인 적분구를 통해 결정된 각 칩의 방출 출력은 5 mW였다.
구성 원소로서 알루미늄(Al)을 함유하고(즉, B0.98Al0 .02P 층) 높은 표면 편평도를 갖는 비도핑 인화붕소계 반도체 층을 사용하였기 때문에, 낮은 접촉 저항을 나타내는 p형 오믹 전극이 형성되었다. 순방향 전압(Vf)은 3.4 V로 낮았다. 이와 달리, 10 μA의 역 전류에서의 역 전압은 15 V를 초과하는 것으로 발견되었으며, 이는 현저히 우수한 역 항복 전압을 나타내는 LED를 제공하였음을 시사하였다.
본 발명에 따르면, p형 III족 질화물 반도체 층에 첨가되는 p형 불순물 원소의 열 확산에 의해 발생하는 신뢰가능한 p형 인화붕소계 반도체 층 형성 실패 문제를 방지함으로써 p형 오믹 전극 형성에 적합한 낮은 저항 p형 인화붕소계 반도체 층을 신뢰가능하게 형성할 수 있다. 따라서, 낮은 순방향 전압을 나타내는 pn-접합 화합물 반도체 발광 다이오드를 제공할 수 있다.

Claims (4)

  1. 결정 기판,
    육각형 n형 III족 질화물 반도체로 형성되고 상기 결정 기판 위에 제공된 n형 발광층,
    육각형 p형 III족 질화물 반도체로 형성되고 상기 n형 발광층 위에 제공된 p형 III족 질화물 반도체 층,
    섬아연광 결정 타입을 갖고 상기 p형 III족 질화물 반도체 층 위에 제공된 p형 인화붕소계 반도체 층, 및
    상기 p형 III족 질화물 반도체 층 위에 형성된 비도핑 육각형 III족 질화물 반도체로 구성된 박막 층을 포함하며, 상기 p형 인화붕소계 반도체 층이 비도핑 육각형 III족 질화물 반도체로 구성된 박막 층에 연결된 것인 pn-접합 화합물 반도체 발광 소자.
  2. 제1항에 있어서, 상기 p형 III족 질화물 반도체 층이 필수 구성 원소로서 알루미늄을 함유하고 다음의 조성식으로 표현되는 조성물을 갖는 우르짜이트(wurtzite) 알루미늄 갈륨 질화물 층으로부터 형성된 것인 pn-접합 화합물 반도체 발광 소자.
    AlXGaYN(0<X≤1, 0≤Y<1, 및 X + Y =1)
  3. 제1항에 있어서, 상기 p형 III족 질화물 반도체 층의 표면 위에 제공된 p형 인화붕소계 반도체 층이 비도핑된 결정층인 pn-접합 화합물 반도체 발광 소자.
  4. 제1항에 있어서, 상기 p형 III족 질화물 반도체 층이 (0001) 결정면으로 된 표면을 갖고, 이 표면 위에 제공된 p형 인화붕소계 반도체 층이 (0001) 결정면의 a-축과 정렬된 [110] 방위를 갖는 (111) 결정층인 pn-접합 화합물 반도체 발광 소자.
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