KR20070004056A - 칩 및 관련 지지기판 제조방법 - Google Patents

칩 및 관련 지지기판 제조방법 Download PDF

Info

Publication number
KR20070004056A
KR20070004056A KR1020067022096A KR20067022096A KR20070004056A KR 20070004056 A KR20070004056 A KR 20070004056A KR 1020067022096 A KR1020067022096 A KR 1020067022096A KR 20067022096 A KR20067022096 A KR 20067022096A KR 20070004056 A KR20070004056 A KR 20070004056A
Authority
KR
South Korea
Prior art keywords
support substrate
chips
layer
substrate
pattern
Prior art date
Application number
KR1020067022096A
Other languages
English (en)
Other versions
KR100836289B1 (ko
Inventor
브루노 기세렌
올리비에르 레이작
Original Assignee
에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지 filed Critical 에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지
Publication of KR20070004056A publication Critical patent/KR20070004056A/ko
Application granted granted Critical
Publication of KR100836289B1 publication Critical patent/KR100836289B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dicing (AREA)
  • Processing Of Stones Or Stones Resemblance Materials (AREA)

Abstract

본 발명은:
- 기판과 일체된 반도체 재료 층상에 칩들을 생성하는 단계;
- 기판으로부터 칩을 포함한 상기 층을 지지기판으로 이송하는 단계; 및
- 소정 컷팅 패턴에 따라 상기 층을 컷팅하여 개별 칩들을 형성하는 단계가 연속되는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법에 있어서,
지지기판에 층을 이송하는 단계 이전에, 지지기판에 컷팅 패턴에 상응되는 연약 패턴을 형성하는 단계를 더욱 포함하는 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법을 제공한다.
칩, 회로, 지지기판

Description

칩 및 관련 지지기판 제조방법{METHOD FOR MAKING CHIPS AND ASSOCIATED SUPPORT}
본 발명은 전자공학, 광학 및/또는 광전자공학 타입의 실리콘과 같은 반도체 재료 박층 상의 회로 제작방법과 관련된다.
더욱 상세하게는, 제1 측면에서, 본 발명은 각각의 칩이 최소한 하나의 회로로 구성되며, 다수의 칩을 제작하는 방법에 관한 것이다.
제2 측면에서는, 본 발명은 상기 칩 제작방법 실현이 가능한 지지기판 (support) 제작방법에 관한 것이다.
일반적으로, '컷팅 (cutting)'이라는 용어는 개별적인 칩들을 각각 분리하는 조작을 의미한다.
'칩'이라는 용어는 하나 또는 그 이상의 회로들로 구성된 모듈을 의미한다.
'회로'라는 용어는 마이크로전자공학, 광전자공학, 광학 및/또는 광-전자공학적 타입의 어떤 형태를 의미한다.
'층들(layers)'이라는 용어는 여기서는 바람직하게는 박층, 예를 들면 0.1 마이크로미터 (um) 내지 10um 정도 두께의 박층들을 의미한다.
마지막으로, 이러한 방법으로 제조되는 회로들은 전형적으로는, 박층 상에 다수의 동일 회로들을 형성하고, 상응되는 방법으로 다수의 개별적 칩들을 생성되도록 하는 반복적 방법으로 제조된다.
일반적으로, 칩 제작방법은 이미 알려져 있다.
제1 형태의 공지방법은, (예를 들면 실리콘 또는 III-V 재료) 반도체 재료의 대규모 기판 (substrate) 표면 부에 직접 칩을 형성하는 것이다.
칩이 형성된 후, 상기 기판은 각각의 칩을 분리하기 위하여 전 두께에 거쳐 컷팅된다.
컷팅은 상기 기판에 행해지는 스크라이빙(scribing)에 의해 진행된다.
스크라이빙이 진행될 때, 일반적으로, 스코어 라인 (score line)이 먼저 그어지고, 이후 기판은 그어진 라인을 따라 절단된다.
이런 방법의 한계는 칩들이 얇은 기판상에 제조될 수 없다는 것이다.
칩들이 형성되는 대규모 기판은 상대적으로 두껍고 (최소한 일백 마이크로미터- 예를 들면 직경 250 밀리미터 (mm)인 기판의 경우에는 725um); 이러한 두께는 특정 응용에 있어서는 너무 두꺼운 것이다.
대규모 기판이 적합하지 않은 이러한 응용의 비-제한적 예로는:
- 발광다이오드 (LED)를 구성하는 칩의 제작, 왜냐하면 칩이 형성되는 기판이 너무 두꺼우면 회로의 광학 거동에 영향을 줄 수 있기 때문이다 - 예를 들면 기판이 빛 일부를 흡광하는 경우;
- 단단하고, 파열되기 쉬운 단결정성 실리콘 타입의 기판으로부터의 기계적 유연성이 요구되는 칩의 제작; 따라서 소정의 유연성을 가지는 칩을 제공하기 위하여, 기판은 사용되는 대규모 기판보다 더욱 얇아야 한다.
분명하게, 칩이 형성되는 표면층으로 상기 타입의 대규모 기판의 배면을 얇게 할 수 있다 (여기서 기판 배면은 칩을 포함하는 면인 기판의 '전(front)'면에 반대되는 면으로 정의된다).
예로써, 상기 박화 (thinnig) 공정은 기판 배면의 화학적 에칭 또는 상기 배면에 대한 기계적 처리로 진행될 수 있다.
그러나, 기판이 수용될 수 있는 기계적 강도를 보유하려면 소정의 두께 (50um 정도)를 가져야 하므로, 기판 박화 작업은 제한적이다.
또한, 상기 박층을 이용하여 칩이 형성되어야 하는 언급된 응용에서는, 이러한 박화 이후에도 여전히 어려움이 있다.
따라서, 제1 공지방법과 관련되어서는 제한이 있다는 것을 알 수 있다.
또한 칩에 금을 긋는 것과 연관된 문제 (기판 플레이킹 (flaking)), 이것은 이러한 방식에 추가적인 제한을 준다는 것에 주목된다.
기판에 칩들을 생성하는 제2 방법이 또한 공지되어 있다.
제2 방법은 다음과 같은 단계로 진행된다:
- 기판과 일체된 반도체 재료 층상에 칩들을 생성;
- 기판으로부터 칩을 포함한 상기 층을 지지기판으로 이송;
- 소정 컷팅 패턴에 따라 상기 층을 컷팅하여 개별 칩들을 형성.
본 명세서에서 '이송(transfer)'이라는 용어는 도너 웨이퍼 ('톱(top)' 이라 고도 언급) 및 수용 웨이퍼 ('베이스'라고도 언급)의 결합 및 연속하여 톱 웨이퍼로부터 과잉 재료를 제거하는 조작으로 이해될 수 있다.
더욱 상세하게는, '이송'을 정의할 때 언급된 '결합(bonding)' 은 극히 낮은 거칠기 (일반적으로 수 암스트롱, 또는 수백 암스트롱 정도)를 가지는 두 표면들 간의 분자적 점착(adhesion)에 바탕을 둔 결합이다.
Smart-CutTM 방법은 이송방법의 일 예이다.
'소정 패턴 (predetermined pattern)'이라는 용어는 소망하는 컷팅 라인들을 정하기 위하여 제작된 패턴을 의미한다.
따라서, 수용 지지기판에 상기 층들을 이송하기 전에, 칩들이 반도체 재료 층에 형성된다.
반도체 재료 층은 '박'층, 즉 0.1um 내지 10um 정도의 두께를 가질 수 있다.
소정 패턴은 일반적으로 정 또는 직사각 구획을 가지는 그리드(grid)에 해당하며, 그리드 라인은 칩들의 경계를 정의한다.
컷팅은 전형적으로는 박층, 선택적으로는 층이 일체화된 지지기판을 동시에 스크라이빙하여 이루어진다.
그 자체가 알려진 기술을 사용하여 박층이 지지기판으로 이송될 수 있다.
특히, 지지기판으로 이송되는 박층 및 초기 박층이 일체화된 기판 간에 주어진 연약 영역을 파열시켜 이송이 이루어질 수 있는 것은 공지되어 있다.
이러한 연약 영역은 상기 언급된 칩 제작 이전에 또는 연속하여 형성될 수 있다.
또한 연약 영역 형성 이전에 칩 제작에서의 어떤 단계들이 수행될 수 있고, 연역영역 형성 이후에 칩 제작에서의 다른 단계들이 수행될 수 있다.
이러한 연약 영역은 예를 들면, Smart-Cut®의 경우에서와 같이 하나 또는 그 이상의 원자 및/또는 이온 종을 임플란트하여 생성될 수 있다.
연약 영역은 또한 연약 영역을 정의하는 공통 인터페이스를 제공하는 두 층들 간 결합에너지를 제어하여 얻어질 수 있고, 이것들은 광의적으로는 '탈리가능한 (detachable)' 기판으로 언급되며- 연약 인터페이스에서 스트레스 (특히 기계적 및/또는 열적)를 가하여 일 층이 이송될 수 있다.
예를 들면, 연약 영역은 두 층들 간 다공 영역을 생성하거나, 또는 가역적 결합을 생성하여 형성될 수 있다. 기타 방법들도 예상될 수 있다.
두꺼운 기판을 지지기판으로 이송하고, 이후 이송된 기판을 배면 박화 (BSOI ® 또는 BESOI® 타입의 기술)하는 것이 또한 알려져 있다는 것이 언급되어야 한다. 이것을 통하여 지지기판에 이송 박층을 생성한다.
박층 및 그 회로들이 지지기판에 이송된 후, 상기 층은 개별 칩들로 컷팅된다.
이러한 공지 방법은 실질적으로 감소된 두께를 가지는 층들 상의 칩들을 생성할 수 있다.
또한 이것은 칩들이 생성된 기판 재료 (박층 재료)와 다른 재료의 지지기판 상에 칩들을 생성할 수 있고, 이것은 소망하는 성질 및 특성을 가질 수 있다.
그러나, 스크라이빙 (특히 플레이킹)과 관련하여 언급된 단점은 여전하다.
얇은 두께의 층에 금을 그을 때 상기 단점은 더욱 현저하다.
본 발명은 두 번째 타입의 방법을 완전하게, 특히 스크라이빙과 관련된 단점을 극복하기 위한 목적이다.
본 발명의 목적은 언급된 공지방법을 개선하는 것이다. 이런 측면에서, 본 발명은 특정한 장점을 가진다.
이러한 목적들을 달성하기 위하여, 제1 측면에서, 본 발명은:
- 기판과 일체된 반도체 재료 층상에 칩들을 생성하는 단계;
- 기판으로부터 칩을 포함한 상기 층을 지지기판으로 이송하는 단계; 및
- 소정 컷팅 패턴에 따라 상기 층을 컷팅하여 개별 칩들을 형성하는 단계가 연속되는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법에 있어서, 지지기판에 층을 이송하는 단계 이전에, 지지기판에 컷팅 패턴에 상응되는 연약 패턴을 형성하는 단계를 더욱 포함하는 것을 특징으로 한다.
바람직한 그러나 비-제한적인 본 발명의 특면들은 다음과 같다:
- 상기 연약 패턴은, 소망의 상관(correlation)에 따라 칩들을 수용하는 지지기판 영역을 정의하도록 지지 기판상에 배치되며;
- 상기 연약 패턴은, 각 칩들을 개별적으로 수용하는 지지 기판 영역을 정의하도록 지지 기판상에 배치되며;
- 상기 연약 패턴 형성 단계는 지지기판 두께층에 트렌치 (trench) 망 (network)를 에칭하는 것을 포함하며;
- 에칭은 화학적 에칭이며;
- 에칭은 기계적 에칭이며;
- 에칭은 지지기판 두께층을 통해 부분적으로 스크라이빙하는 것이며;
- 에칭은 지지기판의 이방성 (anisotropic) 에칭이며;
- 상기 이방성 에칭은 지지기판에 샤프한 에지 프로파일 (sharp edged profile)을 생성하며;
- 지지기판은 일 면에만 연약 패턴을 가지며;
- 연약 패턴을 가지는 지지기판 면은 이송 층 측에 배치되며;
- 연약 패턴을 가지는 지지기판 면은 이송 층과 떨어진 측에 배치되며;
- 층 컷팅 과정 중, 지지기판 또한 연약 패턴에 따라 컷팅되며;
- 칩을 포함한 상기 층 이송 단계 전에, 개별 타일들 (tiles) 어셈블리에 의해 지지기판을 형성하며, 개별 타일들 간 경계는 연약 패턴에 상응되며;
- 타일들은 각 타일들 간에 배치되는 바이더를 사용하여 조립(assemble)되며, 바인더는 타일들 간 임시적 결합을 확보하며;
- 지지기판은 플라스틱, 유리, 고분자, 또는 금속으로 형성되며;
- 칩들을 포함하는 층은 연약 패턴에 따라 절단하여 (rupturing) 컷팅되며;
- 상기 절단되는 동안, 칩들을 포함하는 상기 층만이 분열되고(broken), 지지기판은 단일 요소로 유지되며;
- 칩들을 포함하는 층 컷팅과 연관하여, 상기 타일들 간 임시 결합은 풀어지고 (undone);
- 임시 결합은 타일들 간 배치된 바인더를 용해하여 풀어지고;
- 바인더는 가역적 점착제, 왁스 또는 고분자이며;
- 상기 절단되는 동안, 지지기판 및 칩을 포함하는 상기 층은 동시에 분열되며;
- 다수의 칩들이 동시에 제작되고;
- 상기 층들의 기판으로부터 지지기판으로의 상기 이송단계는 Smart-Cut® 타입 방법을 적용하여 이루어지며;
- 상기 층들의 기판으로부터 지지기판으로의 상기 이송단계는 BSOI®또는 BESOI® 타입 방법을 적용하여 이루어진다.
두 번째 측면에서, 본 발명은 상기 타입의 칩 제조방법을 수행하기 위한 지지기판 제조방법을 제안하는 것이며, 지지기판은 다수의 개별 타일들로 구성되며, 타일들 간 경계는 연약 패턴에 해당되는 것을 특징으로 한다.
이러한 방법의 바람직한 그러나 비-제한적인 측면은 다름과 같다:
- 최소한 일 면에서 지지기판 두께층에 트렌치 망을 생성하기 위하여 지지기판의 선택적 공격(attacking)으로 연약 패턴을 형성하며;
- 연약 패턴은, 층 컷팅 동안 풀리는 타일들 간 임시 결합을 제공하는 바인더 배치에 의해 생성되며;
- 지지기판은 바인더를 이용하여 팽행하게 배치된 바(bar) 또는 와이어(wire)들을 조립하고, 이때 각각의 바 또는 와이어는 개별 타일에 해당되며, 조립된 바들 또는 와이어들을 이들 방향에 실질적으로 수직되는 평면으로 컷팅하여 제작되며;
- 바들 또는 와이어들 단면(section)은 실질적으로 칩들의 아웃 라인에 해당된다.
마지막으로, 이러한 제2 측면에 의하면, 본 발명은 또한 광학적 투명도, 전기 전도도 및/또는 열적 전도도 특성에 따라 선택되는 재료들로 이루어진 지지기판을 포함한다.
이러한 지지기판의 바람직한, 비-제한적인 측면은 다음과 같다:
- 타일 재료는 광학적으로 투명하며;
- 타일 재료는 전기적으로 절연성이며;
- 타일 재료는 전기적으로 전도성이며;
- 타일 재료는 열적으로 전도성이며;
- 상기 타일 재료의 열적 전도도는 미터 ℃ 당 150 와트 이상이다 (W/m.℃).
본 발명의 기타 측면들, 목적들, 및 장점들은 첨부 도면들 및 하기 설명으로부터 더욱 명백할 것이다:
- 도 1은 본 발명에 사용될 수 있는 지지기판의 개략도이며;
- 도 2a는 본 발명의 일 실시예에 적용될 수 있는 지지기판 표면의 부분 개략도이고;
- 도 2b는 도 2a와 같은 지지기판을 제조하는 가능한 제작단계를 도시한 것이고;
- 도 3a 내지 3c는 본 발명에 적용될 수 있는 세 단계들의 개략도이며;
- 도 4는 칩을 포함하고 있는 층 및 관련 (associated) 지지기판의 절단(rupture)을 연약 패턴 하나의 라인에서 개략적으로 도시한 것이다.
이들 도면은 개략적이며, 여러 요소들은 실측되지 아니하였다 (특히 층들의 두께, 칩들의 수 및 간격 등).
도 1은 본 발명에 적용될 수 있는 지지기판 10 평면도를 도시한 것이다.
지지기판 10은 지지기판으로 이송되는 기 형성된 칩들을 포함하는 층 표면에 해당하는 표면으로 덮여있다.
지지기판 10은 실리콘과 같은 반도체 재료로 제조된다.
또한 지지기판 10은 예를 들면 소망 특성을 가지는 유리, 플라스틱, 또는 고분자 재료, 또는 금속으로 제조된다.
지지기판 표면은 영역 110을 정의하는 다수의 라인들 100을 가지고 있음에 주목된다.
이들 라인 100 및 영역 110은 지지기판 동일 면 (연약 면이라 칭한다)에 위치한다.
다양한 예에서, 영역 110을 정의하는 라인 100과 같은 라인들이 지지기판 양 면에 제공될 수 있다. 이 경우, 지지기판의 양면은 '연약'하다. 이러한 가능성은 후에 더욱 기술된다.
라인 100은 지지기판 연약 라인에 해당되며 및/또는 칩 컷팅 안내를 위한 것이며 이하 설명된다.
어떤 경우에도, 라인 100은 연약 패턴을 형성하며, 이하 기능이 설명될 것이다.
더욱 상세하게는, 각 영역 110은 지지기판에 이송되는 반도체 재료 층의 하나 또는 그 이상의 칩들에 해당하는 영역으로 정의된다.
또한, 연약 패턴은 지지기판에 이송되는 층의 상기 층들을 위한 컷팅 패턴에 해당된다.
라인 100은 지지기판 두께층에 트렌치 망을 에칭하여 형성될 수 있다.
상기 에칭은 라인 100에 상응하는 지지기판 일부만을 노출하도록 하는 적합한 마스크를 적용하여 수행되는 화학 에칭일 수 있다.
라인 100 형성을 가능하도록 하는 지지기판은 또한 기계적 타입 에칭에 의해서도 생성될 수 있다.
트렌치는 또한 소망의 컷팅 패턴에 따라 지지기판 두께층에 부분적으로 스크 라이빙하여 얻어질 수도 있다.
지지기판의 연약 면은 칩들이 기 형성된 이송 층과 접촉하는 지지기판 면일 수 있다는 점에 주목된다.
다양한 변형에서, 지지기판 연약 면은 이송 층을 수용하는 지지기판 면의 반대 면일 수도 있다.
상기한 바와 같이, 지지기판 양면이 연약 패턴과 관련되도록 확보될 수도 있다. 이 경우, 두 패턴은 다른 치수를 가지는 영역 110을 정의하도록 상이할 수 있고 및/또는 이들은 지지기판 표면에 달리 위치될 수도 있다.
상기한 바와 같이, 연약 라인 100은 트렌치 (trench)일 수 있다.
반대로, 이들 라인은 또한 지지기판 10 표면에서 돌출된 프로파일 (profile)에 의해 구성될 수도 있다.
이들은 지지기판의 이방성 에칭에 의해 형성될 수 있다 (특정 결정성 방향에서 가속 공격 (attack)으로 인하여 일반적으로 V-형상 단면의 트렌치를 형성하는 에칭).
지지기판은 또한 영역 110에 해당하는 별개의 개별 요소들로부터 형성되었을 수도 있다.
도 2a는 지지기판을 구성하는 개별 영역 110이 상기 언급된 것과 같은 재료의 타일들 (tiles)인 지지기판의 연약 표면 일부를 도시한 것이다.
타일들 110은 상호 라인 100을 구성하는 바인더로 연결된다.
바인더는, 예를 들면 가역적 점착제, 왁스, 고분자, 또는 용해될 수 있는 어 떤 바인더일 수도 있다.
도 2b는 도 2a에서 도시된 지지기판의 구현을 도시한다.
이 도면에서, 다수의 바들 또는 와이어들 111은 서로 팽행하게 배치되도록 도시되어, 이들 위치는 영역 110의 소망 위치에 해당된다.
각각의 바 또는 와이어 111 단면은 해당 영역 110의 아웃라인에 해당된다 (여기에 도시된 것에서, 바들(bars)은 정사각형이다).
바들 또는 와이어들 111이 이러한 방식으로 배치된 후, 바인더가 이들 사이에 주입되어 이들을 서로 일체화시킨다.
생성된 어셈블리는 바들 축에 횡 컷팅 방향으로 컷팅된다.
이것은 '웨이퍼'를 생성하며, 이들 각각은 도 1에 개략적으로 도시된 타입의 지지기판에 해당된다.
본 발명을 수행하는 방법은 도 3a 내지 3b를 참조하여 아래에 기술된다.
도 3a는 표면에 다수의 칩들이 형성된 회로들을 포함하는 기판 20을 도시한다.
이들 회로는, 이전 칩 형성 단계에서, 동시에 형성된다.
칩들은 소망하는 위치에서 기판 20 표면에 배치되는데, 이것은, 언급한 바와 같이, 기판 20에서 유래하는 층을 수용하는 지지기판 영역 110의 위치에 해당된다.
기판 20에서 유래하는 층은 지지기판에 이후 이송된다.
본 명세서의 의미로 보면, 이것은 '얇고', 즉 0.1um 내지 10um의 얇은 층이다.
기판 20은, 예를 들면 실리콘에서 제조될 수 있다.
칩들이 기판에 형성된 후, 상기 기판은 기판 20의 칩들 200과 상관되도록 (correlated) 위치하는 영역 110을 가지는 지지기판 10과 조립된다 (assembled).
이러한 '조립(assembly)' 효과는 기판 20 및 지지기판 10 간의 긴밀한 접촉에 의해 발생되며, 상기 두 요소들 간 기계적 결합을 확보한다.
어셈블리는 또한 특히 점착적 결합에 의해 생성될 수도 있다.
지지기판 및/또는 기판의 접촉 표면은 상기 조립 전에 세척될 수 있다.
바람직한 예에서, 지지기판의 각 영역 110은 기판의 칩 200에 개별적으로 해당된다. 이 경우, 각 칩은 어셈블리 동안 지지기판의 영역 110과 대면한다.
또한 지지기판의 영역 110 및 기판 20 칩들 또는 칩 군(groups) 간 어떠한 소망하는 형태의 상응도 가능하다 (칩 군을 어떤 영역에 할당 등).
기판 20이 지지기판 10에 조립되는 동안, 지지기판 10과 접촉하는 기판 20의 면은 칩들 200을 포함하는 면이다.
지지기판 10의 연약 면은 기판 20을 향하거나 멀어질 수 있다는 것을 기억하여야 한다.
이것은 도 3b에 도시된 바와 같이, 중간 구조체를 형성한다 (지지기판 10은 해치 라인으로 도시됨).
이 도면은 또한 개략적으로 지지기판 연약 면의 라인 100을 보여준다 (이 경우 이것은 칩 200 각각에 해당하는 영역을 정의한다).
도 3c에서 도시된 바와 같이, 기판 20 재료는 이후 제거되며, 지지기판 10과 접촉된 소망 두께 층 21 만을 남긴다.
이 경우, 이 두께는 0.1um 내지 수 마이크로미터 정도일 수 있다.
층 21 두께에는 칩들 200을 포함한다.
재료는 기판 20 배면 공격(attack)으로 제거될 수 있다.
상기 공격은 화학적 및/또는 기계적 공격일 수 있다.
또한 상기 재료 제거는 기판 두께층에 기 형성된 연약 영역에서 기판 20을 탈리하여 수행될 수도 있다.
이 경우, 연약 영역은 바람직하게는 지지기판 10 및 기판 20의 조립 이전에 형성된다.
이러한 연약 영역은 특히 기판 두께층으로 하나 또는 그 이상의 원자 및/또는 이온 종을 임플란트하여 형성될 수 있다. 본 발명 실시예에서, Smart-Cut® 타입 방법이 적용된다.
재료 제거를 동반하는 기타 이송 방법이 예상될 수도 있다 (예를 들면, 기판 20의 두 층들 간 결합에너지 제어에 의한, 또는 BSOI® 또는 BESOI® 타입 이송 기술에 의하여 생성된, 기판 20의 다공성 영역을 포함하는 탈리가능한 타입의 기판 20을 형성).
본 발명의 변형 예에서, 기판 20 및 지지기판 10을 조립하기 전에 (예를 들면 결합에 의해), 지지기판 10과 접촉하는 기판 20 표면은 마크된다 (marked).
상기 '마킹'은 기판 20 표면 공격(attack)에 해당되며, 소정의 컷팅 패턴에 (부분적으로 또는 완전하게) 상응하는 패턴을 이용한다.
마킹은 기판 표면을 매우 약하게 금을 그어(scribing) 달성될 수 있다. 상기 스크라이빙은 매우 얇다; 이것은 단지 기판 표면 연속성을 막기 위한 목적이고, 매우 약한 스코어 라인을 생성하는 것이다.
상기 마킹은 또한 연속되는 컷팅 단계 동안에 플레이킹을 방지하는 것이다.
이것은 또한 컷팅 동안 칩들이 분리되도록 하는 것이고, 이들을 보호하는 데 기여한다.
이런 방식으로 지지기판 10 및 칩 200을 포함하는 박층 21로 이루어진 구조체가 형성된 후, 상기 칩들은 이후 분리된다.
이러한 컷팅을 수행하기 위하여, 층 21을 스크라이빙 할 필요가 없다.
본 발명에서는, 컷팅은 영역 110 (그리고 지지기판의 영역 110 및 칩들 또는 칩군들이 어떻게 상관되어 있는지에 따라 의존되는, 다수 칩들 200 또는 여러 칩군들이 관련된 층 21에 해당 영역)을 분할하는 라인 100에서 층 21을 절단하는 것만으로 달성될 수 있다.
상기 절단(rupturing)은 층 21 및 층 21이 관련된 지지기판 10에 동시적으로 스트레스를 가하여 달성될 수 있다.
예로써, 도 4에 개략적으로 도시된 바와 같이, 지지기판 라인 100의 양쪽에서 동일 방향으로 작용하는 층 표면에 수직 방향으로 압축 스트레스 (화살표 F1)를 가할 수 있다.
이 경우, 층 및 지지기판은 상기 라인 100에서 안정하게 고정될 수 있다 (화 살표 F2).
벤딩 스트레스가 라인 100에서 발생된다.
이 스트레스는 층 21을 라인 100에서 절단시킨다. 이것은 또한 층 21 표면 자체에서 칩들 200 사이에 연약 라인을 형성할 수도 있다.
절단되는 동안:
- 컷팅하고 여러 칩들 200을 분리하기 위하여 층 21만을 분열시키고, 상응되는 지지기판 10 영역은 일체로 남기거나,
- 칩들을 컷팅하기 위하여 층 21 뿐 아니라, 지지기판 자체를 분열하고,따라서 여러 영역 110을 분리하는 것이 가능하다.
상기 제1 경우에는, 층 21이 절단되는 동안 지지기판은 어느 정도 유동성을 가지고 있어 분열되지 않고 변형될 수 있다는 보장이 있으면 유리할 것이다.
특히, 이러한 유동성은, 도 2a 및 2b에 도시된 바와 같이, 개별 지지 영역 110 간의 바인더의 기계적 특성에 의해 달성될 수 있다. 이 경우, 바인더는 영역 110 간 어느 정도의 변형을 유지하면서 일체화되도록 선택된다.
이러한 경우:
- 제2 단계에서 지지기판의 영역 110을 분리하여, 소망하는 상관에 따라 영역 110과 관련된 다수 칩을 얻을 수도 있고; 또는
- 지지기판에서 칩들을 실질적으로 분리하여, 지지기판 부분과 연관되지 않은 단일 칩들을 얻을 수도 있다. 예를 들면, 이러한 칩들 및 지지기판 분리는 층 21 및 지지기판 10 간 인터페이스 결합을 절단하여 달성될 수 있다 (즉 결합은 가 역적인 방식으로 형성됨).
상기 두 번째 경우, 도 2a에 도시된 바와 같이, 지지기판이 개별 타일들로 형성된 경우에 가능하다. 타일들 간 바인더는 이 경우에:
- 절단 스트레스에 의해 분열되거나; 또는
- 절단되는 동안 제거된다 (예를 들면 바인더를 용해).
어떤 경우에도, 두 번째 경우에, 바인더는 단지 영역 110을 임시로 결합하는 것이다.
본 방법의 마지막에는, 분리된 개별 칩들 200 다수가 얻어진다 (또는 칩들 및 지지기판 영역 110의 상관 방법에 따라 칩 군들).
소망하는 특성을 가지도록 지지기판 재료를 선택할 수 있다.
상기 재료가 광학적으로 투명한 것이 가능하다 (예를 들면, 수정 또는 유리 지지기판).
재료로 전기적 전도체 (즉, 일반적으로 1옴.평방 센티메티 (Ω.cm2) 이하인 저항율을 가지는 재료 - 구리와 같은 재료가 사용 가능), 또는 반대로, 절연체 (즉, 일반적으로 1옴.평방 센티메티 (Ω.cm2) 이상인 저항율을 가지는 재료 - 유리 또는 플라스틱과 같은 재료가 사용 가능)를 선택할 수 있다.
유사하게, 열 전도체 (예를 들면 구리, 다이아몬드, 등) 또는 절연체 (예를 들면 유리 또는 플라스틱)를 재료로 선택할 수도 있다.
전도성 재료의 경우, 전형적으로 150 W/m.℃ 이상의 열 전도도를 가지는 재 료가 사용되며, 이값은 실리콘 전도도에 해당된다.

Claims (35)

  1. -기판과 일체된 반도체 재료 층상에 칩들을 생성하는 단계;
    - 기판으로부터 칩을 포함한 상기 층을 지지기판으로 이송하는 단계; 및
    - 소정 컷팅 패턴에 따라 상기 층을 컷팅하여 개별 칩들을 형성하는 단계가 연속되는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법에 있어서,
    지지기판에 층을 이송하는 단계 이전에, 지지기판에 컷팅 패턴에 상응되는 연약 패턴을 형성하는 단계를 더욱 포함하는 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법.
  2. 선행 항에 있어서, 상기 연약 패턴은, 소망의 상관(correlation)에 따라 칩들을 수용하는 지지기판 영역을 정의하도록 지지 기판상에 배치되는 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법.
  3. 선행 항들에 있어서, 상기 연약 패턴은, 각 칩들을 개별적으로 수용하는 지지 기판 영역을 정의하도록 지지 기판상에 배치되는 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법.
  4. 선행 항들 중 어느 하나의 항에 있어서, 상기 연약 패턴 형성 단계는 지지기판 두께층에 트렌치 (trench) 망 (network)를 에칭하는 것을 포함하는 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법.
  5. 선행 항에 있어서, 상기 에칭은 화학적 에칭인 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법.
  6. 제4항에 있어서, 상기 에칭은 기계적 에칭인 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법.
  7. 제4항에 있어서, 상기 에칭은 지지기판 두께층을 통해 부분적으로 스크라이빙 (scribing) 하는 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법.
  8. 제4항에 있어서, 상기 에칭은 지지기판의 이방성 (anisotropic) 에칭인 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법.
  9. 선행 항에 있어서, 상기 이방성 에칭은 지지기판에 샤프한 에지 프로파일 (sharp edged profile)을 생성하는 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법.
  10. 선행 항들 중 어느 하나의 항에 있어서, 상기 지지기판은 일 면에만 연약 패턴을 포함하는 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법.
  11. 선행 항에 있어서, 상기 연약 패턴을 가지는 지지기판 면은 이송 층 측에 배치되는 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법.
  12. 제10항에 있어서, 상기 연약 패턴을 가지는 지지기판 면은 이송 층과 떨어진 측에 배치되는 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제 조하는 방법.
  13. 선행 항들 중 어느 하나의 항에 있어서, 상기 층 컷팅 과정 중, 지지기판 또한 연약 패턴에 따라 컷팅되는 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법.
  14. 제1항 내지 3항 중 어느 하나의 항에 있어서, 상기 칩을 포함한 층 이송 단계 전에, 개별 타일들 (tiles) 조립에 의해 지지기판을 형성하며, 개별 타일들 간 경계는 연약 패턴에 상응되는 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법.
  15. 선행 항에 있어서, 상기 타일들은 각 타일들 간에 배치되며, 타일들 간 임시적 결합을 확보하는 바이더를 사용하여 조립되는 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법.
  16. 선행 항들 중 어느 하나의 항에 있어서, 상기 지지기판은 플라스틱, 유리, 고분자, 또는 금속으로 형성되는 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법.
  17. 선행 항들 중 어느 하나의 항에 있어서, 상기 칩들을 포함하는 층은 연약 패턴에 따라 절단하여 (rupturing) 컷팅되는 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법.
  18. 선행 항에 있어서, 상기 절단되는 동안, 칩들을 포함하는 상기 층만이 분열되고(broken), 지지기판은 단일 요소로 유지되는 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법.
  19. 제15항 또는 선행 항에 있어서, 상기 칩들을 포함하는 층 컷팅과 연관하여, 상기 타일들 간 임시 결합은 풀어지는 (undone) 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법.
  20. 선행 항에 있어서, 상기 임시 결합은 타일들 간 배치된 바인더를 용해하여 풀어지는 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법.
  21. 선행하는 두 항들 중 어느 하나의 항에 있어서, 상기 바인더는 가역적 점착제, 왁스 또는 고분자인 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법.
  22. 제18항에 있어서, 상기 절단되는 동안, 지지기판 및 칩을 포함하는 상기 층은 동시에 분열되는 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법.
  23. 선행하는 항들 중 어느 하나의 항에 있어서, 다수의 칩들이 동시에 제작되는 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법.
  24. 선행하는 항들 중 어느 하나의 항에 있어서, 상기 층들의 기판으로부터 지지 기판으로의 상기 이송단계는 Smart-Cut® 타입 방법을 적용하여 이루어지는 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법.
  25. 제1항 내지 제23항들 중 어느 하나의 항에 있어서, 상기 층들의 기판으로부터 지지기판으로의 상기 이송 단계는 BSOI®또는 BESOI® 타입 방법을 적용하여 이루어지는 것을 특징으로 하는, 최소한 하나의 회로를 가지는 칩들을 다수 제조하는 방법.
  26. 선행 항들에 의한 칩 제조방법을 수행하기 위한 지지기판 제조방법에 있어서, 상기 지지기판은 다수의 개별 타일들로 구성되며, 타일들 간 경계는 연약 패턴에 해당되는 것을 특징으로 하는, 지지기판 제조방법.
  27. 선행 항에 있어서, 연약 패턴 형성은 최소한 일 면에서 지지기판 두께층에 트렌치 망을 생성하기 위하여 지지기판의 선택적 공격(attacking)으로 이루어지는 것을 특징으로 하는, 지지기판 제조방법.
  28. 제26항에 있어서, 상기 연약 패턴은, 층 컷팅 동안 풀리는 타일들 간 임시 결합을 제공하는 바인더 배치에 의해 생성되는 것을 특징으로 하는, 지지기판 제조방법.
  29. 선행 항에 있어서, 상기 지지기판은 바인더를 이용하여 팽행하게 배치된 바(bar) 또는 와이어(wire)들을 조립하고, 이때 각각의 바 또는 와이어는 개별 타일에 해당되며, 조립된 바들 또는 와이어들을 이들 길이방향에 실질적으로 수직되는 평면으로 컷팅하여 제작되는 것을 특징으로 하는, 지지기판 제조방법.
  30. 선행 항에 있어서, 상기 바들 또는 와이어들 단면(section)은 실질적으로 칩들의 아웃 라인에 해당되는 것을 특징으로 하는, 지지기판 제조방법.
  31. 선행하는 다섯 항들 중 어느 하나의 항에 있어서 얻어지는 지지기판에 있어서, 타일 재료는 광학적으로 투명한 것을 특징으로 하는, 지지기판.
  32. 제26항 내지 제30항 중 어느 하나의 항에 의해 얻어지는 지지기판에 있어서, 타일 재료는 전기적으로 절연성인 것을 특징으로 하는, 지지기판.
  33. 제26항 내지 제30항 중 어느 하나의 항에 의해 얻어지는 지지기판에 있어서, 타일 재료는 전기적으로 전도성인 것을 특징으로 하는, 지지기판.
  34. 제26항 내지 제30항 중 어느 하나의 항에 의해 얻어지는 지지기판에 있어서, 타일 재료는 열적으로 전도성인 것을 특징으로 하는, 지지기판.
  35. 선행 항에 있어서, 타일 재료의 열적 전도도는 150 W/m.℃ 이상인 것을 특징으로 하는, 지지기판.
KR1020067022096A 2004-04-27 2005-04-25 칩 및 관련 지지기판 제조방법 KR100836289B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0404437 2004-04-27
FR0404437A FR2869455B1 (fr) 2004-04-27 2004-04-27 Procede de fabrication de puces et support associe

Publications (2)

Publication Number Publication Date
KR20070004056A true KR20070004056A (ko) 2007-01-05
KR100836289B1 KR100836289B1 (ko) 2008-06-09

Family

ID=34945110

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067022096A KR100836289B1 (ko) 2004-04-27 2005-04-25 칩 및 관련 지지기판 제조방법

Country Status (7)

Country Link
US (1) US7544586B2 (ko)
EP (1) EP1756864B9 (ko)
JP (1) JP4782107B2 (ko)
KR (1) KR100836289B1 (ko)
CN (1) CN1947240A (ko)
FR (1) FR2869455B1 (ko)
WO (1) WO2005106948A1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7808082B2 (en) * 2006-11-14 2010-10-05 International Business Machines Corporation Structure and method for dual surface orientations for CMOS transistors
US7858493B2 (en) * 2007-02-23 2010-12-28 Finisar Corporation Cleaving edge-emitting lasers from a wafer cell
DE102008038342B4 (de) * 2008-08-19 2015-08-06 Infineon Technologies Austria Ag Halbleiterbauelement mit Randbereich, in dem eine Zone aus porösem Material ausgebildet ist und Verfahren zu dessen Herstellung und Halbleiterscheibe
JP5127669B2 (ja) * 2008-10-31 2013-01-23 パナソニック株式会社 半導体ウェハ
KR101267534B1 (ko) * 2009-10-30 2013-05-23 엘지디스플레이 주식회사 유기전계발광소자의 제조방법
CN103137140A (zh) * 2011-11-24 2013-06-05 新科实业有限公司 光源芯片、热促进磁头及其制造方法
FR3058830B1 (fr) * 2016-11-14 2018-11-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation collective d’une pluralite de puces optoelectroniques
IL254078A0 (en) 2017-08-21 2017-09-28 Advanced Vision Tech A V T Ltd Method and system for creating images for testing
FR3087936B1 (fr) * 2018-10-24 2022-07-15 Aledia Dispositif electronique

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5029280A (ko) * 1973-07-20 1975-03-25
JPS5848172A (ja) 1981-09-18 1983-03-22 Fujitsu Ltd 多言語間翻訳装置
JPS59172740A (ja) * 1983-03-22 1984-09-29 Mitsubishi Electric Corp 半導体ウエ−ハの分割方法
JPS60108745A (ja) 1983-11-18 1985-06-14 Ngk Insulators Ltd 電気化学的装置
JPH06105754B2 (ja) * 1985-05-21 1994-12-21 株式会社フジクラ 半導体チツプの製造方法
US5393706A (en) * 1993-01-07 1995-02-28 Texas Instruments Incorporated Integrated partial sawing process
JPH08107193A (ja) * 1994-09-30 1996-04-23 Kyushu Komatsu Denshi Kk Ｓｏｉ基板の製造方法
US5904548A (en) * 1996-11-21 1999-05-18 Texas Instruments Incorporated Trench scribe line for decreased chip spacing
JP2000298818A (ja) * 1999-04-12 2000-10-24 Tdk Corp 多面付素子の加工方法およびスライダの加工方法
JP3532788B2 (ja) * 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
JP4320892B2 (ja) * 2000-01-20 2009-08-26 株式会社デンソー 接合基板の切断方法
JP2001345289A (ja) 2000-05-31 2001-12-14 Nec Corp 半導体装置の製造方法
US6933212B1 (en) * 2004-01-13 2005-08-23 National Semiconductor Corporation Apparatus and method for dicing semiconductor wafers
US8426293B2 (en) * 2004-07-09 2013-04-23 Semiconductor Energy Laboratory Co., Ltd. IC chip and its manufacturing method
US7452739B2 (en) * 2006-03-09 2008-11-18 Semi-Photonics Co., Ltd. Method of separating semiconductor dies

Also Published As

Publication number Publication date
JP2007535158A (ja) 2007-11-29
US20050236700A1 (en) 2005-10-27
CN1947240A (zh) 2007-04-11
EP1756864B9 (fr) 2013-02-13
WO2005106948A1 (fr) 2005-11-10
US7544586B2 (en) 2009-06-09
EP1756864A1 (fr) 2007-02-28
JP4782107B2 (ja) 2011-09-28
FR2869455A1 (fr) 2005-10-28
FR2869455B1 (fr) 2006-07-14
EP1756864B1 (fr) 2012-08-01
KR100836289B1 (ko) 2008-06-09

Similar Documents

Publication Publication Date Title
KR100836289B1 (ko) 칩 및 관련 지지기판 제조방법
US6798052B2 (en) Fexible electronic device
CN103426732B (zh) 低温晶圆键合的方法及通过该方法形成的结构
US7691730B2 (en) Large area semiconductor on glass insulator
CN103811419B (zh) 半导体片芯单颗化方法和装置
US7867879B2 (en) Method for dividing a semiconductor substrate and a method for producing a semiconductor circuit arrangement
CN102484097B (zh) 具有背侧支撑层的绝缘体上半导体
JP4425631B2 (ja) 超小型構成部品を含む薄膜層を製造するための方法
US8822309B2 (en) Heterogeneous integration process incorporating layer transfer in epitaxy level packaging
CN103192459A (zh) 晶片切割方法及采用该方法制造发光器件芯片的方法
CN113826235A (zh) 用于制造具有承载基底的显示器的方法、根据该方法制造的承载基底和确定用于柔性的显示器的覆盖玻璃
KR101401580B1 (ko) 기판 벽개 방법
KR101369007B1 (ko) 지지기판에 기능화 층을 구비하는 반도체 구조물을 제조하기 위한 프로세스
KR101372018B1 (ko) 집적 회로들의 형성 방법들 및 결과적인 구조들
CN103907175B (zh) 通过使用有槽的衬底的低翘曲晶片结合
CN103021888B (zh) 用于制造包括高可靠性晶粒底填充的集成电路系统的方法
WO2015077623A1 (en) Led submount with integrated interconnects
US7067393B2 (en) Substrate assembly for stressed systems
US9209047B1 (en) Method of producing encapsulated IC devices on a wafer
JP2015119109A (ja) 半導体装置の製造方法
CN111696968B (zh) 半导体结构的制造方法
JP2009130324A (ja) 半導体素子の製造方法および半導体素子
JP2014090117A (ja) 半導体装置、半導体装置の実装構造、および半導体装置の製造方法
EP4181179A1 (en) A method for producing a hybrid semiconductor wafer
CN102124580B (zh) 光电子器件及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130603

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140602

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180601

Year of fee payment: 11