JPS59172740A - 半導体ウエ−ハの分割方法 - Google Patents
半導体ウエ−ハの分割方法Info
- Publication number
- JPS59172740A JPS59172740A JP58048172A JP4817283A JPS59172740A JP S59172740 A JPS59172740 A JP S59172740A JP 58048172 A JP58048172 A JP 58048172A JP 4817283 A JP4817283 A JP 4817283A JP S59172740 A JPS59172740 A JP S59172740A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor wafer
- main surface
- plastic sheet
- wafer
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B28—WORKING CEMENT, CLAY, OR STONE
- B28D—WORKING STONE OR STONE-LIKE MATERIALS
- B28D5/00—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor
- B28D5/0005—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor by breaking, e.g. dicing
- B28D5/0052—Means for supporting or holding work during breaking
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mechanical Engineering (AREA)
- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体ウェーハを多数の半導体素子に分割
する方法に関する。
する方法に関する。
従来の半導体ウェーハの分割方法は、第１図に断面図で
示すようにしていた。（１）は半導体ウェーハで、第１
主面（１ａ）には分割を容易にするための切溝（３）が
基盤目状に施されている。この切溝（３）で囲われた部
分が互いに分割分離されると半導体素子（２）となる。
示すようにしていた。（１）は半導体ウェーハで、第１
主面（１ａ）には分割を容易にするための切溝（３）が
基盤目状に施されている。この切溝（３）で囲われた部
分が互いに分割分離されると半導体素子（２）となる。
半導体ウェーハ（１）の第２主面Ｄｂ）にプラスチック
シート（４）を接着剤（５）により接着する。
シート（４）を接着剤（５）により接着する。
半導体ウェーハ（１）の第１主面（１ａ）をプラスチッ
クシート（６）で覆い、このプラスチックシート（６）
の周縁部は接着剤（５）によシブラスチックシート（４
）に接着する。この状態でプラスチックシート（４）の
中心部側を下方に順次押していき、半導体ウェーハ（１
）に曲げ応力を与えると、切溝（３）に沿って溝底から
割れ目ができ、個々の半導体素子（２）に分割される。
クシート（６）で覆い、このプラスチックシート（６）
の周縁部は接着剤（５）によシブラスチックシート（４
）に接着する。この状態でプラスチックシート（４）の
中心部側を下方に順次押していき、半導体ウェーハ（１
）に曲げ応力を与えると、切溝（３）に沿って溝底から
割れ目ができ、個々の半導体素子（２）に分割される。
この状態を第２図に断面図で示す。（７）は切溝（３）
に沿い溝底から生じた割れ目、（８）は分割によ゛り生
じた半導体ウェーハの破片、（９）は半導体ウェー７１
（１）の面（ｌａ）とプラスチックシート（６）との間
にできたすき間である。
に沿い溝底から生じた割れ目、（８）は分割によ゛り生
じた半導体ウェーハの破片、（９）は半導体ウェー７１
（１）の面（ｌａ）とプラスチックシート（６）との間
にできたすき間である。
上記従来の方法において、半導体ウェーノ＼（１１に曲
げ応力を与え、機械的に分割すると、生じた割れ目（７
）の部分で、半導体素子（２）相互がこすれ合い、半導
体ウェーハ（１）の多数の破片（８）が生じる。プラス
チックシート（６）は半導体ウェーノ＼（１）の第１主
面（１ａ）に当てているだけであり、半導体ウェー／−
（１）に曲げ応力を与え分割した後は、双方間に大きな
すき間（９）が各所に生じる。
げ応力を与え、機械的に分割すると、生じた割れ目（７
）の部分で、半導体素子（２）相互がこすれ合い、半導
体ウェーハ（１）の多数の破片（８）が生じる。プラス
チックシート（６）は半導体ウェーノ＼（１）の第１主
面（１ａ）に当てているだけであり、半導体ウェー／−
（１）に曲げ応力を与え分割した後は、双方間に大きな
すき間（９）が各所に生じる。
通常、半導体素子（２）の回路要素は第１主面（１ａ）
に形成される。上記従来の分割方法では、半導体素子（
２）とプラスチックシート（６）との間にできたすき間
（９）に、破片（８）が入り込み、半導体素子（２）の
主面（ｌａ）を損傷するおそれがあった。
に形成される。上記従来の分割方法では、半導体素子（
２）とプラスチックシート（６）との間にできたすき間
（９）に、破片（８）が入り込み、半導体素子（２）の
主面（ｌａ）を損傷するおそれがあった。
この発明は、半導体ウェーハの第１主面をプラスチック
シートで接着剤による張付けで覆い、双方を密着させ、
分割の除虫じる′ウェーハの破片が半導体ウェーハの第
１主面側に入り込まないようにし、主面に損傷を生じな
いようにする、半導体ウェーハの分割方法を提供するこ
とを目・的としている。
シートで接着剤による張付けで覆い、双方を密着させ、
分割の除虫じる′ウェーハの破片が半導体ウェーハの第
１主面側に入り込まないようにし、主面に損傷を生じな
いようにする、半導体ウェーハの分割方法を提供するこ
とを目・的としている。
この発明の一実施例による半導体ウェーハの分割方法を
、第３図に示す断面図により説明する。
、第３図に示す断面図により説明する。
第１主面（１ａ）に切溝（３）が入れられた半導体ウェ
ーハ（１）の第２主面（１ｂ）に、プラスチックシート
（４）を接着剤（５）により接着する。さらに、接着剤
α０を塗布したプラスチックシート（６）で半導体ウェ
ーハ〔１）の第１主面（１ａ）を密接して覆う。この状
態で、プラスチックシート（４）の中央部側を下方に順
次押していくことにより、半導体ウェーハ〔１）に曲げ
応力を与えると、切溝（３）に沿って溝底から割れ目（
７）ができ、個々の半導体素子（２）に分割される。こ
の状態でも、プラスチックシート（６）は半導体素子（
２）の第１主面（１ａ）に密着しており、収面間にすき
間は生じない。
ーハ（１）の第２主面（１ｂ）に、プラスチックシート
（４）を接着剤（５）により接着する。さらに、接着剤
α０を塗布したプラスチックシート（６）で半導体ウェ
ーハ〔１）の第１主面（１ａ）を密接して覆う。この状
態で、プラスチックシート（４）の中央部側を下方に順
次押していくことにより、半導体ウェーハ〔１）に曲げ
応力を与えると、切溝（３）に沿って溝底から割れ目（
７）ができ、個々の半導体素子（２）に分割される。こ
の状態でも、プラスチックシート（６）は半導体素子（
２）の第１主面（１ａ）に密着しており、収面間にすき
間は生じない。
第４図に示すように、分割によって生じた破片（８）は
、切溝（３）部にとどまり、第１主面（１ａ）側に回る
ことはない。
、切溝（３）部にとどまり、第１主面（１ａ）側に回る
ことはない。
このように、半導体ウェーハ（１）のｗｌ主面（１ａ）
はプラスチックシート（６）に接着剤ＧＯで密着保護さ
れ、分割により生じる破片（８）によって傷つけられる
ことはなく、安定した分割作業ができる。
はプラスチックシート（６）に接着剤ＧＯで密着保護さ
れ、分割により生じる破片（８）によって傷つけられる
ことはなく、安定した分割作業ができる。
分割の後、第１主面（ｌａ）側のプラスチックシート（
６）は、はがす必要があるため、接着剤αＯの接着力は
、第２主面（ｌｂ）側の接着剤（５）の接着力より弱く
しておくことが望ましい。
６）は、はがす必要があるため、接着剤αＯの接着力は
、第２主面（ｌｂ）側の接着剤（５）の接着力より弱く
しておくことが望ましい。
これら双方の接着力に差をつける他の方法として、主面
（１ａ）の粗度を主面（１ｂ）の粗度より荒くしておく
ことによっても可能である。
（１ａ）の粗度を主面（１ｂ）の粗度より荒くしておく
ことによっても可能である。
なお、第１主面（１ａ）側のプラスチックシート（６）
には、特に伸展性に富んだ材質のものを用いると、さら
に分割作業が容易になる。また、第１主面（ｒｂ’）側
のシートの厚さを第２主面（ｌｂ）側のシートより薄く
することによっても、分割作業を容易にすることができ
る。 ′ 〔発明の効果〕 以上のように、この発明の方法によれば、半導体ウェー
ハの切溝を入れた第１主面にプラスチックシートを接着
剤によ１り密着させて覆い、分割するようにしたので、
１分割により生じた破片が第１主面側に入り込むのが防
止され、第１主面を損傷する□ことがなくなり、品質が
向上される。
には、特に伸展性に富んだ材質のものを用いると、さら
に分割作業が容易になる。また、第１主面（ｒｂ’）側
のシートの厚さを第２主面（ｌｂ）側のシートより薄く
することによっても、分割作業を容易にすることができ
る。 ′ 〔発明の効果〕 以上のように、この発明の方法によれば、半導体ウェー
ハの切溝を入れた第１主面にプラスチックシートを接着
剤によ１り密着させて覆い、分割するようにしたので、
１分割により生じた破片が第１主面側に入り込むのが防
止され、第１主面を損傷する□ことがなくなり、品質が
向上される。
第１図は従来の半導体ウェーハの分割方法を示す断面図
、第２図は第１図の半導体ウェーハを分割し割れ目をつ
けた状態を示す拡大断面図、第３図はこの発明の一実施
例による半導体ウェーハの分割方棒を示す断面図、第４
図は第３図の半導体ウェーハを分割し割れ目をつけた状
態を示す拡大断面図である。 １・・・半導体ウェーハ、１ａ・・・第１主面、１ｂ・
・・第２主面、２・・・半導体素子、３・・・切溝、４
，６・・・プラスチックシート、５・・・接着剤、７・
・・割れ目、ｌＯ・・・接着剤 なお、図中同一符号は同−又は相当部分を示す〇代理人
葛野 信 −（外１名）
、第２図は第１図の半導体ウェーハを分割し割れ目をつ
けた状態を示す拡大断面図、第３図はこの発明の一実施
例による半導体ウェーハの分割方棒を示す断面図、第４
図は第３図の半導体ウェーハを分割し割れ目をつけた状
態を示す拡大断面図である。 １・・・半導体ウェーハ、１ａ・・・第１主面、１ｂ・
・・第２主面、２・・・半導体素子、３・・・切溝、４
，６・・・プラスチックシート、５・・・接着剤、７・
・・割れ目、ｌＯ・・・接着剤 なお、図中同一符号は同−又は相当部分を示す〇代理人
葛野 信 −（外１名）
Claims (1)
- 【特許請求の範囲】 ［１’ｌ 多数の半導体素子に分割するための切溝が
設けられた半導体ウェーハの第１主面側と、この第１主
面の裏側の第２主面とに、それぞれプラスチックシート
を接着剤で張付けて覆い、上記半導体ウェーハに曲げ応
力を与へることにより上記切溝の底から割れ目を発生さ
せ、多数の半導体素子に分割する半導体ウェーハの分割
方法。 （２）第１主面側の接着剤の接着力を第２主面側の接着
剤の接着力よ−り弱くしであることを特徴とする特許請
求の範囲Ｎ１項記載の半導体ウェーノ・の分割方法。 （３）第１主面側のプラスチックシートは、第２主面側
のプラスチックシートよシ厚さを薄くしであることを特
徴とする特許請求の範囲第１項又は第２項記載の半導体
ウェーハの分割方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58048172A JPS59172740A (ja) | 1983-03-22 | 1983-03-22 | 半導体ウエ−ハの分割方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58048172A JPS59172740A (ja) | 1983-03-22 | 1983-03-22 | 半導体ウエ−ハの分割方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59172740A true JPS59172740A (ja) | 1984-09-29 |
Family
ID=12795972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58048172A Pending JPS59172740A (ja) | 1983-03-22 | 1983-03-22 | 半導体ウエ−ハの分割方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172740A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5362681A (en) * | 1992-07-22 | 1994-11-08 | Anaglog Devices, Inc. | Method for separating circuit dies from a wafer |
| FR2869455A1 (fr) * | 2004-04-27 | 2005-10-28 | Soitec Silicon On Insulator | Procede de fabrication de puces et support associe |
-
1983
- 1983-03-22 JP JP58048172A patent/JPS59172740A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5362681A (en) * | 1992-07-22 | 1994-11-08 | Anaglog Devices, Inc. | Method for separating circuit dies from a wafer |
| FR2869455A1 (fr) * | 2004-04-27 | 2005-10-28 | Soitec Silicon On Insulator | Procede de fabrication de puces et support associe |
| WO2005106948A1 (fr) * | 2004-04-27 | 2005-11-10 | S.O.I.Tec Silicon On Insulator Technologies | Procede de fabrication de puces et support associe |
| US7544586B2 (en) | 2004-04-27 | 2009-06-09 | S.O.I. Tec Silicon On Insulator Technologies | Method of fabricating chips and an associated support |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6051875A (en) | Semiconductor chip | |
| EP1107299A3 (en) | Process for producing semiconductor devices | |
| JPH09511097A (ja) | 集積回路素子の製造方法および製造装置 | |
| US7253027B2 (en) | Method of manufacturing hybrid integrated circuit device | |
| US6791197B1 (en) | Reducing layer separation and cracking in semiconductor devices | |
| JP3166122B2 (ja) | ワークプレートを使用して結晶を切断する方法 | |
| US7037753B2 (en) | Non-planar surface for semiconductor chips | |
| JPS59172740A (ja) | 半導体ウエ−ハの分割方法 | |
| JPH0574934A (ja) | 薄型チツプの形成方法 | |
| JPS624341A (ja) | 半導体装置の製造方法 | |
| JP4039881B2 (ja) | 混成集積回路装置の製造方法 | |
| JPH09172029A (ja) | 半導体チップ及びその製造方法並びに半導体装置 | |
| US10933610B2 (en) | Display screen and screen body cutting method | |
| JP3134214B2 (ja) | 配線基板のパターンエリア保護方法 | |
| JPH02170552A (ja) | 半導体基板の分割方法 | |
| JP2022034898A (ja) | 半導体装置の製造方法および半導体装置 | |
| JPS61210650A (ja) | 半導体装置の製造方法 | |
| JPH0514513Y2 (ja) | ||
| JPH02191358A (ja) | 半導体素子の加工方法 | |
| JP2798274B2 (ja) | チップ状部品の製造方法 | |
| JPH0383352A (ja) | 半導体装置 | |
| JPS598357Y2 (ja) | 半導体装置 | |
| JPH02220811A (ja) | 半導体装置の製造方法 | |
| JPH03187242A (ja) | 半導体装置の製造方法 | |
| JPS5630732A (en) | Mounting method of semiconductor pellet |