KR20060133795A - 리세스 게이트를 적용한 반도체 소자의 제조방법 - Google Patents

리세스 게이트를 적용한 반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20060133795A
KR20060133795A KR1020050053638A KR20050053638A KR20060133795A KR 20060133795 A KR20060133795 A KR 20060133795A KR 1020050053638 A KR1020050053638 A KR 1020050053638A KR 20050053638 A KR20050053638 A KR 20050053638A KR 20060133795 A KR20060133795 A KR 20060133795A
Authority
KR
South Korea
Prior art keywords
substrate
pad oxide
film
pad
layer
Prior art date
Application number
KR1020050053638A
Other languages
English (en)
Inventor
김재영
김승범
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050053638A priority Critical patent/KR20060133795A/ko
Publication of KR20060133795A publication Critical patent/KR20060133795A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 기판 리세스(recess)시의 공정 단순화 및 공정 안정화를 이룰 수 있는 리세스 게이트를 적용한 반도체 소자의 제조방법을 개시하며, 개시된 본 발명의 방법은, 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막 및 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 기판 전면 상에 절연막을 증착하는 단계; 상기 패드질화막이 노출될 때까지 절연막을 CMP하여 소자분리막을 형성하는 단계; 상기 노출된 패드질화막을 제거하는 단계; 상기 패드산화막을 식각하여 게이트가 형성될 기판 영역들을 노출시키는 단계; 상기 식각된 패드산화막을 하드마스크로 이용해서 노출된 기판 영역들을 식각하여 홈을 형성하는 단계; 및 상기 패드산화막을 제거하는 단계;를 포함하는 것을 특징으로 한다.

Description

리세스 게이트를 적용한 반도체 소자의 제조방법{Method of manufacturing semiconductor device applying recess gate}
도 1a 내지 도 1c는 종래의 리세스 게이트를 적용한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2e는 본 발명에 따른 리세스 게이트를 적용한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 실리콘기판 22 : 패드산화막
23 : 패드질화막 24 : 제1감광막패턴
25 : 소자분리막 26 : 반사방지막
27 : 제2감광막패턴 28 : 홈
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 기판 리세스시의 공정 단순화 및 공정 안정화를 이룰 수 있는 리세스 게이트를 적용한 반도체 소자의 제조방법에 관한 것이다.
최근 개발되고 있는 반도체 소자의 디자인 룰이 서브-100㎚ 이하로 감소됨에 따라 그에 대응해서 채널 길이(channel length)도 감소되고 있는 실정이다. 그 결과, 특정한 소자에서 요구하는 문턱전압(Vt) 타겟을 구현함에 있어서 공정 및 소자적으로 기존의 평면(planar) 트랜지스터 구조는 그 한계에 부딪치고 있다.
이에, 반도체 소자의 단채널효과(short channel effect)를 방지하기 위해 게이트가 형성될 실리콘기판 부분을 식각하여 홈을 형성한 후, 상기 홈 상에 게이트를 형성하는 리세스 게이트(recess gate)를 적용한 반도체 소자에 대한 연구가 활발하게 진행되고 있다.
여기서, 현재 수행되고 있는 리세스 게이트를 적용한 반도체 소자의 제조방법을 도 1a 내지 도 1c를 참조하여 설명하면 다음과 같다.
도 1a를 참조하면, 액티브영역 및 필드영역을 갖는 실리콘기판(1) 상에 패드산화막과 패드질화막을 차례로 형성한 후, 이들을 식각함과 아울러 기판(1)을 식각하여 트렌치를 형성한다. 그다음, 상기 트렌치를 매립하도록 절연막을 증착한 후, 패드질화막이 노출될 때까지 상기 절연막을 화학적기계연마(Chemical Mechanical Polishing; 이하, CMP)하여 기판 필드영역에 소자분리막(2)을 형성한다. 이어서, 노출된 패드질화막 및 그 아래의 패드산화막을 제거한다.
다음으로, 상기 소자분리막(2)을 포함한 기판(1)의 전면 상에 버퍼산화막(3)과 하드마스크용 폴리실리콘막(4)을 차례로 증착한다. 그런다음, 상기 폴리실리콘막(4) 상에 반사방지막(5)을 증착한 후, 그 위에 리세스될 기판 영역들을 노출시키는 제1감광막패턴(6)을 형성한다.
도 1b를 참조하면, 제1감광막패턴을 이용해서 그 아래의 반사방지막과 폴리실리콘막(4) 및 버퍼산화막(3)을 식각한다. 그런다음, 잔류된 제1감광막패턴과 반사방지막을 제거한다.
도 1c를 참조하면, 식각된 폴리실리콘막을 하드마스크로 이용해서 기판을 식각하고, 이를 통해, 게이트가 형성될 영역에 홈(7)을 형성한다.
이후, 도시하지는 않았으나, 상기 기판 결과물에 대해 세정 공정을 진행한 후, 홈(7) 상에 리세스 게이트를 형성한다.
그러나, 전술한 바와 같은 종래의 리세스 게이트를 적용한 반도체 소자의 제조방법은 다음과 같은 문제점들이 있다.
첫째, 기판을 리세스시키기 위해 별도의 하드마스크 형성 공정을 진행해야 하고, 또한, 하드마스크로 사용된 폴리실리콘막을 제거하기 위해 추가로 폴리실리콘막 제거공정을 진행해야 하는 바, 전체적으로 공정이 복잡해진다.
둘째, 별도의 추가 공정없이 하드마스크용 폴리실리콘막을 제거하기 위해서는 폴리실리콘막과 산화막간 식각선택비를 최대한 높여서 식각 공정을 진행해야 하는데, 이 경우는 버퍼산화막의 두께가 100Å 이하로 얇기 때문에 공정 제어가 쉽지 않다.
셋째, 상기 하드마스크용 폴리실리콘막을 완전히 제거하기 위해서는 식각 공정의 세분화가 필요한데, 이 경우에는 식각 공정 시간이 증가하는 바, 생산성이 저하된다.
넷째, 폴리실리콘막을 하드마스크로 이용해서 실리콘기판을 식각하는 경우, 동일한 식각특성에 의해 식각속도가 변하거나, 식각챔버의 분위기가 달라 다른 공정과 혼용해서 사용할 수 없거나, 또는, 게이트 방향에 대해서 액티브영역과 소자분리막의 경계에서 혼(horn)이 발생되는 등의 여러가지 문제가 발생될 수 있다.
결국, 리세스 게이트를 적용하는 종래 반도체 소자의 제조방법은 전체 공정이 복잡함은 물론 공정 제어가 쉽지 않고, 아울러, 공정 시간이 증가되므로, 바람직하지 못하다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 문제점들을 해결하기 위해 안출된 것으로서, 공정 단순화를 이룸과 아울러 공정 안정화를 이룰 수 있는 리세스 게이트를 적용한 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막 및 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 기판 전면 상에 절연막을 증착하는 단계; 상기 패드질화막이 노출될 때까지 절연막을 CMP하여 소자분리막을 형성하는 단계; 상기 노출된 패드질화막을 제거하는 단계; 상기 패드산화막을 식각하여 게이트가 형성될 기판 영역들을 노출시키는 단계; 상기 식각된 패드산화막을 하드마스크로 이용해서 노출된 기판 영역들을 식각하여 홈을 형성하는 단계; 및 상기 패드산화막을 제거하는 단계;를 포함하는 리세스 게이트를 적용한 반도체 소자의 제조방법을 제공한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 소자분리막 형성시에 사용한 패드산화막을 후속하는 기판 리세스시의 하드마스크로 이용하며, 이를 위해, 상기 패드산화막을 종래의 두께 보다 두껍게 형성한다.
이 경우, 소자분리막 형성시에 사용한 패드산화막을 기판 리세스시의 하드마스크로 이용하므로, 별도의 하드마스크 형성 공정이 필요치 않고, 또한, 이를 제거하기 위한 공정 또한 필요치 않으므로, 공정 단순화를 이룰 수 있다.
아울러, 기판 리세스시에 산화막을 하드마스크로 이용함으로써, 상기 기판 리세스시에 산화막과 실리콘막간 식각선택비를 높게 하는 것을 통해 공정 제어 또한 용이하게 할 수 있다.
게다가, 산화막을 하드마스크로 이용하는 바, 식각가스인 HBr/O2의 조절을 통해 혼(horn)의 발생을 제거할 수 있다. 즉, HBr/O2를 사용할 경우는 산화막에 대한 선택비를 확보할 수 있음은 물론 등방성 식각조건을 적용하여 혼의 발생을 억제할 수 있다.
결국, 본 발명은 기판 리세스시의 하드마스크로서 소자분리막 형성시 사용된 패드산화막을 이용함으로써 종래 문제시되었던 공정의 복잡함 및 공정 제어의 어려움을 해결할 수 있으며, 특히, 혼(horn)의 억제를 통해 소자 신뢰성 또한 확보할 수 있다.
자세하게, 도 2a 내지 도 2e는 본 발명에 따른 리세스 게이트를 적용한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 액티브영역 및 필드영역을 갖는 실리콘기판(21) 상에 패드산화막(22)과 패드질화막(23)을 차례로 형성한다. 이때, 패드산화막(22)은 패드질화막(23) 증착시의 스트레스를 완화시켜주는 기능 이외에 후속하는 기판 리세스시 하드마스크로 이용하기 위해 종래의 그것 보다는 두꺼운 두께로, 예컨데, 100∼300Å의 두께로 형성한다. 그다음, 상기 패드질화막(23) 상에 공지의 공정에 따라 필드영역 상의 상기 패드질화막 부분을 노출시키는 제1감광막패턴(24)을 형성한다.
도 2b를 참조하면, 제1감광막패턴을 이용해서 노출된 패드질화막 부분을 식각하고, 연이어, 식각된 패드질화막을 식각 장벽으로 이용해서 패드산화막(22)과 기판(21)을 식각하여 트렌치를 형성한다.
그다음, 상기 제1감광막패턴을 제거한 상태에서, 트렌치를 매립하도록 기판 전면 상에 절연막을 증착한 후, 패드질화막이 노출될 때까지 상기 절연막을 CMP하여 기판 필드영역에 트렌치형의 소자분리막(25)을 형성한다. 그런다음, 노출된 상기 패드질화막을 제거한다.
도 2c를 참조하면, 잔류된 패드산화막(22) 및 소자분리막(25) 상에 반사방지막(26)을 형성한 후, 상기 반사방지막(26) 상에 공지의 공정에 따라 게이트가 형성될 영역, 즉, 리세스될 기판 영역들 상의 반사방지막 부분들을 노출시키는 제2감광막패턴(26)을 형성한다.
도 2d를 참조하면, 제2감광막패턴을 이용해서 그 아래의 반사방지막과 패드산화막(22)을 식각한 후, 잔류된 제2감광막패턴 및 반사방지막을 제거한다. 그런다음, 잔류된 패드산화막(22)을 하드마스크로 이용함과 아울러 식각가스로서 HBr/O2 가스를 이용해서 기판(21)의 소정 두께만큼을 식각하고, 이를 통해, 게이트가 형성될 기판 부분들 각각에 소정 깊이의 홈(28)을 형성한다.
여기서, 상기 기판(21)의 식각은 패드산화막(22)을 하드마스크로 이용해서 진행하므로 공정 측면에서 안정하며, 또한, 하드마스크로 폴리실리콘막을 사용할 때와 다르게 실리콘기판의 식각이 하드마스크에 영향을 거의 받지 않는다. 특히, 상기 기판(21)의 식각은 산화막 대 실리콘막의 식각선택비를 높이더라도 식각 프로파일의 조절이 가능하며, 아울러, HBr/O2 가스를 사용하면서 바이어스 파워(Bias power)를 감소시킴으로써 게이트 방향에 따른 액티브영역과 소자분리막간 경계에서 혼(horn)이 발생되는 것을 억제 또는 최소화시킬 수 있다.
도 2e를 참조하면, 기판 결과물에 대해 세정 공정을 진행하고, 이를 통해, 잔류된 패드산화막을 제거한다.
이후, 도시하지는 않았으나, 스크린 산화막 형성 및 이온주입 공정을 거쳐 홈 상에 리세스 게이트를 형성한 후, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명에 따른 반도체 소자의 제조를 완성한다.
이상에서와 같이, 본 발명은 기판 리세스를 위한 하드마스크로서 이전의 소자분리막 형성시 형성한 패드산화막을 그대로 이용함으로써 별도의 하드마스크 형 성 공정 및 이에 대한 제거 공정을 진행할 필요가 없으며, 이에 따라, 공정 단순화를 이룰 수 있다.
또한, 본 발명은 실리콘기판 식각시의 하드마스크로서 산화막을 이용함으로써 공정 제어가 용이하며, 특히, 혼의 발생을 방지함으로써 소자 신뢰성 및 공정 안정성을 확보할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (3)

  1. 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;
    상기 패드질화막과 패드산화막 및 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 매립하도록 기판 전면 상에 절연막을 증착하는 단계;
    상기 패드질화막이 노출될 때까지 절연막을 CMP하여 소자분리막을 형성하는 단계;
    상기 노출된 패드질화막을 제거하는 단계;
    상기 패드산화막을 식각하여 게이트가 형성될 기판 영역을 노출시키는 단계;
    상기 식각된 패드산화막을 하드마스크로 이용해서 노출된 기판 영역을 식각하여 홈을 형성하는 단계; 및
    상기 패드산화막을 제거하는 단계;를 포함하는 것을 특징으로 하는 리세스 게이트를 적용한 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 패드산화막은 100∼300Å 두께로 형성하는 것을 특징으로 하는 리세스 게이트를 적용한 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 게이트가 형성될 기판 영역들을 노출시키기 위한 패드산화막의 식각은 HBr/O2 가스를 사용하여 수행하는 것을 특징으로 하는 리세스 게이트를 적용한 반도체 소자의 제조방법.
KR1020050053638A 2005-06-21 2005-06-21 리세스 게이트를 적용한 반도체 소자의 제조방법 KR20060133795A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050053638A KR20060133795A (ko) 2005-06-21 2005-06-21 리세스 게이트를 적용한 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050053638A KR20060133795A (ko) 2005-06-21 2005-06-21 리세스 게이트를 적용한 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20060133795A true KR20060133795A (ko) 2006-12-27

Family

ID=37812526

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050053638A KR20060133795A (ko) 2005-06-21 2005-06-21 리세스 게이트를 적용한 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20060133795A (ko)

Similar Documents

Publication Publication Date Title
JP4398467B2 (ja) 半導体装置の製造方法
CN107785315B (zh) 半导体结构的形成方法
KR20040099533A (ko) 집적 회로 소자 리세스 트랜지스터의 제조 방법 및 이에의해 제조된 집적회로 소자 리세스 트랜지스터
CN108321090B (zh) 半导体器件及其形成方法
US6653194B1 (en) Method for forming contact hole in semiconductor device
KR100618698B1 (ko) 반도체 소자 및 그의 제조방법
KR100541817B1 (ko) 듀얼 게이트 절연막 형성 방법
KR100293453B1 (ko) 듀얼 게이트 산화막의 형성방법
CN112397450B (zh) 半导体结构的形成方法
JP2023519707A (ja) 周期的自己制限的エッチングプロセス
US20040031994A1 (en) Semiconductor device with gate space of positive slope and fabrication method thereof
KR20030000592A (ko) Ｓｔｉ/ｄｔｉ 구조를 갖는 반도체 소자의 제조방법
KR20060133795A (ko) 리세스 게이트를 적용한 반도체 소자의 제조방법
CN112447504A (zh) 半导体结构及其形成方法
KR100503746B1 (ko) 반도체 소자의 제조방법
JPH11312730A (ja) 半導体装置の製造方法
US7078314B1 (en) Memory device having improved periphery and core isolation
US20090170276A1 (en) Method of Forming Trench of Semiconductor Device
KR100305026B1 (ko) 반도체소자의 제조방법
KR20030056602A (ko) 반도체 소자의 소자 분리막 형성 방법
KR100223825B1 (ko) 반도체 소자의 격리영역 형성방법
KR100700283B1 (ko) 반도체소자의 소자분리용 트랜치 형성방법
KR100485933B1 (ko) 반도체 소자의 게이트 형성 방법
KR20060071940A (ko) 반도체 소자의 제조방법
KR100508866B1 (ko) 산소 이온 주입을 이용한 부분 박막화 현상을 방지한게이트 산화막 형성 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination