KR20060131989A - 클록 재생회로 및 이 회로를 이용한 수신기 - Google Patents

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KR20060131989A
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

주파수 천이와 노이즈가 존재하는 경우에도 빠르고 정확한 클록 위상 고정을 할 수 있는 클록 재생회로가 개시된다. 입력신호는 순서대로 교차 비트열 패턴을 갖는 프리앰블, 고유워드 및 데이터를 포함한다. 검출부는 제로 크로싱을 검출하고 이들 사이의 시간 간격을 측정한다. 1-간격 판정부는 간격 신호가 기설정 범위 내에 있는지를 판정하고, 2-간격 판정부는 두 인접한 간격 신호를 합하고 2-간격 신호가 기설정 범위 내에 있는지를 판정한다. 제어부는 판정 결과에 기초하여 제로-크로싱 신호를 제어하고, 긍정으로 판정되면 유효 제로-크로싱 신호를 출력한다. 스위칭부는 유효 위상에러정보로서 제로-크로싱 신호의 출력과 유효 제로-크로싱 신호의 출력 사이를 프레임 거출부로부터 입력된 프레임 수신신호에 기초하여 스위칭한다. 클록발생부는 심벌 클록을 발생하는데 있어서 유효 위상에러정보를 이용한다.
위상에러, 위상천이, 위상 시프트, 주파수 천이, 잡음, 클록복구, 제로 크로싱

Description

클록 재생회로 및 이 회로를 이용한 수신기{CLOCK RECOVERY CIRCUIT AND RECEIVER USING THE CIRCUIT}
본 발명은, 유선 및 무선 통신 분야에서, 수신된 신호로부터 데이터 판정을 위해 사용된 심벌 클록(symbol clock)을 생성하는 클록 재생회로와, 이 클록 재생회로를 이용하는 수신기에 관한 것이다.
프레임으로 분할된 데이터를 송수신하는 기술은 유선 및 무선통신 분야에서 널리 사용된다. 사용된 프레임에서, 프리앰블(preamble; PR)과 고유 워드(uinque word; UW)는 기설정된 길이의 데이터 앞에 놓인다. 도 2는 프레임 구조를 나타낸다. PR은 프레임 헤드에 제공된다. 수신기는, PR에 뒤따르는 UW와 데이터 부분이 수신되는 상태를 제어하기 위하여 PR 수신 중에 이득제어, 주파수 동기화, 및 심벌 동기화 등을 수행한다. 여기서, 심벌 동기화는 수신기에서 진행되어 심벌의 아이 패턴(eye pattern)이 대부분 오픈되는 결정점 타이밍(즉, 심벌 클록)을 재생하며, 심벌 클록은 클록 재생회로에 의해 생성된다.
클록 재생을 위한 일반적인 방법에서, 심벌 클록을 재생하기 위하여 I 채널(in-phase) 및 Q 채널(quadrature) 축 상의 제로 크로싱(zero crossing)의 시간 위치가 검출되어 사용된다. 도 3은 클록 재생회로에서 클록 조정을 도식적으로 나 타낸다. 도 3에 도시한 클록 재생에서, 입력신호로부터 취득한 위상에러정보를 갖는 위상에러 E는 재생된 심벌 클록에 기초하여 검출되고, 클록 위상은 위상에러를 줄이기 위하여 조정된다. 여기서, 심벌 클록을 재생하는데 있어서 클록 위상을 조정하기 위하여 제로-크로싱 신호가 이용된다. 위상에러가 같기 때문에 위상에러정보가 심벌 클록 내에 연속하여 발생할 때 빠른 위상 고정이 구현되는 반면, 지터(jitter)의 영향으로 위상에러정보가 심벌 클록 밖에서 발생할 때 위상 고정이 늦어진다. 따라서, 인접 심벌의 위상이 180° 반전하는 교차 패턴이 PR에서 사용되고, 수신기는 교차 패턴으로부터 연속하여 취득한 위상에러정보를 이용하여 심벌 클록을 생성하고 생성된 심벌 클록에 기초하여 심벌의 결정점 타이밍(decision point timing)을 취득함으로써 수신 데이터를 얻는다.
송신기 및 수신기의 국부 발진기의 주파수 천이, 위상 노이즈 등은 송신기가 송신한 신호와 수신기가 수신한 신호 사이에 위상천이(phase shift)가 일어나게 한다. 따라서, 주파수 동기화가 수신기에 필요하고, 이 프로세싱은 수신 신호의 위상천이를 정정하기 위한 위상에러 정정(PEC) 회로에 의해 수행되거나, 수신기의 국부 발진기의 발진 주파수를 직접 제어하기 위한 자동 주파수 제어(AFC)에 의해 수행된다.
도 4는 수신기의 구조를 보여준다. PEC 회로(402)는 신호검출부(401)로부터의 검출 입력신호(411)의 위상에러를 정정하고, 클록 재생회로(1)는 심벌 클록(128)을 생성하기 위하여 위상-정정 신호(412)를 이용하고, 데이터 결정부(403)는 심벌 클록(128)을 이용하여 위상-정정 신호(412)에 데이터 결정을 수행하여 수 신 데이터(413)를 취득한다. 심벌 클록(128)은 또한 위상 정정값을 산출하기 위하여 PEC 회로(402)에 이용되는 것에 유의하라.
통상, 도 4에 도시한 바와 같이, 정정 수신 데이터는 심벌 동기화(여기서는 심벌 클록 재생) 전단에 주파수 동기화(여기서는 위상에러정정)를 수행하여 얻을 수 있다. 그러나, 주파수 천이는 수신신호에 큰 위상 천이를 일으키는 경우, 제로-크로싱 신호의 주기성이 붕괴한다. 따라서, 위상에러정보는 단 하나의 아이(eye)만이 있어야 하는 심벌 주기에서 다수의 아이 오프닝(eye opening)에 의해 불확정하게 되어 클록 재생을 어렵게 한다. 이것은 클록 재생회로가 유사 아이(pseudo eye)에 대해 클록 위상을 고정하려고 하기 때문이다. 또한, 클록 재생회로에 의해 발생한 심벌 클록에 기초하여 PEC 회로에서 수행된 위상정정에 에러가 일어나서 수신 데이터에 에러를 가져온다. 다음의 설명에서, 주파수 천이에 의한 생긴 검출 신호의 위상천이는 재생되고 있는 심벌 클록의 위상 에러와는 다른 변수임에 유의하라.
일본 공개특허 제2001-35095호에 나타난 바와 같이, 위상에러정보로서 제로-크로싱 신호를 사용한 종래 클록 재생기술에서, 유효 위상에러 신호만이 선택된다.
도 37은 상기한 기술에 기재된 클록 재생회로에 포함된 에러선택회로의 구조를 나타내는 블록 다이어그램이다. 도 37의 에러선택회로에서, T 카운터 회로(3700)는 제로 크로싱을 나타내는 제로점 정보 사이의 시간 간격을 측정하고, 에러-선택 제어신호 발생기(3701)는 T 카운터가 기설정 범위 내에 있는지를 판정하고 판정 결과에 기초하여 에러선택 제어신호를 출력한다. AND 회로(3704)는 현재 에러선택 제어신호와 D-플립플롭 회로(3703)에 저장된 선행 에러선택 제어신호 양자를 평가하고, 평가 결과에 기초하여 에러선택 제어신호(3710)를 스위칭 회로(3706)에 출력한다.
현재 에러선택 제어신호와 선행 에러선택 제어신호 간의 시간 간격이 최소 및 최대값에 의해 정의된 범위 내에 있는 비트 클록 시간인 경우, 종래 에러선택회로는 위상검출기로부터의 위상에러신호를 출력하고, 위상에러신호가 실질적으로 정확한 의상에러를 나타내는지를 판정하였다. 반면, 이들 시간 간격 중 어느 하나가 설정 범위 밖에 있는 경우, 종래 에러선택회로는 위상검출기로부터의 위상에러신호를 무효로 하고, 위상에러신호가 분명치 않게 정확한 것으로 판정하였다.
따라서, 종래기술은, 설정 범위 내의 반전 간격에 관련한 위상에러신호만을 유효하게 함으로써 그리고 로우신호 레벨을 갖는 짧은 반전 간격 직후에 생기는 위상에러신호와 위상에러가 누적되는 긴 반전 간격 직전 및 직후에 생기는 위상에러신호 양자를 이 두 경우의 위상에러의 신뢰성이 낮기 때문에 무효로 함으로써, 위상변동, 비트 슬립(bit slip) 등을 야기하는 것을 피할 수 있고, 이에 따라 위상 추적성능을 안정화한다.
본 발명이 대상으로 하는 유선 및 무선통신분야에서, DVD와 같은 기록매체에 기록된 정보를 재생하는 디지털 신호 재생장치에 바이너리 디지털 신호에 관련하여 적용된 종래 에러선택회로가 프레임 포맷의 변조신호를 이용하여 버스트 송신 중 수신신호의 주파수 천이를 갖는 프레임 헤드에 심벌 동기화를 수행할 때 문제가 생긴다.
π/4 DQPSK(Differential Quadrature Phase Shift keying)를 이용하여 신호 가 변조되는 일 예를 생각하자. 통상, 교차 패턴 "10 01"이 PR 열에 사용되고, 클록 재생회로는 이 순차 패턴에 내재하는 주기신호를 심벌 클록을 재생하기 위한 위상에러신호로 사용한다. 도 5는 심벌당 두 비트(Xn, Xn +1)에 대한 위상천이량을 나타낸다.
도 6은 교차 패턴시 검출 π/4 DQPSK 신호의 천이를 나타낸다. -π/4 위상의 신호점 A는 3π/4 위상의 신호점 B와 교대로 천이한다. 여기서, 점 A에서 점 B로의 천이 AB와 점 B에서 점 A로의 천이 BA는 항상 교차 축에 대해 같은 방향으로 전이한다. 이 천이는 아크-형상 천이로 여기서 언급한다. 이 아크-형상 천이의 이유는 다음과 같다.
도 7은 교차 패턴시 사전검출 π/4 DQPSK 신호의 천이를 나타낸다. 도 8에 나타낸 신호 천이의 중간점(Man, Mbn, 여기서, n = 1, 2, 3, 4)은 다음과 같이 표현된다.
Ma1: ma·exp(π/8), Mb1: mb·exp(3π/8)
Ma2: ma·exp(5π/8), Mb2: mb·exp(7π/8)
Ma3: ma·exp(9π/8), Mb3: mb·exp(11π/8)
Ma4: ma·exp(13π/8), Mb4: mb·exp(15π/8).
그러므로, 모든 조합에 대한 인접 중간점(Ma1 & Mb1, Mb1 & Ma2, Ma2 & Mb2, Mb2 & Ma3, Ma3 & Mb3, Mb3 & Ma4, Ma4 & Mb4, Mb4 & Ma1)의 차분 검출 출력은 다음과 같이 표 현될 수 있다.
mamb·exp(π/4)
상기 식 1은 차분 검출 신호의 천이가 항상 두 신호점 간에 π/4 위상 방향의 성분을 갖는 것을 의미한다. 즉, 신호는 교차 축에 대해 같은 방향으로 천이한다. 따라서, π/4 DQPSK 변조에 의하면, 차분 검출 신호의 천이는 PR 시퀀스가 교차 패턴 "10 01"을 가질 때 아크-형상이다.
다음, 아크-형상의 천이 특성을 갖는 신호에 주파수 천이가 포함된 것에 의해 신호 천이 중 둘 이상의 제로 크로싱이 축 중 하나를 따라 생기는 경우를 설명한다.
도 9는 위상천이가 없을 때 제로-크로싱 신호를 나타내는 타이밍 차트이다. 도 6의 신호 천이로부터 명백한 것처럼, 위상천이가 없는 경우 I/Q 축 모두를 따라 심벌 클록 내에 제로 크로싱이 일어난다는 사실은 재생되고 있는 심벌 클록에 대해 한 심벌 간격으로 I/Q을 따른 제로-크로싱 신호가 생기고, 따라서 연속하는 위상에러 EI 및 EQ가 각각 동일하다는 것을 의미한다.
도 10은 도 6에 도시한 검출 신호에 부가적인 +45°위상천이 및 노이즈를 갖는 신호 천이를 도식적으로 보여준다. 도 10에 도시한 바와 같이, 신호점은 부가 노이즈로 흩어지고, 신호 천이의 궤적을 넓게 한다.
도 11은 도 10의 검출 신호가 I/Q 축을 가로지르는 것을 보여주는 도식도이 다. 천이 AB의 대부분은 다음의 네 종류로 분류될 수 있다.
천이 AB12: 1 → 2 상한
천이 AB123: 1 → 2 → 3 상한
천이 AB412: 4 → 1 → 2 상한
천이 AB4123: 4 → 1 → 2 → 3 상한
도 12는 천이 AB4123에 대한 제로-크로싱 신호와 위상에러를 보여주는 도식도이다. 천이 AB4123에 의하면, 제로-크로싱 신호는 도 12에 도시한 바와 같이 I/Q 축 모두를 따라 생긴다. I-성분의 위상에러 EI으로, 아크-형상의 신호 천이 때문에 심벌 주기당 적어도 두 개의 제로-크로싱 신호가 생긴다.
입력신호가 PR에 대응하고 검출 신호가 부호가 교차하는 경우 상기한 종래 에러선택회로가 위상에러정보의 유효성을 판정하는 일 예를 고려하자. 심벌 주기당 일정한 간격(= 0.5 T, 여기서 T = 1 심벌 주기)으로 두 개의 제로-크로싱 신호가 생기는 경우, 최초 캡처된 아이 패턴의 어느 한 쪽에 유사 아이가 생긴다. 진짜 아이가 위상에러정보로서 이 신호로부터 특정되고 샘플링될 필요가 있지만, Tcmin이 0.5 T 아래로 설정되는 경우 심벌 주기당 두 개의 제로-크로싱 신호가 유효로 판정되기 때문에 종래 에러선택회로에 의한 클록 재생은 불안정하다. 반면, Tcmin이 0.5 T 위로 설정되는 경우, 양 제로-크로싱 신호가 무효로 판정되어 클록 재생을 불가능하게 하기 때문에, 위상에러정보는 검출되지 않는다. 따라서, 검출 신호에 존재하는 주파수 천이에 의해 생기는 위상천이를 갖는 교차 패턴에 대해 종래 에러선택회로가 적용될 때, 정상적인 클록 고정 동작은 구현될 수 없다.
상기한 문제점에 대해서, 본 발명의 목적은 심벌 주기당 다수의 제로 크로싱이 일어나는 신호에 대해 안정적으로 동작하는 클록 재생회로 및 이 클록 재생회로를 이용하는 수신기를 제공하는 것이다.
상기한 목적을 달성하기 위하여, 입력 신호로부터 심벌 클록을 재생하기 위한 클록 재생회로는, 상기 입력신호로부터 취득한 N+1 제로-크로싱 신호를 참조하여 N 제로-크로싱 간격을 검출하는 N-간격 검출부(여기서, N은 2 이상의 정수); 상기 N 제로-크로싱 간격이 기설정 간격 범위 내에 있는지를 판정하는 판정부; 및 상기 판정의 결과에 기초하여 심벌 클록을 발생하는 클록발생부를 포함한다.
이 구성에 의하면, 클록 재생회로는 N 제로-크로싱 간격(즉, 입력신호의 제로 크로싱 간에 N개 인접한 간격의 조합)이 기설정 범위 내인지를 판정하고, 제로-크로싱 신호가 유효하게 되거나 무효로 되는지에 따라 심벌 클록을 발생한다. 여기서, 유효 제로-크로싱 신호는 심벌 클록을 발생하는데 이용되지만, 무효 제로-크로싱 신호는 무시된다.
위상에러정보를 평가하기 위하여 발생한 심벌 클록을 이용함으로써, 프리앰블에 내재하는 주기성은 가장 효과적으로 샘플링될 수 있고, 심벌 클록을 재생하는데 있어서 더 빠르게 클록 위상을 고정할 수 있다.
상기한 목적은 또한 변조신호를 검출하여 취득한 신호로부터 심벌 클록을 재생하기 위한 클록 재생회로로서, 상기 검출 신호로부터 취득한 I(in-phase) 신호를 참조하여 위상에러정보를 발생하는 I-성분 처리부; 상기 검출 신호로부터 취득한 Q(quadrature) 신호를 참조하여 위상에러정보를 발생하는 Q-성분 처리부; 및 위상에러정보에 기초하여 심벌 클록을 발생 및 출력하는 클록발생부를 포함하며, 각 처리부는, N-간격 검출 서브유닛과 M-간격 검출 서브유닛(N, M = 양의 정수; N ＞ M)을 포함하고, 상기 N 및 M 간격 검출 서브유닛에 의해 검출된 N 제로-크로싱 간격 및 M 제로-크로싱 간격이 각 기설정 간격 범위 내에 있는지를 상기 I 신호 및 Q 신호 각각으로부터 취득한 제로-크로싱 신호에 기초하여 판정하고, 상기 N 및 M 제로-크로싱 간격 양자에 대해 긍정으로 판정되면 상기 제로-크로싱 신호를 유효하게 하고, 상기 N 및 M 제로-크로싱 간격 중 어느 하나에 대해 부정으로 판정되면 상기 제로-크로싱 신호를 무효로 하며, 상기 처리부 중 하나는 무효로 하고 다른 처리부는 유효하게 하면, 상기 클록발생부는 상기 유효하게 한 처리부의 상기 위상에러정보에 기초하여 상기 심벌 클록의 위상을 조정하고, 상기 위상-조정된 심벌 클록을 출력하는 클록 재생회로에 의해 달성된다.
이 구조는, 상기한 구조와 마찬가지로, 심벌 클록을 재생하는데 있어서 더 빠르게 클록 위상을 고정할 수 있게 한다.
상기한 목적은 또한 프리앰블을 포함하는 입력신호로부터 심벌 클록을 재생하기 위한 클록 재생회로로서, 상기 입력신호로부터 제로 크로싱의 시간 위치를 검출하고 제로-크로싱 신호를 출력하는 제로-크로싱 검출부; 상기 제로-크로싱 신호로부터 인접한 제로 크로싱 간의 시간 간격을 끌어내고, 시간 간격을 출력하는 간격검출부; 각 시간 간격이 기설정 범위 내에 있는지를 판정하는 1-간격 판정부; 두 개의 인접한 간격 신호를 합하여 2-간격 신호를 발생하고, 상기 2-간격 신호가 기설정 간격 범위 내에 있는지를 판정하는 2-간격 판정부; 상기 판정부의 판정 결과에 기초하여 각 제로-크로싱 신호를 유효하게 하거나 무효로 하고, 유효 제로-크로싱 신호를 출력하는 제어부; 및 상기 유효 제로-크로싱 신호에 기초하여 심벌 클록을 발생하는 클록발생부를 포함하는 클록 재생회로에 의해 달성된다.
이 구조에 따르면, 클록 재생회로는 별도의 기설정 간격(예를 들어, 두 단일 간격을 조합하여 취득한 1 제로-크로싱 간격과 2 제로-크로싱 간격)이 각 기설정 범위 내에 있는지를 판정하며, 클록재생부는 위상에러정보로서 유효하게 된 제로-크로싱 신호만을 이용한다. 이것은 프리앰블에 내재하는 주기성이 가장 효과적으로 샘플링되도록 하여, 심벌 클록을 재생하는데 있어서 더 빠르게 클록 위상을 고정할 수 있게 한다.
여기서, 상기 1-간격 판정부는 0 내지 1 심벌 주기의 최소 시간 간격 및 1 내지 2 심벌 주기의 최대 시간 간격을 상기 기설정 간격 범위로 보유하며, 상기 2-간격 판정부는 1 내지 2 심벌 주기의 최소 시간 간격 및 2 내지 3 미만 심벌 주기의 최대 시간 간격을 상기 기설정 간격 범위로 보유한다.
상기한 목적은 또한 프리앰블, 특정 패턴 및 데이터를 포함하는 프레임 구조를 갖는 변조신호를 수신하기 위한 수신기로서, 상기 수신신호를 검출하고, I(in-phase) 신호와 Q(quadrature) 신호를 출력하는 신호검출부; 및 상기 I 및 Q 신호로부터 심벌 클록을 재생하는 클록재생부를 포함하는 수신기에 의해 달성된다. 상기 클록재생부는, 상기 I 및 Q 신호로부터 상기 특정 패턴을 검출하고 데이터 수신을 지시하는 프레임 수신신호를 출력하는 프레임 검출 서브유닛; 상기 I 및 Q 신호로부터 제로 크로싱의 시간 위치를 검출하고, I 제로-크로싱 신호와 Q 제로-크로싱 신호를 출력하는 제로-크로싱 검출 서브유닛; 상기 I 및 Q 제로-크로싱 신호로부터 인접한 제로-크로싱 간의 시간 간격을 끌어내고, I 간격 신호와 Q 간격 신호를 출력하는 간격 검출 서브유닛; 각 I 및 Q 간격 신호가 기설정 간격 범위 내에 있는지를 판정하는 1-간격 판정 서브유닛; 두 개의 인접한 I 간격 신호와 두 개의 인접한 Q 간격 신호를 합하여 I 2-간격 신호와 Q 2-간격 신호를 발생하고, 각 I 및 Q 2-간격 신호가 기설정 간격 범위 내에 있는지를 판정하는 2-간격 판정 서브유닛; 상기 판정 서브유닛의 판정 결과에 기초하여 각 I 및 Q 제로-크로싱 신호를 유효하게 하거나 무효로 하고, I 및 Q 유효 제로-크로싱 신호를 출력하는 제어 서브유닛; 상기 I 및 Q 제로-크로싱 신호의 출력과 상기 I 및 Q 유효 제로-크로싱 신호의 출력 사이를 상기 프레임 수신신호에 기초하여 스위칭하는 스위칭 서브유닛; 및 상기 스위칭 서브유닛으로부터 출력된 상기 I 및 Q 신호에 기초하여 심벌 클록을 발생하는 클록발생 서브유닛을 포함한다.
따라서, 프레임 구조가 프리앰블, 특정 패턴 및 데이터를 기재한 순서로 포함하는 변조신호에서 주파수 천이가 존재하는 경우라도, 이 구조는 프리앰블이 프리앰블에 내재하는 주기성을 효과적으로 샘플링하기 위하여 사용되도록 할 수 있어 심벌 클록을 재생하는데 있어서 더 빠르게 클록 위상을 고정할 수 있게 한다.
상기한 목적은 또한 프리앰블, 특정 패턴 및 데이터를 포함하는 프레임 구조를 갖는 변조신호를 수신하기 위한 수신기로서, 상기 수신신호를 검출하고, I(in-phase) 신호와 Q(quadrature) 신호를 출력하는 신호검출부; 및 상기 I 및 Q 신호로부터 심벌 클록을 재생하는 클록재생부를 포함하는 수신기에 의해 달성된다. 상기 클록재생부는, 상기 I 및 Q 신호로부터 상기 특정 패턴을 검출하고 데이터 수신을 지시하는 프레임 수신신호를 출력하는 프레임 검출 서브유닛; 상기 I 및 Q 신호로부터 제로 크로싱의 시간 위치를 검출하고, I 제로-크로싱 신호와 Q 제로-크로싱 신호를 출력하는 제로-크로싱 검출 서브유닛; 상기 I 및 Q 제로-크로싱 신호로부터 인접한 제로-크로싱 간의 시간 간격을 끌어내고, I 간격 신호와 Q 간격 신호를 출력하는 간격 검출 서브유닛; 인접한 I 및 인접한 Q 제로-크로싱 신호들 간의 중심의 시간 위치를 끌어내고, I 및 Q 중심신호를 출력하는 중심검출 서브유닛; 각 I 및 Q 간격 신호가 기설정 간격 범위 내에 있는지를 판정하는 1-간격 판정 서브유닛; 두 개의 인접한 I 간격 신호와 두 개의 인접한 Q 간격 신호를 합하여 I 2-간격 신호와 Q 2-간격 신호를 발생하고, 각 I 및 Q 2-간격 신호가 기설정 간격 범위 내에 있는지를 판정하는 2-간격 판정 서브유닛; 상기 판정 서브유닛의 판정 결과에 기초하여 각 I 및 Q 제로-크로싱 신호를 유효하게 하거나 무효로 하고, I 및 Q 유효 중심신호를 출력하는 제어 서브유닛; 상기 I 및 Q 제로-크로싱 신호의 출력과 상기 I 및 Q 유효 중심신호의 출력 사이를 상기 프레임 수신신호에 기초하여 스위칭하는 스위칭 서브유닛; 및 상기 스위칭 서브유닛으로부터 출력된 상기 I 및 Q 신호에 기초하여 심벌 클록을 발생하는 클록발생 서브유닛을 포함한다.
이 구성에 의하면, 1-간격 및 2-간격 판정부가 수행한 판정 이외에 인접한 제로 크로싱의 중심의 시간 위치가 유효 위상에러정보로 사용된다. 따라서, 프레임 구조가 프리앰블, 특정 패턴 및 데이터를 기재한 순서로 포함하는 변조신호에서 주파수 천이가 존재하는 경우라도, 이 구조는 프리앰블이 프리앰블에 내재하는 주기성을 효과적으로 샘플링하기 위하여 사용되도록 할 수 있어 심벌 클록을 재생하는데 있어서 더 빠르게 클록 위상을 고정할 수 있게 한다.
도 1은 본 발명의 제 1 실시예에 따른 클록 재생회로의 구조를 나타내는 블록 다이어그램이다.
도 2는 일반적인 프레임 구조를 나타내는 블록 다이어그램이다.
도 3은 클록 재생회로의 클록 조정을 도식적으로 나타낸다.
도 4는 일반적인 수신기의 구조를 나타내는 블록 다이어그램이다.
도 5는 π/4 DQPSK 차분 인코딩 규칙을 나타내는 테이블이다.
도 6은 교차 패턴시 검출 π/4 DQPSK 신호의 천이를 나타내는 도식도이다.
도 7은 교차 패턴시 보호 π/4 DQPSK 신호의 천이를 나타내는 도식도이다.
도 8은 도 7의 신호 천이에서 중간점을 나타내는 도식도이다.
도 9는 위상천이가 없는 경우 제로-크로싱 신호를 나타내는 타이밍 차트이다.
도 10은 도 6의 검출 신호에서 +45°위상천이와 노이즈를 갖는 신호 천이의 도식도이다.
도 11은 I/Q 축을 가로지르는 도 10의 검출 신호를 나타내는 도식도이다.
도 12는 제로-크로싱 신호와 천이 AB4123에 대한 위상에러를 나타내는 도식도이다.
도 13은 제로-크로싱 검출부(101)의 상세한 구조를 나타내는 블록 다이어그램이다.
도 14는 간격검출부(102)의 상세한 구조를 나타내는 블록 다이어그램이다.
도 15는 1-간격 판정부(103)의 I/Q 신호의 천이를 나타내는 타이밍 차트이다.
도 16은 2-간격 판정부(104)의 상세한 구조를 나타내는 블록 다이어그램이다.
도 17은 2-간격 판정부(104)의 I-신호의 천이를 나타내는 타이밍 차트이다.
도 18은 제어부(105)의 상세한 구조를 나타내는 블록 다이어그램이다.
도 19는 제어부(105)의 I-신호의 천이를 나타내는 타이밍 차트이다.
도 20A 및 20B는 각각 스위칭부(106)의 상세한 구조를 나타내는 블록 다이어그램과, 출력 값을 입력 값과 연관시키는 진리표(truth table)이다.
도 21은 클록발생부(107)의 상세한 구조를 나타내는 블록 다이어그램이다.
도 22는 프레임 검출부(108)의 상세한 구조를 나타내는 블록 다이어그램이다.
도 23은 프레임 수신신호(129)의 천이를 나타내는 타이밍 차트이다.
도 24는 교차 패턴시 +45°위상천이와 노이즈를 포함하는 검출 π/4 DQPSK 신호의 천이를 나타내는 도식도이다.
도 25는 +45°위상천이와 노이즈를 포함하는 검출 신호의 I-성분에 관련한 신호의 타이밍 차트이다.
도 26은 +45°위상천이와 노이즈를 포함하는 검출 신호의 Q-성분에 관련한 신호의 타이밍 차트이다.
도 27은 본 발명의 제 2 실시예에 속하는 클록 재생회로(27)의 구조를 나타내는 블록 다이어그램이다.
도 28은 클록 재생신호(27)를 포함하는 수신기(28)의 구조를 나타내는 블록 다이어그램이다.
도 29는 중심검출부(2700)의 상세한 구조를 나타내는 블록 다이어그램이다.
도 30은 중심검출부(2700)의 신호 변화를 나타내는 타이밍 차트이다.
도 31은 제어부(2701)의 상세한 구조를 나타내는 블록 다이어그램이다.
도 32는 제어부(2701)의 I-성분에 관련한 신호 변화를 나타내는 타이밍 차트이다.
도 33은 교차 패턴시 2-파(two-wave) 환경에서 검출 π/4 DQPSK-VP 신호의 천이를 나타내는 도식도이다.
도 34는 교차 패턴시 2-파 환경에서 +20°위상천이와 노이즈를 포함하는 검출 π/4 DQPSK-VP 신호의 천이를 나타내는 도식도이다.
도 35는 +20°위상천이와 노이즈를 포함하는 검출 신호의 I-성분에 관련한 신호의 타이밍 차트의 일부를 나타낸다.
도 36은 +20°위상천이와 노이즈를 포함하는 검출 신호의 Q-성분에 관련한 신호의 타이밍 차트의 일부를 나타낸다.
도 37은 종래 클록 재생회로의 에러선택회로의 구조를 나타내는 블록 다이어그램이다.
도 38은 사전검출 π/8 8PSK 신호의 신호 공간 다이어그램이다.
도 39는 π/8 8PSK 차분 인코딩 규칙을 나타내는 표이다.
도 40은 차분 검출 π/8 8PSK 신호의 신호 공간 다이어그램이다.
도 41은 교차 패턴시 사전검출 π/8 8PSK 신호의 천이를 나타내는 도식도이다.
도 42는 교차 패턴시 사전검출 π/8 8PSK 신호의 천이에서 중간점을 나타내는 도식도이다.
도 43은 교차 패턴시 검출 π/8 8PSK 신호의 천이를 나타내는 도식도이다.
도 44는 +67.5°위상천이를 포함하는 검출 π/8 8PSK 신호의 천이를 나타내는 도식도이다.
도 45는 검출 BPSK 신호의 신호 공간 다이어그램이다.
도 46은 BPSK 인코딩 규칙을 나타내는 표이다.
도 47은 검출 BPSK 신호에 부가 노이즈를 갖는 신호 천이의 도식도이다.
도 48은 도 47의 BPSK 신호의 I-축을 따른 제로 크로싱을 나타내는 도식도이다.
도 49는 검출 QPSK 신호의 신호 공간 다이어그램이다.
도 50은 QPSK 인코딩 규칙을 나타내는 표이다.
도 51은 교차 패턴시 +45°위상천이를 포함하는 검출 QPSK 신호의 천이를 나타내는 도식도이다.
도 52는 검출 8PSK 신호의 신호 공간 다이어그램이다.
도 53은 8PSK 인코딩 규칙을 나타내는 표이다.
도 54는 교차 패턴시 +45°위상천이를 포함하는 검출 8PSK 신호의 천이를 나타내는 도식도이다.
제 1 실시예
도 1은 본 발명의 제 1 실시예에 따른 클록 재생회로의 구조를 나타내는 블록 다이어그램이다.
클록 재생회로(1)는 제로-크로싱 검출부(101), 간격검출부(102), 1-간격 판정부(103), 2-간격 판정부(104), 제어부(105), 스위칭부(106), 클록발생부(107), 및 프레임 검출부(108)를 포함한다. 도 2의 프레임 구조를 갖는 검출 신호가 클록 재생회로(1)에 입력된다.
도 4는 클록 재생회로(1)를 포함하는 수신기(4)의 구조를 나타내는 블록 다이어그램이다. 도 4에 도시한 바와 같이, 신호검출부(401)와 위상에러정정(PEC) 회로(402)가 클록 재생회로(1)의 전단에 제공되고, 데이터결정부(403)가 후단에 제공된다. 수신기(4)는 송신기(미도시)로부터 변조신호를 수신한다. 신호검출부(401)는 수신신호(410)를 검출하고 검출 신호(411)를 출력한다. PEC회로(402)는 클록 재생 회로(1)에서 출력된 심벌 클록(128)으로부터 최적 결정 포인트를 취득하고, 위상 정정값을 산출하며, 검출 신호(4110의 위상을 정정한다. 데이터결정부(403)는 재생된 심벌 클록(128)을 이용하여 지정된 심벌 결정 포인트로부터 수신 데이터(413)를 취득한다.
위장-정정 신호(412)는 클록 재생회로(1)에 입력된다. 여기서 검출 신호(411)는, 예를 들어, n/4 DQPSK 변조신호의 차분 검출에 기인하는 것으로 가정된다. 입력신호(412)는 도 2에 도시된 프레임 구조를 갖는다. 각 프레임은 그것의 헤드로부터 프리앰블(PR)부, 고유워드(UW)부 및 데이터부를 순서대로 포함한다. 두 인접하는 심벌 간에 위상 각이 180°반전하는 데이터 패턴이 PR부에 설정된다. 여기서, 하나의 심벌에서 다음 심벌로 180°만큼 위상 각이 교차로 반전하는 것은 "심벌 부호 교차(the symbols alternating in sign)"로 언급하며, 교차 심벌에 의해 형성된 패턴은 "교차 패턴(alternating pattern)"으로 언급된다. PR에 설정된 교차 패턴은 기설정된 길이(즉, 기설정된 개수의 심벌이 교차하는 데이터 패턴)를 갖는다. 프레임 동기성(frame synchronicity)을 수립하기 위한 데이터 패턴은 UW부에 설정된다. 기설정된 길이로 분할되는 데이터는 데이터부에 설정된다.
도 1에 도시한 클록 재생회로(1)의 상이한 블록들은 다음에 설명한다. 이해를 돕기 위하여, 다음 설명은 Q(quadrature) 성분이 유사하게 처리된다는 가정하에 클록 재생회로(1)에 입력된 위상-정정 신호의 I(in-phase) 성분만을 참조하는 것에 유의하라.
제로-크로싱 검출부(101)는 도 13에 상세하게 나타낸다.
제로-크로싱 검출부(101)는 샘플 지연기(1300, 1301), 및 XOR(배타적-OR) 회로(1302, 1303)를 포함한다. 샘플 지연기(1300)는 검출 신호(112)를 1 샘플씩 지연하고, 현재신호 및 1-샘플 지연신호에 XOR 연산을 수행하여 검출 신호(112)의 부호 변화를 검출한다. 즉, 샘플 지연기(1300)는 위상-정정 신호(412)(도 4 참조)의 I-성분에서 제로 크로싱을 검출하고 제로-크로싱 신호(114)를 출력한다.
간격검출부(102)는 도 14에 상세하게 도시되어 있다. 간격검출부(102)는 카운터(1400), 레지스터(1401), 및 지연판정부(1402)를 포함한다. 리셋 신호로서 제로-크로싱 신호(114)를 이용하여, 카운터(1400)는 외부에서 공급되는 샘플링 클록(14110이 입력될 때마다 "1"씩 카운트를 증가한다. 카운터 값이 "0"으로 리셋될 때, 레지스터(1401)는 간격 신호(116)로 리셋하기 직전에 보유한 누적 카운터 값(1410)을 출력한다. 지연판정부(1402)는 제로-크로싱 신호(114)를 지연 조정하고, 지연 조정된 신호를 간격 신호(116)의 끝을 지시하는 타이밍신호(117)로서 출력한다.
1-간격 판정부(103)(103)(상세하게 도시되지 않음)는 공지의 비교기 회로에 의해 구현될 수 있으며, 간격 신호(116)(L1I)가 최소 및 최대 1-간격 임계치 T1min 및 T1max에 의해 정의된 기설정 범위 내에 있는지를 판정하고, 판정 결과에 기초하여 1-간격 제어신호(120)를 출력한다. 1-간격 판정부(103)는, T1min ≤ L1I ≤ T1max 이면, 1-간격 제어신호(120)를 유효(여기서, "high level", 또는 간단히 "high")로 설정하고, 다른 모든 경우에 무효(여기서, "low level", 또는 "low")로 설정한다.
도 15는 1-간격 판정부(103)의 I/Q 신호의 타이밍을 나타낸다. 도 15에 도시한 바와 같이, 세그먼트 L1(N+1)과 L1(N+3)은 무효(low)인 상태에 있다. 도 15의 "L1"은 총괄적으로 간격 신호의 I 성분(116)과 Q 성분(118)의 1-간격 길이를 나타내는 것에 유의하라. 나중의 설명에서, "L2"는 2-간격 신호의 2-간격 길이를 나타내는데 사용되며, 반면 "I"(in-phase)와 "Q"(quadrature)는 신호의 I 또는 Q 성분을 구체적으로 지칭할 때(예를 들어, "L1I" = I-성분의 1-간격 길이; "L2Q" = Q-성분의 2-간격 길이) 부가된다.
2-간격 판정부(104)는 도 16에 상세하게 도시되어 있다. 2-간격 판정부(104)는 저장부(1600, 1601), 가산기(1602, 1603), 및 판정부(1604, 1605)를 포함한다. 저장부(1600)는 타이밍 신호(117)가 입력될 때마다 간격 신호(116)를 순차로 저장한다. 가산기(1602)는 현재 간격 신호(116)와 저장부(1600)에 저장된 지연(선행) 간격 신호(1610)를 더하고, 결과값을 2-간격 신호(1612)로 출력한다. 판정부(1604)는 2-간격 신호(1612)(L2I)가 최소 및 최대 2-간격 길이 T2min 및 T2max에 의해 정의된 기설정 범위 내에 있는지를 판정하고, 판정 결과에 기초하여 2-간격 제어신호(122)를 출력한다. 2-간격 판정부(104)는, T1min ≤ L2I ≤ T1max 이면, 1-간격 제어신호(120)를 유효(high)로 설정하고, 다른 모든 경우에 무효(low)로 설정한다.
도 17은 2-간격 판정부(104)의 신호 천이를 나타내는 타이밍 차트이다. 간격 신호(116)와 타이밍 신호(117)는 쌍으로 입력된다. 저장부(1600)는 타이밍 신호(117)의 상승시 소거된다. 현재 간격 신호(116)와 지연 간격 신호(1610)를 더한 결과가 보유되고, 2-간격 신호(1612)가 타이밍 신호(117)의 하강시 산출된다.
제어부(105)는 도 18에 상세하게 도시되어 있다. 제어부(105)는 지연판정부(1800), 및 AND 회로(1801, 1802, 1803, 1804)를 포함한다. 제어부(105)는 1-간격 및 2-간격 제어신호(120, 122)에 기초하여 제로-크로싱 신호(114)를 유효(high)하도록 또는 무효(low)하도록 제어를 수행한다. 지연판정부(1800)는 기설정된 시간 T1set에 의해 제로-크로싱 신호(114)를 지연시켜 1-간격 및 2-간격 제어신호와의 타이밍 관계를 조정한다(즉, T1set 지연은 제로-크로싱 신호(114) 및 제어신호(120, 122)의 처리 간의 회로 지연을 허용하는 것이다).
도 19는 제어부(105)의 I-신호의 천이를 나타내는 타이밍 차트이다. 도 19에서, ZIa 내지 ZIh는 제어부(105)에 입력된 제로-크로싱 신호를 의미한다. 간격 L1Ibc(즉, ZIc에서 바로 앞의 ZIb까지)는 T1min보다 짧기 때문에 전단의 1-간격 판정부(103)는 1-간격 제어신호(120)를 로우(low)로 변경한다. 마찬가지로, 간격 L2Idf(즉, ZIf에서 두 번째 바로 앞의 ZId까지)는 T2min보다 짧기 때문에 2-간격 판정부(104)는 2-간격 제어신호(122)를 로우로 변경한다. 따라서, 1-간격 제어신호(120) 또는 2-간격 제어신호(122)가 로우(무효)로 설정되면 제어부(105)는 지연된 제로-크로싱 신호(1810)를 무효화하기 때문에 제로-크로싱 신호 ZIc와 ZIf는 무효화 된다. 동일한 처리가 Q-축에 관련한 신호에 대해서도 수행되는 것에 유의하라.
따라서, 제어부(105)는, 1-간격 및 2-간격 제어신호가 모두 하이(high; 유효)로 설정되면 유효 제로-크로싱 신호(124)를 하이로 출력한다.
도 20A는 스위칭부(106)의 구조를 나타내는 블록 다이어그램이다. 스위칭 부(106)는 선택회로(2000)를 포함하며, 도 20B에 도시한 진리표에 따라 동작한다. 제어신호 S(즉, 프레임 수신신호(129))가 "0"(low)이면, 입력 (B1, B2)이 출력 (C1, C2)을 위해 선택되고, 제어신호 S가 "1"(high)이면, 입력 (A1, A2)이 출력 (C1, C2)를 위해 선택된다. 프레임 수신 중, 프레임 수신신호(129)가 로우이면(즉, PR 및 UW부의 수신 중), 선택회로(2000)는 유효 제로-크로싱 신호(124)를 위상정정 정보(16)로 출력하고, 프레임 수신신호(129)가 하이(high)이면(즉, PR 및 UW부가 수신된 후), 제로-크로싱 신호(114)를 위상정정 정보(126)로 출력한다.
클록발생부(107)는 도 21에 상세하게 도시되어 있다. 본 발명의 주목적이 위상에러정보(여기서, 제로-크로싱 신호)를 효과적으로 샘플링하기 위한 기술을 제공하는 것이라고 하면, 클록발생부(107)의 동작은 간단히만 논의된다. 클록발생부(107)는 위상에러 검출부(2100), 루프 필터(loop filter; 2101), 및 디지털 VCO(전압 제어 발진기)(2102)를 포함한다. 위상에러 검출부(2100)는 디지털 VCO(2102)로부터 출력된 심벌 클록(128)의 타이밍에 기초하여 입력된 위상에러정보(126)의 위상을 측정하고, 심벌 클록(128)과 위상에러정보의 위상 간의 차를 위산에러 신호(2110)로서 출력한다. 루프 필터(2101)는 위상에러 신호(2110)를 평탄화하고, 평탄화된 신호를 주파수 제어값(2111)으로서 출력한다. 디지털 VCO(2102)는 주파수 제어값(2111)에 기초하여 심벌 클록(128)을 발생한다.
프레임 검출부(108)는 도 22에 상세하게 도시되어 있다. 프레임 검출부(108)는 UW 검출부(2200), 프레임종료 검출부(2201), 및 신호발생부(2202)를 포함한다. UW 검출부(2200)는 I/Q 위상-정정 신호(110, 111)(도 4의 위상-정정 신호(412)) 및 심벌 클록(128)에 기초하여 UW를 검출하고, UW 신호(2210)를 출력한다. 프레임종료 검출부(2201)는 프레임의 종료를 검출하고, 종료신호(2211)를 출력한다. 신호발생부(2202)는 "0"(low)이나 "1"(high) 중 어느 하나로 설정된 프레임 수신신호(129)를 UW 신호(2210) 및 종료신호(2211)에 기초하여 출력한다. 프레임 수신신호(129)는 수신되고 있는 프레임의 상태를 나타낸다.
도 23은 프레임 수신신호(129)의 천이를 나타내는 타이밍 차트이다. 프레임 수신신호(129)는 PR 및 UW 수신기간 동안 로우로 설정되고, UW가 검출된 후 데이터 수신기간 동안 하이로 설정된다. 따라서, 스위칭부(106)는, 프레임 수신신호(129)가 로우이면 제어부(105)로부터 유효 제로-크로싱 신호를 출력하고, 프레임 수신신호(129)가 하이이면, 위상에러정보로서 제로-크로싱 검출부(101)로부터 제로-크로싱 신호를 출력한다.
상기한 바와 같이, 제 1 실시예에 속하는 클록 재생회로(1)는 연속하는 제로 크로싱 간의 1 제로-크로싱 간격을 판정할 뿐 아니라, 다른 기설정된 제로-크로싱 간격을 별도로 판정한다. 이 실시예에서, 상기 다른 간격은 두 연속하는 단일 간격을 합하여 취득한 2 제로-크로싱 간격이다. 1 및 2 제로-크로싱 간격이 모두 각자의 범위 내에 있으면, 클록 재생회로(1)는 제로-크로싱 신호를 유효하게 한다. 다시 말해, 본 발명의 특징은 위상에러정보로서 분명히 신뢰할 수 있는 아이만을 지정함으로써 각 버스트의 헤드의 클록 재생에서 빠른 위상 고정을 달성할 수 있다는 것이다.
클록 재생회로(1)는, PEC 회로(402)가 프레임 헤드의 정정 값을 고정하는 단 계에서 위상-정정 신호(412)가 위상천이를 포함하더라도 클록 위상을 고정할 수 있다. 일단 클록 재생회로(1)가 심벌 클록(128)의 위상을 고정하면, PEC 회로(402)는 정확한 정정 값을 이용하여 위상천이를 정정할 수 있다. 따라서, UW 이후로부터의 클록 재생은 위상-정정 신호(412)를 이용하여 수행되며, 클록 재생회로(1)와 PEC 회로(402) 모두가 안정적으로 동작하도록 한다.
다음, 주파수 천이와 노이즈를 포함하는 수신된 n/4 DQPSK 신호를 클록 재생회로(1)의 특정 동작을 설명하기 위한 일 예로 든다.
도 24는 교차 패턴시 +45°위상천이와 노이즈를 포함하는 검출된 n/4 DQPSK 신호의 천이를 나타낸다. 신호검출부(401)에 입력된 신호는 심벌당 12 샘플로 샘플링된 디지털 신호이다. 입력신호는 다음과 같이 표현된다.
S(n) = I(n) +j·Q(n)
여기서, I(n)은 I-성분이고, Q(n)은 Q-성분이며, n은 0(zero)을 포함하는 양의 정수이다.
신호검출부(401)는 차분적으로 1-심벌 지연신호를 검출한다. 출력 D(n)은 다음과 같이 표현된다.
D(n) = {I(n) + j·Q(n)} · {I(n-12) + j·Q(n-12)} *
여기서, n은 12 이상의 정수이고, *는 복소수 켤레를 나타낸다.
PEC 회로(402)는 출력 D(n)의 위상을 정정하고, 결과 신호는 클록 재생회로(1)에 입력된다. 위상-정정 I/Q 신호(112, 113)는 샘플 간에 입력신호(112, 113)의 부호 변화를 측정하는 제로-크로싱 검출부(101)에 입력되고, I/Q 제로-크로싱 신호(114, 115)를 출력한다. 부호 변화가 있었다면, 제로-크로싱 신호(114, 115)는 한 샘플에 대해 하이로 설정된다.
도 25는 +45°위상천이와 노이즈를 포함하는 검출 신호의 I-성분과 관련한 신호 타이밍 차트의 일부를 나타낸다.
도 25에서, 제로-크로싱 신호(114)의 시간 위치는 과거부터 최근까지 ZIa, ZIb, ZIc, ZId, ZIe, ZIf, 및 ZIg이다. 간격검출부(102)는 제로-크로싱 신호(114) 간의 샘플 간격을 카운트한다. 도 25에서, 샘플 간격 L1Iab(ZIa에서 ZIb)는 5 샘플인 것으로 도시된다. 1-간격 판정부(103)는 간격 신호(116)가 T1min과 T1max에 의해 정의되는 기설정 범위 내에 있는지를 판정한다.
여기서, 노이즈는 주파수 천이가 없는 경우 제로-크로싱 신호가 1-심볼 간격 주위에서 변동하도록 한다. 따라서, T1min과 T1max는 노이즈의 효과를 고려하여 설정될 필요가 있다. 여기서, T1min과 T1max는 각각 0.5 T(= 6 샘플)와 1.5 T(= 18 샘플)로 설정되며, T = 1 심벌 주기이다.
따라서, 1-간격 판정부(103)는 6 내지 18의 샘플 카운트를 갖는 간격 L1Ibc(ZIb에서 ZIc = 6), L1Ide(ZId에서 ZIe = 7), 및 L1Ief(ZIe에서 ZIf = 6)을 유효하게 하고, 1-간격 제어신호(120)를 하이(유효)로 출력한다. 반면, 1-간격 판정부(103)는 기설정 범위 밖에 있는 간격 L1Iab(ZIa에서 ZIb = 5), L1Icd(ZIc에서 ZId = 5)를 무효로 하고, 1-간격 제어신호(120)를 로우(무효)로 출력한다.
간격 신호(116)는 또한 2-간격 판정부(104)에 입력된다. 도 16에 도시한 바와 같이, 2-간격 판정부(104)의 저장부(1600)는 타이밍 신호(117)가 간격검출부(102)로부터 입력될 때마다 간격 신호(116)를 저장한다. 가산기(1602)는 현재 간격 신호(116)와 저장부(1600)에 저장된 값(즉, 선행 간격 신호(1610))을 합하여 2-간격 신호(1612)를 취득한다. 이는, 도 25에 도시한 바와 같이, 간격 L2Iac(L1Iab + L1Ibc = 5 + 6), L2Ibd(L1Ibc + L1Icd = 6 + 5), L2Ice(L1Icd + L1Ide = 5 + 7), 및 L2Idf(L1Ide + L1Ief = 7 + 6)을 가져온다. 판정부(1604)는 이들 2-간격 신호(1612)가 T2min과 T2max에 의해 정의된 기설정 범위 내에 있는지를 판정한다.
PR의 교차 패턴이 주어지면, 이상적으로 두 심벌 주기마다 두 번의 제로 크로싱이 일어난다. 그러나, 위상천이가 존재하는 경우, 감소한 진폭 변동을 갖는 축을 따른 제로-크로싱의 주기성은 붕괴하고(도 24의 I-축), 심벌 주기마다 다수의 제로-크로싱을 가져올 수 있다. 반면, 증가한 진폭 변동을 갖는 축(도 24의 Q-축)을 따른 제로-크로싱은 심벌 주기마다 하나의 비율로 일어나며, 노이즈-유도 변화는 감소한다. 따라서, 두 주기마다 두 개의 비율로 일어나는 제로-크로싱 신호를 유효하게 하고 한 심벌 주기 밖에서 일어나는 제로-크로싱 신호를 무효로 하도록 T2min과 T2max를 설정함으로써 위상에러정보는 I/Q 축을 따른 제로 크로싱으로부터 효과적으로 샘플링될 수 있다. 이러한 측면에서, T2min과 T2max는 여기서 각각 18(T × 1.5 = 12 × .15) 및 30(T × 2.5 = 12 × 2.5) 샘플로 설정된다.
도 25의 2-간격 신호(1612)가 모두 18 샘플보다 적기 때문에, 2-간격 제어신 호(122)는 로우(무효)로 출력된다. 따라서, 지연 제로-크로싱 신호(1810)는 모두 무효로 되고, 유효 제로-크로싱 신호(124)는 로우로 남는다.
따라서, 1-간격 판정부(103)가 교차 패턴의 두 연속하는 제로 크로싱 간의 짧은 간격이 유효한 것(즉, 범위 T1min-T1max 내)으로 판정하는 때에도, 2-간격 판정부(104)는 두 인접하는 간격의 조합에 대해서 판정하고, T2min 보다 적으면 이 2 제로-크로싱 간격을 무효로 한다. 따라서, 유효 아이가 가장 정확하게 선택되고, 유효 위상에러정보가 취득되도록 할 수 있다.
Q-축 제로 크로싱을 다음에 설명한다.
도 26은 +45°위상천이와 노이즈를 포함하는 검출 신호의 Q-성분에 관한 신호 타이밍 차트의 일부를 나타낸다. 도 26에서, 제로-크로싱 신호(115)의 시간 위치는 ZQa, ZQb, ZQc 및 ZQd로 도시된다. 간격검출부(102)는 제로-크로싱 신호(115) 간의 샘플 간격을 카운트한다. 도 26에서, 샘플 간격 L1Qab(ZQa에서 ZQb)와 L1Qbc(ZQb에서 ZQc)는 각각 12 및 11 샘플인 것으로 도시된다. 1-간격 판정부(103)는 간격 신호(118)가 T1min(6 샘플)과 T1max(18 샘플)에 의해 정의되는 기설정 범위 내에 있는지를 판정한다. 따라서, 1-간격 판정부(103)는 도 26의 모든 간격 신호(118)(즉, 6과 18 샘플 사이 모두)를 무효로 하고, 모든 1-간격 제어신호(121)를 하이(유효)로 출력한다.
간격 신호(118)는 또한 2-간격 판정부(104)에 입력된다. I-성분과 마찬가지로, 도 16에 도시한 2-간격 판정부(104)의 저장부(1601)는 타이밍 신호(119)가 간격검출부(102)로부터 입력될 때마다 간격 신호(118)를 저장한다. 가산기(1603)는 현재 간격 신호(118)와 저장부(1601)에 저장된 값(즉, 선행 간격 신호(1611))을 합하여 2-간격 신호(1613)를 취득한다. 이는, 도 26에 도시한 바와 같이, 간격 L2Qac = 23(즉, L1Qab + L1Qbc = 12 + 11)을 가져온다. 판정부(1605)는 이들 2-간격 신호(1613)가 T2min(18 샘플)과 T2max(36 샘플)에 의해 정의된 기설정 범위 내에 있는지를 판정한다. 도 26의 2-간격 신호(1613)가 모두 18 및 30 샘플 사이에 있기 때문에, 2-간격 제어신호(123)는 하이(유효)로 출력된다. 따라서, 지연 제로-크로싱 신호(1811)는 모두 유효하게 되고, 유효 제로-크로싱 신호(125)로서 출력된다.
수신기(4)가 PR부가 수신되는 단계에 언젠가 UW부를 수신해야 하기 때문에, 프레임 검출부(108)는 프레임 검출 신호(129)를 로우로 출력한다. 따라서, 스위칭부(106)는 제어부(105)로부터의 I/Q 유효 제로-크로싱 신호(124, 125)를 선택하고, 선택한 신호를 I/Q 위상에러정보(126, 127)로서 클록발생부(107)에 출력한다. 수신기(4)가 UW부의 수신을 종료하면, 프레임 검출 신호(129)는 하이로 바뀌고(즉, 데이터가 수신되고 있음을 나타내고), 스위칭부(106)는 제로-크로싱 검출부(101)로부터의 I/Q 제로-크로싱 신호(114, 115)를 I/Q 위상에러정보(126, 127)로서 출력하도록 스위칭한다. 클록발생부(107)는 클록 위상을 조정하고 발생한 클록은 PEC 회로(402)에 입력되어 정확한 위상 정정값을 얻을 수 있도록 한다.
상기한 바와 같이, 이 실시예에 속하는 클록 재생회로(1)는, 주파수 천이를 포함하는 프레임 신호를 수신 중인 초기 단계에서, 심벌 주기 내에 일어나는 제로-크로싱 신호의 Q-성분(115)을 유효하게 하고, 심벌 주기 밖에서 일어나는 제로-크로싱 신호의 I-성분(1140을 무효로 함으로써 각 버스트의 헤드의 심벌 클록의 더 신속한 위상 고정을 허용한다. 상기의 기재는 +45°위상천이의 경우를 설명하였지만, 클록 재생회로(1)가 유사하게 심벌 주기 내에 일어나는 제로-크로싱 신호의 I-성분(114)을 유효하게 하고 심벌 주기 밖에서 일어나는 제로-크로싱 신호의 Q-성분(115)을 무효로 하기 때문에 -45°위상천이의 경우에도 유사한 효과를 얻을 수 있음에 유의해야 한다. 또한, 클록 재생회로(1)는 검출 신호가 주파수 천이를 포함하는 때에도 클록 위상을 고정할 수 있기 때문에, PEC 회로(402)는 위상 정정값을 정확하게 끌어낼 수 있다.
제 2 실시예
도 27은 본 발명의 제 2 실시예에 속하는 클록 재생회로의 구조를 나타내는 블록 다이어그램이다. 클록 재생회로(27)는 제로-크로싱 검출부(101), 간격검출부(102), 중심검출부(2700), 1-간격 판정부(103), 2-간격 판정부(104), 제어부(2701), 스위칭부(2702), 클록발생부(107), 및 프레임 검출부(108)를 포함한다.
도 28은 클록 재생회로(27)를 포함하는 수신기(28)의 구조를 나타내는 블록 다이어그램이다. 클록 재생회로(27)는 별도로 하고, 수신기(28)는 도 4에 도시한 제 1 실시예에 속하는 수신기(4)와 유사한 구조를 갖는다. 클록 재생회로(27)는 회로가 수신기 안에 내장되고 위상-정정 신호(412)가 도 2에 도시한 프레임 구조를 가지고, 수신신호(410)의 PR 열은 교차 패턴이며, 제로-크로싱 신호는 프레임 수신신호(129)를 기초로 하여 스위칭 된다는 사실을 클록 재생회로(1)와 공유한다.
제로-크로싱 검출부(101), 간격검출부(102), 1-간격 판정부(103), 2-간격 판 정부(104), 클록발생부(107), 및 프레임 검출부(108)가 제 1 실시예에서와 같은 구조를 갖고 같은 동작을 수행한다고 하면, 같은 부호가 부가되고 설명은 생략한다.
클록 재생회로(27)는 인접하는 제로 크로싱 간의 중심의 시점을 유추하고, 유추한 시점의 중심신호를 생성하며, 제로-크로싱 신호 간의 간격에 기초하여 중심신호를 유효하게 할지 무효로 할지를 결정한다. 클록 재생회로(27)의 특징은 제어부(2701)에 의해 유효화된 중심신호만이 위상에러정보를 생성하기 위한 유효 중심신호로 사용된다는 것이다. 이것은, 교차 패턴의 인접 제로 크로싱 간격의 듀티 비(duty ratio)가 크게 변할 때에도, 위상에러정보가 심벌 주기 내에서 생성되도록 할 수 있다.
제 1 실시예와의 차이에 중점을 두면서, 중심검출부(2700)와 제어부(2701)에 대한 상세한 설명을 한다. 이해를 돕기 위해, 제 1 실시예와 같이, Q-성분이 유사하게 처리된다는 가정하에 클록 재생회로(27)에 입력되는 위상-정정 신호의 I-성분만 참조한다.
도 29는 중심검출부(2700)의 상세한 구조를 나타내는 블록 다이어그램이다. 중심검출부(2700)는 1/2 회로(2900, 2901), 카운터(2902, 2903), 및 펄스발생기(2904, 2905)를 포함하는 회로로 구성된다. 1/2 회로(2900)는 간격 신호(1160의 입력을 수신하고, 간격 신호(116)가 나타내는 시간 간격의 1/2 값을 얻으며, 얻은 1/2 값을 설정신호로 카운터(2902)에 출력한다. 카운터(2902)는 리셋 신호로 타이밍 신호(117)의 입력을 수신하고, 1/2 회로(2900)에서 얻은 값을 설정하면서 다음 리셋까지 샘플링 클록 발생기(1403)에 의해 생성된 샘플링 클록(1411)을 카운트한 다. 펄스발생기(2904)는 리셋 직전에 펄스를 발생하고, 이 펄스를 중심신호(2710)로 출력한다.
도 30은 중심검출부(2700)의 신호 천이를 나타내는 타이밍 차트이다. 카운터(2902)는 간격 타이밍 신호(117)에 의해 리셋되고, 제로-크로싱 간격의 1/2 값(즉, L1/2)을 설정하며, 샘플링 클록 발생기(1403)에 의해 생성된 샘플링 클록(1411)을 카운트한다. 카운터 값이 L1/2 값에 도달한 때, 펄스 발생기(2904)는 1-샘플 펄스를 발생하고, 이 펄스를 중심신호(2710)로서 출력한다.
도 31은 제어부(2701)의 상세한 구조를 나타내는 블록 다이어그램이다. 제어부(2701)는 지연조정부(3100), 및 AND 회로(1801, 1802, 1803, 1804)를 포함한다. 1-간격 및 2-간격 제어신호(120, 122)가 모두 하이(유효)로 설정된 때, 제어부(2701)는 중심신호(2710)를 유효하게 하고, 유효 중심신호(2712)를 출력한다.
도 32는 제어부(2701)의 I-성분에 관련한 부호의 변화를 나타내는 타이밍 차트이다.
중심신호(2710)와 간격 제어신호(120, 122)의 기초를 형성하는 제로-크로싱 신호(114)도 도 32에 도시된다. 1-간격 및 2-간격 제어신호(120, 122)가 모두 로우(무효)로 설정된 때, 제어부(2701)는 중심신호(2710)를 무효로 한다(로우). 도 32에서, 유효 중심신호(2712)는 중심신호 CIb와 CIe가 무효로 되어 있는 상태에서 출력된다. 중심신호(2710)와 제어신호(120, 122) 간의 처리지연(즉, 회로지연) 차를 흡수하기 위해, 지연조정부(3100)는 고정된 지연 T2set만큼 중심신호(2710)를 지연하는 것에 유의하라.
상기한 바와 같이, 이 실시예에 속하는 클록 재생회로(27)는 인접하는 제로-크로싱 신호 사이 중심의 시간 위치에서 중심신호를 발생하고, 이 중심신호를 PR 수신 중 위상에러정보로 출력하며, 이후 UW가 수신된 후 데이터 수신 중 클록 재생회로(27)는 프레임 수신신호(129)에 기초하여 제로-크로싱 신호를 위상에러정보로 출력하도록 스위칭한다.
본 발명의 제 2 실시예에 속하는 클록 재생회로(27)의 특정 동작의 일 예를 다음에 설명한다. PSK-VP(일본특허공보 제2506748호 참조) 신호의 수신을 설명한다.
PSK-VP(phase shift keying with varied phase) 변조는 다중경로 페이딩(fading) 환경에서 우수한 수신 특성을 보인다. 심벌 주기 내 위상 천이에 리던던시(redundancy)를 부가함으로써, 프리커서에 대한 지연파의 지연량이 심벌 주기 T에 대해 T/2를 초과하는 경우에도, 아이는 다중경로 페이딩 환경에 의존하지 않고 복조 가능성을 연다.
여기서, 도 5에 도시한 구적 차분 인코딩 규칙(quadrature differential encoding rule)에 따라 QPSK-VP(이하, π/4 DQPSK-VP라 함) 변조를 이용하여 조사를 하였다. π/4 DQPSK-VP 변조에서, 검출 신호의 천이는 제 1 실시예의 π/4 DQPSK-VP 변조에서와 같이 아크-형상으로, 이 현상은 특히 다중경로 환경에서 눈에 뜨인다. 2-파 모델을 다중경로 환경으로 가정한다.
도 33은 교차 패턴시 2-파 환경의 검출 π/4 DQPSK-VP 신호의 천이를 나타낸다. 상기 예는 균일한 전력의 제 1 및 제 2 파를 가정하며, 제 2 파는 T/2 심벌만 큼 지연되는 것에 유의하라. 위상천이와 노이즈는 없다. 교차 축에 대해 같은 방향의 심벌 사이에서 신호가 천이하며, 원점을 통과하지 않는 넓은 아크를 형성한다.
주파수 천이에 의해 생기는 노이즈 및 위상천이가 신호에 포함되는 예를 다음에 설명한다.
±45°주파수 천이의 경우, 도 33의 신호 천이는 도 6의 π/4 DQPSK-VP 신화 천이와 유사한 아크-형상인 것으로 가정하면, 이 실시예에 속하는 클록 재생회로(27)는 제 1 실시에에서 논의한 1-간격 및 2-간격 판정부(103, 104)를 이용한 위상에러정보의 샘플링에 의해 취득한 것과 같은 효과를 얻을 수 있다. 따라서, +20°위상천이의 경우를 여기서 설명한다.
도 34는 교차 패턴시 2-파 환경에서 +20°위상천이와 노이즈를 포함하는 검출 π/4 DQPSK-VP 신호의 천이를 나타낸다.
여기서, 신호검출부(401)에 입력된 수신신호(410)는 심벌당 16 샘플로 샘플링된 디지털 신호인 것으로 가정한다.
입력신호(410)는 다음과 같이 표현된다.
S(n) = I2 (n) + j· Q2 (n)
여기서, I2(n)은 I-성분이고, Q(n)은 Q-성분이며, n은 양의 정수이다.
신호검출부(401)는 1-심벌 지연신호를 차분적으로 검출한다. 출력 D2(n)은 다음과 같이 표현된다.
D2 (n) = { I2 (n) + j·Q2(n)} · { I2 (n-16) + j·Q2(n-16)}
여기서, n은 16 이상의 정수이다.
PEC 회로(402)는 출력 D2(n)의 위상을 정정하고, 그 결과 신호는 클록 재생회로(27)에 입력된다. 위상-정정 I/Q 신호(112, 113)는 샘플 간 입력신호(112, 113)의 부호 변화를 측정하는 제로-크로싱 검출부(101)에 입력되고, I/Q 제로-크로싱 신호(114, 115)를 출력한다. 부호 변화가 있었다면, 제로-크로싱 신호(114, 115)는 한 샘플에 대해 하이로 설정된다.
도 35는 +20°위상천이와 노이즈를 포함하는 검출 신호의 I-성부에 관련한 신호 타이밍 차트의 일부를 나타낸다.
도 35에서, 제로-크로싱 신호(114)의 시간 위치는 과거부터 최근까지 ZIa, ZIb, ZIc, ZId, ZIe, 및 ZIf이다. 간격검출부(102)는 인접한 제로-크로싱 신호(114) 간의 샘플 간격을 카운트한다. 도 35에서, 샘플 간격 L1Iab(ZIa에서 ZIb)는 7 샘플인 것으로 도시된다. 1-간격 판정부(103)는 간격 신호(116)가 T1min과 T1max에 의해 정의되는 기설정 범위 내에 있는지를 판정한다.
여기서, T1min과 T1max는 각각, 제 1 실시예와 유사한 방법으로, 0.5 T(= 8 샘플)와 1.5 T(= 24 샘플)로 설정되며, T = 1 심벌 주기이다. 따라서, 1-간격 판정부(103)는 8 내지 24의 샘플 범위 내의 간격 L1Ibc(ZIb에서 ZIc = 24), L1Ide(ZId에서 ZIe = 24)를 유효하게 하고, 1-간격 제어신호(120)를 하이(유효)로 출력한다. 반면, 1-간격 판정부(103)는 기설정 범위 밖에 있는 간격 L1Iab(ZIa에서 ZIb = 7), L1Icd(ZIc에서 ZId = 5)를 무효로 하고, 1-간격 제어신호(120)를 로우(무효)로 출 력한다.
간격 신호(116)는 또한 2-간격 판정부(104)에 입력된다. 2-간격 판정부(104)의 저장부(1600)는 타이밍 신호(117)가 간격검출부(102)로부터 입력될 때마다 간격 신호(116)를 저장한다. 가산기(1602)는 현재 간격 신호(116)와 저장부(1600)에 저장된 값(즉, 선행 간격 신호(1610))을 합하여 2-간격 신호(1612)를 취득한다. 이는, 도 35에 도시한 바와 같이, 간격 L2Iac = 31(L1Iab + L1Ibc = 7 + 24), L2Ibd = 29(L1Ibc + L1Icd = 24 + 5), 및 L2Ice = 29(L1Icd + L1Ide = 5 + 24)를 가져온다. 판정부(1604)는 이들 2-간격 신호(1612)가 T2min과 T2max에 의해 정의된 기설정 범위 내에 있는지를 판정한다.
여기서, T2min과 T2max는 각각 제 1 실시예와 유사한 방법으로 1.5 T(= 24 샘플) 및 2.5 T(= 40 샘플)로 설정된다. 도 35의 2-간격 신호(1612)가 모두 24 및 40 샘플 사이에 있기 때문에, 2-간격 제어신호(122)는 하이(유효)로 출력된다. 따라서, 지연 중심신호(3110)로 CIb와 CId는 유효하게 되고, 반면 CIa와 CIc는 무효로 된다.
따라서, 짧은 제로-크로싱 간격 간에 생기는 중심신호는 유효하게 되고, 긴 제로-크로싱 간격 간에 생기는 중심신호는 무효로 된다. 또한, 입력신호의 교차 비트열 패턴은 중심신호가 심벌 주기의 정수배로 출력되는 것을 의미한다.
따라서, 유효 아이가 가장 정확하게 선택되고, 유효 위상에러정보가 취득되도록 할 수 있다.
마찬가지로, Q-축 제로 크로싱을 다음에 설명한다.
도 36은 +20°위상천이와 노이즈를 포함하는 검출 신호의 Q-성분에 관련된 신호 타이밍 차트의 일부를 나타낸다.
도 36에서, 제로-크로싱 신호(115)의 시간 위치는 ZQa, ZQb, ZQc, ZQd, ZQe 및 ZQf로 도시된다. 간격검출부(102)는 제로-크로싱 신호(115) 간의 샘플 간격을 카운트한다. 도 36에서, 샘플 간격 L1Qab(ZQa에서 ZQb)와 L1Qbc(ZQb에서 ZQc)는 각각 12 및 22 샘플인 것으로 도시된다. 1-간격 판정부(103)는 간격 신호(118)가 T1min(8 샘플)과 T1max(24 샘플)에 의해 정의되는 기설정 범위 내에 있는지를 판정한다. 따라서, 1-간격 판정부(103)는 도 36의 모든 간격 신호(118)(즉, 6과 24 샘플 사이 모두)를 유효하게 하고, 모든 1-간격 제어신호(121)를 하이(유효)로 출력한다.
간격 신호(118)는 또한 2-간격 판정부(104)에 입력된다. I-성분과 마찬가지로, 2-간격 판정부(104)의 저장부(1601)는 타이밍 신호(119)가 간격검출부(102)로부터 입력될 때마다 간격 신호(118)를 저장한다. 가산기(1603)는 현재 간격 신호(118)와 저장부(1601)에 저장된 값(즉, 선행 간격 신호(1611))을 합하여 2-간격 신호(1613)를 취득한다. 이는, 도 36에 도시한 바와 같이, 간격 L2Qac = 34(즉, L1Qab + L1Qbc = 12 + 22), L2Qbd = 32(즉, L1Qab + L1Qbc = 22 + 10), 및 L2Qce = 33(즉, L1Qab + L1Qbc = 10 + 23)을 가져온다. 판정부(1605)는 이들 2-간격 신호(1613)가 T2min(24 샘플)과 T2max(40 샘플)에 의해 정의된 기설정 범위 내에 있는지를 판정한다.
도 36의 2-간격 신호(1613)가 모두 24 및 40 샘플 사이에 있기 때문에, 2-간 격 제어신호(123)는 하이(유효)로 출력된다. 따라서, 지연 제로-크로싱 신호(1811)는 모두 유효하게 되고, 유효 중심신호(2713)가 하이로 출력된다.
상기한 바와 같이, 클록 재생회로(27)는, 도 34에 도시한 다중경로 환경에서 아크-형상의 천이를 갖는 검출 신호와 관련하여 프레인 헤드의 교차 PR 시퀀스 패턴을 이용하여 심벌 주기 내에 일어나는 제로-크로싱 신호의 Q-성분(115)을 유효하게 하고, 심벌 주기 밖에서 일어나는 제로-크로싱 신호의 I-성분(1140을 무효로 함으로써 각 버스트 헤드의 심벌 클록의 더 신속한 위상 고정을 허용한다. 상기의 기재는 +20°위상천이의 경우를 설명하였지만, 클록 재생회로(27)가 심벌 주기 내에 일어나는 제로-크로싱 신호의 I-성분(114)을 유효하게 하고 심벌 주기 밖에서 일어나는 제로-크로싱 신호의 Q-성분(115)을 무효로 하기 때문에 -20°위상천이의 경우에도 유사한 효과를 얻을 수 있음에 유의해야 한다.
다음, 클록발생부(107)는 위상에러정보(126, 127)에 기초하여 클록 위상을 조장한다. 생성된 심벌 클록(128)은 도 28의 PEC 회로(402)에 입력되고, 정확한 위상 정정값을 얻기 위해 사용된다. 프레임 수신회로는 UW 수신 종료시 하이로 설정되고, 스위칭부(2702)는 위상에러정보(126, 127)로서 제로-크로싱 신호(114, 115)를 출력하도록 유효 중심신호(2712, 2713)로부터 스위칭된다.
수신기(28)는 PEC 회로(402)를 포함하지만, PEC 회로(402)를 포함하지 않는 경우(즉, 신호검출부(401)로부터의 검출 신호(411)가 직접 클록 재생회로(27)에 출력됨), 심벌 클록은 여전히 주파수 천이를 포함하는 프레임 신호에 대해 교차 패턴을 이용하여 재생될 수 있다.
변형예
상기에서 본 발명의 바람직한 실시예를 설명하였지만, 본 발명은 물론 이들 실시예에 한정되지 않는다. 본 발명의 적용가능한 범위를 이하 열거한다.
(A) π/4 DQPSK-VP 변조가 제 2 실시예에서 이용되었지만, 제로-크로싱 간격의 튜티비의 열화 때문에 도 11에 도시한 천이 AB123 및 AB412의 경우에 π/4 DQPSK-VP 변조로 같은 효과를 기대할 수 있다. 천이 AB12에 대해서, 축 중 하나(도 11의 I-축)에 관련한 위상에러정보만이 최대 1-간격 길이 T1max가 초과되었기 대문에 무효로 된다.
(B) 본 발명은 인접 심벌의 위상이 180°반전하는 교차 패턴을 포함하는 입력신호의 경우에도 적용할 수 있기 때문에, 본 발명은 사용된 변조 체계에 의존하지 않는다. 따라서, 본 발명은 BPSK(Binary Phase Shift Keying), QPSK, π/4 QPSK, 8PSK, π/8 PSK, 8PSK-VP, 및 π/8 8PSK-VP를 포함하는 PSK 디지털 변조 체계에 대해서 상기한 효과를 보여준다.
π/8 8PSK-VP 변조가 적용될 수 있는 이유를 설명한다.
도 38은 사전검출 π/8 8PSK 신호의 신호 공간 다이어그램(signal space diagram)이다.
도 39는 예시적인 π/8 8PSK 차분 인코딩 규칙을 나타낸다.
도 38에서, 3-비트 송신데이터가 각 심벌에 쌍으로 할당되고, 도 3에 도시한 차분 인코딩 규칙에 따라 신호가 통과한다. 예를 들어, A 지점으로부터 송신데이터에 따라 신호점 S1에서 S8까지 심벌이 통과한다.
도 40은 차분 검출 π/8 8PSK 신호의 신호 공간 다이어그램이다.
도 41은 교차 패턴시 사전검출 π/8 8PSK 신호의 천이를 나타내는 도식도이다.
도 40에 도시한 바와 같이, 예를 들어, 신호점 S3과 S7은 PR 교차 패턴으로서 반복 비트열 "011 101"을 이용할 때 선택된다. 이때, 신호점은, 도 41에 도시한 바와 같이, -3π/8과 5π/8 사이를 반복하여 통과한다.
도 42는 교차 패턴시 사전검출 π/8 8PSK 신호 천이의 중간점을 나타내는 도식도이다.
이때, 도 4에 도시한 신호 천이의 중간점(Man, Mbn, 여기서, n = 1, 2, 3, 4)은 다음과 같이 표현된다.
Ma1: ma·exp(π/16), Mb1: mb·exp(3π/16)
Ma2: ma·exp(5π/16), Mb2: mb·exp(-13π/16)
Ma3: ma·exp(-15π/16)
Ma4: ma·exp(-11π/16).
그러므로, 모든 조합에 대한 인접 중간점(Ma1 & Mb1, Mb1 & Ma2, Ma3 & Mb2, Mb2 & Ma4)의 차분 검출 출력은 다음과 같이 표현될 수 있다.
mamb·exp(π/8)
식 6은 차분 검출 신호의 천이는 항상 두 신호점 간에 π/8 위상 방향의 성분을 갖는 것을 의미한다. 도 42는 천이의 일부를 보여줄 뿐이며, 나머지 천이는 유사하다.
도 43은 교차 패턴시 검출 π/8 8PSK 신호의 천이를 보여준다.
도 43에 도시한 바와 같이, 신호는 중간 이동점에서 교차 축에 대해 직각인 π/8 위상 방향의 성분을 가지며, 이는 신호가 교차 축에 대해 같은 방향으로 송신되는 것을 의미한다. 따라서, π/8 8PSK 변조에 의하면, 비트열이 신호 공간에서 교차 패턴일 때 차분 검출 신호의 천이는 아크-형상이다. 따라서, 심벌 주기당 다수의 제로 크로싱이 생긴다. 이러한 측면에서, 본 발명에 속하는 클록 재생회로의 이용은 각 버스트 헤드에서 심벌 클록의 신속한 위상 고정이 달성될 수 있도록 하는데, 이는 클록 재생회로가 심벌 주기당 다수의 제로 크로싱이 생기는 제로-크로싱 신호의 유효성을 효과적으로 판정하기 때문이다. 같은 효과가 π/8 8PSK-VP 변조의 경우에도 나타나는데, 이는 신호 공간 다이어그램이 도 38의 π/8 8PSK 변조와 같기 때문이다.
(C) 상기 변형예 B에서 설명한 바와 같이, 본 발명에 속하는 클록 재생회로는 교차 패턴시 아크-형상의 신호 천이 때문에, 특히 상기한 양만큼 위상-천이된 인접 심벌의 신호점이 쌍으로 이동하는 π/4 QPSK 및 π/8 8PSK 변조 등에 의해 상기한 효과를 보여준다. 그러나, 본 발명에 속하는 클록 재생회로는 BPSK, QPSK, 및 8PSK와 같은 위상천이를 포함하지 않는 변조 체계에 적용될 수도 있다.
BPSK 응용
도 45는 검출 BPSK 신호의 신호 공간 다이어그램이다.
도 46은 예시적인 BPSK 인코딩 규칙을 나타낸다.
도 45에 도시한 바와 같이, 검출 BPSK 신호의 두 신호점은 도 46의 인코딩 규칙을 따라 천이한다.
도 47은 검출 BPSK 신호에 노이즈가 부가된 신호 천이의 도식도이다.
도 48은 도 47의 검출 BPSK 신호의 I-축을 따른 제로 크로싱을 나타내는 도식도이다.
제 4 상한의 신호점 A에서 제 2 또는 제 2 상한의 신호점 B로 이동할 때의 신호 천이는 도 48에 도시된 것과 같다. 도 49로부터 명확한 것처럼, 천이 AB4123에 대해 심벌 주기당 다수의 제로 크로싱이 생긴다. 이러한 측면에서, 검출 신호가 본 발명에 속하는 클록 재생회로에서 제로-크로싱 신호로 사용되면, 각 버스트 헤드에서 심벌 클록의 더 신속한 위상 고정을 얻을 수 있으며, 이는, 천이 AB4123에 대해서 와 같이, 클록 재생회로가 심벌 주기당 다수의 제로 크로싱이 생기는 제로-크로싱 신호의 유효성을 효과적으로 판정하기 때문이다.
QPSK 응용
도 49는 검출된 QPSK 신호의 신호 공간 다이어그램이다.
도 50은 예시적인 QPSK 인코딩 규칙을 나타낸다.
도 49에 도시한 바와 같이, 2-비트 송신데이터가 각 심벌에 할당되고, 신호는 도 50의 인코딩 규칙에 따라 천이한다. 예를 들어, 신호점 S2와 S4는 도 49의 PR 교차 패턴으로 반복 비트열 "01 10"을 이용할 때 선택된다.
도 51은 교차 패턴시 +45°위상천이를 포함하는 검출 QPSK 신호의 천이를 나타내는 도식도이다.
도 51에 도시한 바와 같이, +45°위상천이가 일어날 때 I-축 위로 신호가 천이한다. 결과적으로, 도 48에 도시한 바와 같이, 노이즈가 포함될 때 심벌 주기당 다수의 제로 크로싱이 일어난다. 이러한 측면에서, 검출 신호가 본 발명에 속하는 클록 재생회로의 제로-크로싱 신호로 이용되면, 각 버스트 헤드의 심벌 클록의 더 신속한 위상 고정이 달성될 수 있으며, 이는 클록 재생회로가 심벌 주기당 다수의 제로 크로싱이 생기는 제로-크로싱 신호의 유효성을 효과적으로 판정하기 때문이다.
8PSK 응용
도 52는 검출 8PSK 신호의 신호 공간 다이어그램이다.
도 53은 예시적인 8PSK 인코딩 규칙을 나타낸다.
도 52에 나타낸 바와 같이, 3-비트 송신데이터가 각 심벌에 할당되고, 신호는 도 53의 인코딩 규칙에 따라 천이한다. 예를 들어, 신호점 S1과 S5는 도 52의 PR 교차 패턴으로 반복 비트열 "000 110"을 이용할 때 선택된다.
도 54는 교차 패턴시 +45°위상천이를 포함하는 검출 8PSK 신호의 천이를 나타내는 도식도이다.
이 경우, 신호는, 도 54에 도시한 바와 같이, I-축을 따라 천이한다. 결과적으로, 검출 신호가 본 발명에 속하는 클록 재생회로의 제로-크로싱 신호로 이용되면, 각 버스트 헤드의 심벌 클록의 더 신속한 위상 고정이 달성될 수 있으며, 이는 클록 재생회로가 심벌 주기당 다수의 제로 크로싱이 생기는 제로-크로싱 신호의 유효성을 효과적으로 판정하기 때문이다.
(D) 바람직한 실시예로, 1 제로-크로싱 간격 및 2 제로-크로싱 간격 중 어느 하나가 상기한 간격 범위 밖에 있다면, 심벌 클록(즉, 제로-크로싱 신호)은 무시된다(무효로 된다). 그러나, 본 발명은 또한 2 제로-크로싱 간격만을 대상으로 하는 구성을 포함하며, 2 제로-크로싱 간격이 상기한 간격 범위 밖에 있으면 심벌 클록을 무시한다. 이것은 심벌 주기당 두 번 일어나는 제로 크로싱으로부터 취득한 제로-크로싱 신호에 관련하여 효과적이다.
(E) 바람직한 실시예로, 1 및 2 제로-크로싱 간격이 상기한 간격 범위 내에 있는지에 대한 판정이 이루어졌다. 그러나, 이들 판정은 2 및 3 제로-크로싱 간격에 대해 이루어질 수 있거나, N 및 M 제로-크로싱 간격(N, M ≥ 2; N ＞ M)에 대해 이루어질 수 있다. 무시된 제로 크로싱이 제로 크로싱 간격의 개수 증가에 비례하여 개수가 증가하는 동안, 발생한 심벌 클록의 정확함도 또한 증가한다.
(F) 도 1 및 도 27에 도시한 클록 재생회로 또는 이들 클록 재생회로를 포함하는 수신기의 적어도 일부는 단일 LSI칩으로 집적화될 수 있다.
본 발명에 속하는 클록 재생회로와 수신기는, 인접 심벌의 위상이 180°만큼 반전하는 교차 패턴을 포함하는 신호에 대해서 빠른 위상 고정을 구현할 수 있는 결과로 유선 및 무선통신시스템에 이용될 수 있다. 본 발명에 속하는 클록 재생회로 및 수신기는, 바이너리 디지털 데이터의 극성이 연속하여 변하는 패턴에 대해서 유사한 효과를 예측할 수 있기 때문에 기록매체에 기록된 정보를 재생하는 디지털 신호 재생장치 등에 사용될 수도 있다.

Claims (20)

  1. 입력 신호로부터 심벌 클록을 재생하기 위한 클록 재생회로로서,
    상기 입력신호로부터 취득한 N+1 제로-크로싱 신호를 참조하여 N 제로-크로싱 간격을 검출하는 N-간격 검출부(여기서, N은 2 이상의 정수);
    상기 N 제로-크로싱 간격이 기설정 간격 범위 내에 있는지를 판정하는 판정부; 및
    상기 판정의 결과에 기초하여 심벌 클록을 발생하는 클록발생부를 포함하는 것을 특징으로 하는 클록 재생회로.
  2. 청구항 1에 있어서,
    상기 클록발생부는, 긍정으로 판정되면 상기 심벌 클록을 발생하는데 있어서 상기 N+1 제로-크로싱 신호를 유효 제로-크로싱 신호로 사용하고, 부정으로 판정되면 상기 심벌 클록을 발생하는데 있어서 상기 N+1 제로-크로싱 신호 중 적어도 하나를 무시하는 것을 특징으로 하는 클록 재생회로.
  3. 청구항 2에 있어서,
    상기 클록발생부는, 위상에러에 기초하여 상기 발생한 심벌 클록의 타이밍을 유효 제로-크로싱 신호로 조정하고 상기 조정된 심벌 클록을 출력하는 회로를 포함하는 것을 특징으로 하는 클록 재생회로.
  4. 청구항 2에 있어서,
    상기 클록발생부는, 유효 제로-크로싱 신호를 참조하여 인접한 제로 크로싱의 중심에 펄스를 발생하고 위상에러에 기초하여 상기 발생한 심벌 클록의 타이밍을 상기 발생한 펄스로 조정하며 상기 조정된 심벌 클록을 출력하는 회로를 포함하는 것을 특징으로 하는 클록 재생회로.
  5. 청구항 2에 있어서,
    N = 2이고, 1 내지 2 심벌 주기의 최소 시간 간격이 상기 기설정 간격 범위로 설정되는 것을 특징으로 하는 클록 재생회로.
  6. 청구항 5에 있어서,
    2 내지 3 미만 심벌 주기의 최대 시간 간격이 상기 기설정 간격 범위로 설정되는 것을 특징으로 하는 클록 재생회로.
  7. 청구항 2에 있어서,
    상기 N-간격 검출부는,
    상기 입력신호에 기초하여 제로 크로싱을 검출하는 제로-크로싱 검출 서브유닛;
    인접한 제로 크로싱 간에 시간 간격을 측정하는 카운팅 서브유닛; 및
    N 개의 인접한 간격을 합하고 그 결과를 N-간격 제어신호로 출력하는 가산 서브유닛을 포함하는 것을 특징으로 하는 클록 재생회로.
  8. 청구항 7에 있어서,
    상기 입력신호는 변조신호를 검출하여 취득한 신호의 I(in-phase) 또는 Q(quadrature) 성분인 것을 특징으로 하는 클록 재생회로.
  9. 청구항 6에 있어서,
    인접한 제로 크로싱 간의 1 제로-크로싱 간격을 검출하는 1-간격 검출부를 추가로 포함하며,
    상기 판정부는 상기 1 제로-크로싱 간격이 기설정된 간격 범위 내에 있는지를 판정하고, 상기 1 제로-크로싱 간격 및 제 2 제로-크로싱 간격이 모두 각 기설정 간격 범위 내에 있으면 긍정으로 판정하는 것을 특징으로 하는 클록 재생회로.
  10. 청구항 9에 있어서,
    상기 클록발생부는, 위상에러에 기초하여 상기 발생한 심벌 클록의 타이밍을 유효 제로-크로싱 신호로 조정하고 상기 조정된 심벌 클록을 출력하는 회로를 포함하는 것을 특징으로 하는 클록 재생회로.
  11. 청구항 9에 있어서,
    상기 클록발생부는, 유효 제로-크로싱 신호를 참조하여 인접한 제로 크로싱의 중심에 펄스를 발생하고 위상에러에 기초하여 상기 발생한 심벌 클록의 타이밍을 상기 발생한 펄스로 조정하며 상기 조정된 심벌 클록을 출력하는 회로를 포함하는 것을 특징으로 하는 클록 재생회로.
  12. 변조신호를 검출하여 취득한 신호로부터 심벌 클록을 재생하기 위한 클록 재생회로로서,
    상기 검출 신호로부터 취득한 I(in-phase) 신호를 참조하여 위상에러정보를 발생하는 I-성분 처리부;
    상기 검출 신호로부터 취득한 Q(quadrature) 신호를 참조하여 위상에러정보를 발생하는 Q-성분 처리부; 및
    위상에러정보에 기초하여 심벌 클록을 발생 및 출력하는 클록발생부를 포함하며,
    각 처리부는, N-간격 검출 서브유닛과 M-간격 검출 서브유닛(N, M = 양의 정수; N ＞ M)을 포함하고, 상기 N 및 M 간격 검출 서브유닛에 의해 검출된 N 제로-크로싱 간격 및 M 제로-크로싱 간격이 각 기설정 간격 범위 내에 있는지를 상기 I 신호 및 Q 신호 각각으로부터 취득한 제로-크로싱 신호에 기초하여 판정하고, 상기 N 및 M 제로-크로싱 간격 양자에 대해 긍정으로 판정되면 상기 제로-크로싱 신호를 유효하게 하고, 상기 N 및 M 제로-크로싱 간격 중 어느 하나에 대해 부정으로 판정되면 상기 제로-크로싱 신호를 무효로 하며,
    상기 처리부 중 하나는 무효로 하고 다른 처리부는 유효하게 하면, 상기 클록발생부는 상기 유효하게 한 처리부의 상기 위상에러정보에 기초하여 상기 심벌 클록의 위상을 조정하고, 상기 위상-조정된 심벌 클록을 출력하는 것을 특징으로 하는 클록 재생회로.
  13. 청구항 12에 있어서,
    상기 변조신호는 프리앰블(preamble), 고유워드(unique word) 및 데이터를 포함하는 프레임 구조를 가지며,
    상기 클록발생부는, 상기 검출 신호가 상기 프리앰블 및 고유워드 중 어느 하나와 일치할 때 상기 처리부에 의해 유효하게 된 제로-크로싱 신호를 위상에러정보로서 상기 클록발생부에 출력하고 상기 검출 신호가 상기 데이터와 일치할 때 상기 I 및 Q 신호로부터 취득한 제로-크로싱 신호를 위상에러정보로서 상기 클록발생부에 출력하는 스위칭부를 추가로 포함하는 것을 특징으로 하는 클록 재생회로.
  14. 프리앰블, 특정 패턴 및 데이터를 포함하는 프레임 구조를 갖는 변조신호를 수신하기 위한 수신기로서,
    상기 수신신호를 검출하고, I(in-phase) 신호와 Q(quadrature) 신호를 출력하는 신호검출부;
    상기 I 및 Q 신호의 상(phase)을 정정하는 위상에러 정정회로;
    상기 위상-정정 신호를 상기 심벌 클록과 동기화하여 데이터 결정을 수행하 는 데이터 결정부; 및
    재생된 심벌 클록을 상기 위상에러 정정회로 및 상기 데이터 결정부에 출력하는 청구항 12의 클록 재생회로를 포함하는 것을 특징으로 하는 수신기.
  15. 프리앰블을 포함하는 입력신호로부터 심벌 클록을 재생하기 위한 클록 재생회로로서,
    상기 입력신호로부터 제로 크로싱의 시간 위치를 검출하고 제로-크로싱 신호를 출력하는 제로-크로싱 검출부;
    상기 제로-크로싱 신호로부터 인접한 제로 크로싱 간의 시간 간격을 끌어내고, 시간 간격을 출력하는 간격검출부;
    각 시간 간격이 기설정 범위 내에 있는지를 판정하는 1-간격 판정부;
    두 개의 인접한 간격 신호를 합하여 2-간격 신호를 발생하고, 상기 2-간격 신호가 기설정 간격 범위 내에 있는지를 판정하는 2-간격 판정부;
    상기 판정부의 판정 결과에 기초하여 각 제로-크로싱 신호를 유효하게 하거나 무효로 하고, 유효 제로-크로싱 신호를 출력하는 제어부; 및
    상기 유효 제로-크로싱 신호에 기초하여 심벌 클록을 발생하는 클록발생부를 포함하는 것을 특징으로 하는 클록 재생회로.
  16. 청구항 15에 있어서,
    상기 1-간격 판정부는 0 내지 1 심벌 주기의 최소 시간 간격 및 1 내지 2 심 벌 주기의 최대 시간 간격을 상기 기설정 간격 범위로 보유하며,
    상기 2-간격 판정부는 1 내지 2 심벌 주기의 최소 시간 간격 및 2 내지 3 미만 심벌 주기의 최대 시간 간격을 상기 기설정 간격 범위로 보유하는 것을 특징으로 하는 클록 재생회로.
  17. 프리앰블, 특정 패턴 및 데이터를 포함하는 프레임 구조를 갖는 변조신호를 수신하기 위한 수신기로서,
    상기 수신신호를 검출하고, I(in-phase) 신호와 Q(quadrature) 신호를 출력하는 신호검출부; 및
    상기 I 및 Q 신호로부터 심벌 클록을 재생하는 클록재생부를 포함하며,
    상기 클록재생부는,
    상기 I 및 Q 신호로부터 상기 특정 패턴을 검출하고 데이터 수신을 지시하는 프레임 수신신호를 출력하는 프레임 검출 서브유닛;
    상기 I 및 Q 신호로부터 제로 크로싱의 시간 위치를 검출하고, I 제로-크로싱 신호와 Q 제로-크로싱 신호를 출력하는 제로-크로싱 검출 서브유닛;
    상기 I 및 Q 제로-크로싱 신호로부터 인접한 제로-크로싱 간의 시간 간격을 끌어내고, I 간격 신호와 Q 간격 신호를 출력하는 간격 검출 서브유닛;
    각 I 및 Q 간격 신호가 기설정 간격 범위 내에 있는지를 판정하는 1-간격 판정 서브유닛;
    두 개의 인접한 I 간격 신호와 두 개의 인접한 Q 간격 신호를 합하여 I 2-간 격 신호와 Q 2-간격 신호를 발생하고, 각 I 및 Q 2-간격 신호가 기설정 간격 범위 내에 있는지를 판정하는 2-간격 판정 서브유닛;
    상기 판정 서브유닛의 판정 결과에 기초하여 각 I 및 Q 제로-크로싱 신호를 유효하게 하거나 무효로 하고, I 및 Q 유효 제로-크로싱 신호를 출력하는 제어 서브유닛;
    상기 I 및 Q 제로-크로싱 신호의 출력과 상기 I 및 Q 유효 제로-크로싱 신호의 출력 사이를 상기 프레임 수신신호에 기초하여 스위칭하는 스위칭 서브유닛; 및
    상기 스위칭 서브유닛으로부터 출력된 상기 I 및 Q 신호에 기초하여 심벌 클록을 발생하는 클록발생 서브유닛을 포함하는 것을 특징으로 하는 수신기.
  18. 청구항 17에 있어서,
    상기 1-간격 판정부는 0 내지 1 심벌 주기의 최소 시간 간격 및 1 내지 2 심벌 주기의 최대 시간 간격을 상기 기설정 간격 범위로 보유하며,
    상기 2-간격 판정부는 1 내지 2 심벌 주기의 최소 시간 간격 및 2 내지 3 미만 심벌 주기의 최대 시간 간격을 상기 기설정 간격 범위로 보유하는 것을 특징으로 하는 수신기.
  19. 프리앰블, 특정 패턴 및 데이터를 포함하는 프레임 구조를 갖는 변조신호를 수신하기 위한 수신기로서,
    상기 수신신호를 검출하고, I(in-phase) 신호와 Q(quadrature) 신호를 출력 하는 신호검출부; 및
    상기 I 및 Q 신호로부터 심벌 클록을 재생하는 클록재생부를 포함하며,
    상기 클록재생부는,
    상기 I 및 Q 신호로부터 상기 특정 패턴을 검출하고 데이터 수신을 지시하는 프레임 수신신호를 출력하는 프레임 검출 서브유닛;
    상기 I 및 Q 신호로부터 제로 크로싱의 시간 위치를 검출하고, I 제로-크로싱 신호와 Q 제로-크로싱 신호를 출력하는 제로-크로싱 검출 서브유닛;
    상기 I 및 Q 제로-크로싱 신호로부터 인접한 제로-크로싱 간의 시간 간격을 끌어내고, I 간격 신호와 Q 간격 신호를 출력하는 간격 검출 서브유닛;
    인접한 I 및 인접한 Q 제로-크로싱 신호들 간의 중심의 시간 위치를 끌어내고, I 및 Q 중심신호를 출력하는 중심검출 서브유닛;
    각 I 및 Q 간격 신호가 기설정 간격 범위 내에 있는지를 판정하는 1-간격 판정 서브유닛;
    두 개의 인접한 I 간격 신호와 두 개의 인접한 Q 간격 신호를 합하여 I 2-간격 신호와 Q 2-간격 신호를 발생하고, 각 I 및 Q 2-간격 신호가 기설정 간격 범위 내에 있는지를 판정하는 2-간격 판정 서브유닛;
    상기 판정 서브유닛의 판정 결과에 기초하여 각 I 및 Q 제로-크로싱 신호를 유효하게 하거나 무효로 하고, I 및 Q 유효 중심신호를 출력하는 제어 서브유닛;
    상기 I 및 Q 제로-크로싱 신호의 출력과 상기 I 및 Q 유효 중심신호의 출력 사이를 상기 프레임 수신신호에 기초하여 스위칭하는 스위칭 서브유닛; 및
    상기 스위칭 서브유닛으로부터 출력된 상기 I 및 Q 신호에 기초하여 심벌 클록을 발생하는 클록발생 서브유닛을 포함하는 것을 특징으로 하는 수신기.
  20. 청구항 19에 있어서,
    상기 1-간격 판정부는 0 내지 1 심벌 주기의 최소 시간 간격 및 1 내지 2 심벌 주기의 최대 시간 간격을 상기 기설정 간격 범위로 보유하며,
    상기 2-간격 판정부는 1 내지 2 심벌 주기의 최소 시간 간격 및 2 내지 3 미만 심벌 주기의 최대 시간 간격을 상기 기설정 간격 범위로 보유하는 것을 특징으로 하는 수신기.
KR1020067021343A 2004-03-18 2006-10-13 클록 재생회로 KR101149957B1 (ko)

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