KR20060123863A - 불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ 장치 - Google Patents

불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ 장치 Download PDF

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KR20060123863A
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Abstract

본 발명은 불휘발성 강유전체 메모리를 포함하는 RFID 장치에 관한 것으로서, 보다 상세하게는 비트라인 캐패시턴스를 조절가능하도록 하여 비트라인 센싱 마진을 최적화하고 전력소모를 최소화하는 기술을 개시한다. 이를 위해, 본 발명의 불휘발성 강유전체 메모리를 포함하는 RFID 장치는, 외부 통신기기와 데이터를 송수신하는 아날로그 블록과, 상기 아날로그 블록으로부터 전원전압 및 데이터 전송을 위한 신호를 인가받고 상기 아날로그 블록에 응답신호를 전송하며 메모리 제어신호를 출력하는 디지털 블록과 상기 메모리 제어신호에 의해 제어되어 셀 데이터를 리드/라이트하되 비트라인쌍의 캐패시턴스를 제어하는 FeRAM을 포함함을 특징으로 한다.

Description

불휘발성 강유전체 메모리를 포함하는 ＲＦＩＤ 장치{RFID device with Non-volatile ferroelectric memory}
도 1은 종래의 RFID 장치의 전체 구성도.
도 2는 도 1의 RFID 장치의 전류소모와 전압 멀티플라이어의 출력전압과의 관계를 나타내는 파형도.
도 3은 도 1의 불휘발성 강유전체 메모리 장치의 메모리 셀 어레이부의 상세 회로도.
도 4는 도 3의 메모리 셀 어레이부의 동작 특성에 관한 파형도.
도 5는 본 발명의 실시예에 따른 RFID 장치의 전체 구성도.
도 6은 도 5의 불휘발성 강유전체 메모리 장치의 구성도.
도 7은 도 6의 메모리 셀 어레이부의 제 1 실시예에 따른 세부 회로도.
도 8은 도 7의 메모리 셀 어레이부의 동작특성에 관한 파형도.
도 9는 도 7의 메모리 셀 어레이부의 동작 타이밍도.
도 10은 도 6의 메모리 셀 어레이부의 제 2 실시예에 따른 세부 회로도.
도 11은 도 10의 메모리 셀 어레이부의 동작 타이밍도.
본 발명은 불휘발성 강유전체 메모리를 포함하는 RFID 장치에 관한 것으로서, 보다 상세하게는 비트라인 캐패시턴스를 조절가능하도록 하여 비트라인 센싱 마진을 최적화하고 전력소모를 최소화하는 기술이다.
일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이터가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
상술된 FeRAM에 관한 기술내용은 본 발명과 동일 발명자에 의해 출원된 대한민국 특허 출원 제 2001-57275호에 개시된 바 있다. 따라서, FeRAM에 관한 기본적인 구성 및 그 동작에 관한 자세한 설명은 생략하기로 한다.
이러한 FeRAM을 포함한 RFID(Radio Frequency identification) 장치를 도 1에 도시하고 있다.
도 1은 종래의 기술에 따른 RFID 장치의 전체 구성도이다.
종래의 RFID(10)는 크게 아날로그 블록(20)과, 디지털 블록(30) 및 FeRAM(40)을 구비한다. 아날로그 블록(20)은 전압 멀티플라이어(Voltage Multiplier;21), 전압 리미터(Voltage Limiter;22), 모듈레이터(Modulator;23), 디모듈레이터(Demodulator;24), 전압 더블러(Voltage Doubler;25), 파워온 리셋부(Power On Reset;26), 클럭 발생부(27) 및 안테나(28)를 구비한다.
또한, FeRAM(40)은 1T1C/2T2C 셀 회로를 포함하고, 데이터를 리드/라이트할 수 있다.
도 2는 도 1의 RFID 장치(10)의 전류소모와 전압 멀티플라이어의 출력전압과의 관계를 나타내는 파형도이다. RFID 장치(10)는 A 그래프와 같이 동작전류양이 적으면 전압 발생기인 도 1의 전압 멀티플라이어(21)의 출력전압 VDD이 높아지게 되고 B 그래프와 같이 전류양이 많으면 출력전압 VDD이 낮아지게 된다.
도 3은 도 1의 불휘발성 강유전체 메모리 장치의 메모리 셀 어레이부의 상세 회로도이다.
메모리 셀 어레이부는 셀 어레이(41), 센스앰프(42), 및 비트라인 균등화부(43)를 구비한다.
셀 어레이(41)는 비트라인쌍 BL, /BL과 복수개의 워드라인 WL과 플레이트라인 PL에 접속되는 복수개의 셀을 구비한다. 복수개의 셀 각각은 플레이트라인 PL과 비트라인쌍 BL, /BL사이에 각각 직렬연결되는 강유전체 캐패시터 FC 와 트랜지스터 T를 구비한다.이때, 강유전체 캐패시터 T는 워드라인 WL에 의해 제어된다.
센스앰프(42)는 비트라인쌍 BL, /BL 사이에 연결되어 센스앰프 인에이블신호 SEN에 의해 인에이블되면 비트라인쌍 BL, /BL의 전압차에 의해 데이터를 증폭한다.
비트라인 균등화부(43)는 접지전압단과 비트라인쌍 BL, /BL에 각각 연결되고 비트라인 균등화신호 BLEQ에 의해 제어되어 비트라인쌍 BL, /BL을 균등화시키는 복수개의 엔모스 트랜지스터 NM1~NM3를 구비한다.
도 4는 도 3의 메모리 셀 어레이부(41)의 동작 특성에 관한 파형도이다.
셀 저장 캐패시턴스에 비해 비트라인 캐패시턴스 CBL가 너무 작아서 타겟포인트(최적의 센싱전압마진)보다 훨씬 낮은 전압레벨에서 그 동작영역(C)이 형성됨을 알 수 있다.
이와같이, 데이터를 리드/라이트하기 위해 셀 데이터 쉐어링을 충분히 하기 위해 최적의 센싱전압마진이 요구되는데, 종래의 FeRAM(40)은 히스테리시스 루프(hysteresis loop) 곡선을 이용하기 때문에 비트라인 캐패시턴스 CBL가 너무 작거나 너무 크면 센싱전압마진이 악화된다.
즉, 비트라인 캐패시턴스 CBL가 너무 작아도 셀 데이터의 쉐어링 시 충분히 디스트럭티브(destructive)동작을 수행할 수 없기 때문에 비트라인 센싱 전압 마진이 나빠지는 한편, 비트라인 캐패시턴스 CBL가 너무 커도 셀 데이터의 쉐어링 시 디스트럭티브 동작은 충분히 수행되나 디벨롭전압이 너무 작아 비트라인 센싱 전압 마진이 나빠지게 된다.
특히, 도 1과 같은 RFID(Radio Frequency identification) 장치와 같이 칩의 사이즈가 작은 경우 내장 메모리(Embedded memory)의 용량이 아주 작게 된다. 즉, 내장된 FeRAM(40)은 256비트 즉, 셀 어레이가 32개의 로오(row)와 8개의 컬럼(column)으로 구성되고, 8개의 병렬 입출력버스 동작에 의해 셀 데이터를 리드/라이트하게 된다.
이와같이, 32개의 로오에 연결된 단위 셀들이 한개의 비트라인에 연결되기 때문에 상대적으로 셀 캐패시터의 용량에 비해 비트라인의 고유(intrinsic) 캐패시턴스가 작게 된다. 그에 따라, 셀 데이터 쉐어링 시 비트라인에 최적의 센싱 전압마진을 확보할 수가 없는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 셀 데이터 쉐어링시에 비트라인 캐패시턴스를 조절하여 센싱전압 마진을 최적화 하고 전력소모를 최소화하는데 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 불휘발성 강유전체 메모리를 포함하는 RFID 장치는, 외부 통신기기와 데이터를 송수신하는 아날로그 블록과, 상기 아날로그 블록으로부터 전원전압 및 데이터 전송을 위한 신호를 인가받고 상기 아날로그 블록에 응답신호를 전송하며 메모리 제어신호를 출력하는 디지털 블록과 상기 메모리 제어신호에 의해 제어되어 셀 데이터를 리드/라이트 하되, 비트라인쌍의 캐패시턴스가 제어되는 FeRAM을 포함함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 5는 본 발명의 실시예에 따른 RFID 장치의 전체 구성도이다.
본 발명의 RFID(100)는 크게 아날로그 블록(200)과, 디지털 블록(300) 및 비트라인 캐패시턴스 제어가능 FeRAM(400)을 구비한다.
여기서, 아날로그 블록(200)은 전압 멀티플라이어(Voltage Multiplier;210), 전압 리미터(Voltage Limiter;220), 모듈레이터(Modulator;230), 디모듈레이터(Demodulator;240), 전압 더블러(Voltage Doubler;250), 파워온 리셋부(Power On Reset;260), 클럭 발생부(270) 및 안테나(280)를 구비한다.
그리고, 아날로그 블록(200)의 안테나(280)는 외부의 리더기 또는 라이터기와 데이터를 송수신하기 위한 구성이다. 전압 멀티플라이어(210)는 안테나(280)로부터 인가되는 전송 주파수에 의해 RFID(100)의 전원 VDD을 생성한다. 전압 리미터(220)는 안테나(280)로부터 인가된 전송 주파수에 전송 전압의 크기를 제한하여 디모듈레이터(24)에 출력한다.
또한, 모듈레이터(230)는 디지탈 블록(300)으로부터 인가되는 응답 신호 Response를 모듈레이팅하여 안테나(280)에 전송한다. 디모듈레이터(240)는 전압 멀티플라이어(210)와 전압 리미터(220)의 출력전압에 따라 안테나(280)로부터 인가되는 전송 주파수에서 동작 명령 신호를 검출하여 명령신호 CMD를 디지털 블록(300)에 출력한다.
전압 더블러(200)는 전압 멀티플라이어(210)로부터 인가되는 전압 VDD을 승압하여 2배의 승압전압 VDD2를 비트라인 캐패시턴스 제어가능 FeRAM(400)에 공급한다. 파워온 리셋부(260)는 전압 멀티플라이어(210)의 출력 전압 VDD을 감지하여 리셋 동작을 제어하기 위한 파워 온 리셋신호 POR를 디지털 블록(300)에 출력한다. 클럭 발생부(270)는 전압 멀티플라이어(210)의 출력 전압 VDD에 따라 디지털 블록(30)의 동작을 제어하기 위한 클럭 CLK를 디지털 블록(300)에 공급한다.
또한, 상술된 디지털 블록(300)은 아날로그 블록(200)으로부터 전원전압 VDD, 파워 온 리셋신호 POR, 클럭 CLK 및 명령신호 CMD를 인가받고, 아날로그 블록(200)에 응답신호 Response를 출력한다. 그리고, 디지털 블록(300)은 어드레스 ADD, 입/출력 데이터 I/O, 제어신호 CTR 및 클럭 CLK을 비트라인 캐패시턴스 제어가능 FeRAM(400)에 출력한다.
또한, 비트라인 캐패시턴스 제어가능 FeRAM(400)은 256 비트이며 셀 어레이는 32개의 로오(row)와 8개의 컬럼(column)으로 구성된다.
도 6은 도 5의 비트라인 캐패시턴스 제어가능한 FeRAM(400)의 구성도이다.
비트라인 캐패시턴스 제어가능 FeRAM(400)은 워드라인 디코더(410), 제어신호블록(420), 메모리 셀 어레이부(430) 및 센스앰프 및 입출력버퍼(440)를 구비한다.
워드라인 디코더(410)는 어드레스 ADD[7:0]를 디코딩하여 메모리 셀 어레이부(430)에 출력한다. 제어신호블록(420)는 칩인에이블신호 CE, 라이트 인에이블신호 RE, 및 라이트 인에이블신호 WE를 수신하여 리드/라이트 동작을 위한 제어신호를 워드라인 디코더(410) 및 센스앰프 및 입출력버퍼(440)로 출력한다.
메모리 셀 어레이부(430)는 복수개의 메모리 셀을 구비하고, 워드라인 디코더(440)로부터 출력된 어드레스신호에 의해 복수개의 메모리 셀 중 하나가 선택되어진다.
센스앰프 및 입출력버퍼(440)는 선택된 셀의 데이터를 센싱 및 증폭하여 출력하거나 외부로부터 입력되는 데이터를 메모리 셀 어레이부(430)에 전달한다.
도 7은 도 6의 메모리 셀 어레이부(430)의 제 1 실시예에 따른 세부 회로도이다.
메모리 셀 어레이부(430)는 셀 어레이(431), 센스앰프(432), 비트라인 균등화부(433), 및 비트라인 캐패시턴스 매칭부(434)를 구비한다.
셀 어레이(431)는 비트라인쌍 BL, /BL과 복수개의 워드라인 WL과 플레이트라인 PL에 접속되는 복수개의 셀을 구비한다. 복수개의 셀 각각은 플레이트라인 PL과 비트라인쌍 BL, /BL사이에 각각 직렬연결되는 강유전체 캐패시터 FC와 엔모스 트랜지스터 T를 구비한다.이때, 엔모스 트랜지스터 T T는 워드라인 WL에 의해 제어된다.
센스앰프(434)는 비트라인쌍 BL, /BL 사이에 연결되어 센스앰프 인에이블신호 SEN에 의해 인에이블되면 비트라인쌍 BL, /BL의 전압차에 의해 데이터를 증폭한다.
비트라인 균등화부(433)는 접지전압단과 비트라인쌍 BL, /BL에 각각 연결되고 비트라인 균등화신호 BLEQ에 의해 제어되어 비트라인쌍 BL, /BL을 균등화시키는 복수개의 엔모스 트랜지스터 NM1~NM3를 구비한다.
비트라인 캐패시턴스 매칭부(434)는 비트라인쌍 BL, /BL과 접지전압단 사이에 각각 접속되는 매칭 캐패시터 Cm을 구비한다.
따라서, 비트라인쌍 BL, /BL에 걸리는 총 비트라인 캐패시턴스 CBL는 비트라인 고유캐패시터 Ci와 매칭 캐패시터 Cm의 합이 된다. 그에 따라, 비트라인에서의 전력소모 P는 아래 수학식 1과 같다.
Figure 112005028500891-PAT00001
상기 수학식 1과 같이, 비트라인의 전력소모 P는 비트라인 캐패시턴스 CBL 및 동작전압의 제곱에 비례하고 동작 주파수에 비례한다.
따라서, 셀 데이터 쉐어링 시에는 상기 도 7과 같이, 매칭 캐패시터 Cm을 추가함으로써 비트라인 캐패시턴스 CBL의 용량을 증가시켜 센싱전압마진을 최적화 시킬 수 있다.
도 8은 도 7의 메모리 셀 어레이부(430)의 동작특성에 관한 파형도이다.
비트라인 캐패시턴스 CBL는 비트라인 고유캐패시터 Ci와 매칭 캐패시터 Cm의 용량의 합에 의해 결정되므로 셀 저장 캐패시턴스와 비트라인 캐패시턴스 CBL가 비슷하게 되어, 타겟포인트(최적의 센싱마진전압레벨)에 근접한 전압레벨에서 동작영역(D)이 형성됨을 알 수 있다. 즉, 최적의 센상 전압 마진조건에서 동작영역(D)이 형성된다.
도 9는 도 7의 메모리 셀 어레이부(430)의 동작 타이밍도이다.
먼저, t0, t1 구간은 비트라인을 접지전압레벨로 프리차지하기 위한 구간이다.
워드라인 WL은 t1, t2, t3 구간에서 활성화되고, 플레이트라인 PL은 t1, t2 구간에서 활성화된다. 센스앰프 인에이블신호 SEN는 t2, t3 구간에서 활성화되고 비트라인 균등화신호 BLEQ는 t0,t4 구간에서 활성화된다. 비트라인쌍 BL, /BL은 t2, t3 구간에서 디벨롭되어 데이터을 증폭한다.
즉, 워드라인 WL이 활성화되고 센스앰프 인에이블신호 SEN이 활성화되면 센스앰프(432)가 구동하기 시작하여 t1 구간에서 차지 쉐어링을 한 후, t2, t3 구간에서 비트라인쌍 BL, /BL이 디벨롭되어 데이터를 증폭한다.
이때, t2 구간에서는 데이터 "0"이 리라이트 되고 t3 구간에서는 데이터 "1"이 리라이트된다.
도 10은 도 6의 메모리 셀 어레이부(430)의 제 2 실시예에 따른 세부 회로도이다.
도 10의 메모리 셀 어레이부(430)는 도 7의 구성과 유사하고, 비트라인 캐패시턴스 매칭부(438)의 구성만 다르므로 비트라인 캐패시턴스 매칭부(438)에 대한 설명만 구체적으로 기재하기로 한다.
제 2 실시예에 따른 비트라인 캐패시턴스 매칭부(438)는 비트라인쌍 BL, /BL과 접지전압단 사이에 각각 직렬연결되는 매칭 캐패시터 Cm와 매칭제어부(439)를 구비한다. 매칭제어부(439)는 엔모스 트랜지스터 NM4, NM5를 구비하고, 엔모스 트랜지스터 NM4, NM5는 매칭제어신호 CON_CM에 의해 제어되어 매칭 캐패시터 Cm와 비트라인쌍 BL, /BL과의 연결을 제어한다.
즉, 엔모스 트랜지스터 NM4가 턴온되면 비트라인 캐패시턴스 CBL는 고유 캐패시터 Ci와 매칭 캐패시터 Cm의 용량의 합이 되어, 비트라인 BL에서의 전력소모 P는 상기 수학식 1과 같이 비트라인 캐패시턴스 CBL(Ci+Cm)와 동작전압 V의 제곱에 비례하고 동작주파수 f에 비례한다.
한편, 엔모스 트랜지스터 NM4가 턴오프되면 비트라인 캐패시턴스 CBL는 고유 캐패시터 Ci에 의해서만 결정되므로, 비트라인에서의 전력소모 P는 아래수학식 2와 같다.
Figure 112005028500891-PAT00002
이와같이, 제 2 실시예에서는 비트라인 BL, /BL과 매칭 캐패시터 Cm의 연결을 제어하여 셀 데이터 쉐어링구간(도 11의 t2)시에는 비트라인쌍 BL, /BL에 매칭 캐패시터 Cm을 연결시켜 비트라인 캐패시턴스 CBL를 증가시키고, 전류소모가 큰 데이터 증폭구간(도 11의 t3, t4)에서는 비트라인쌍 BL, /BL에 매칭 캐패시터 Cm의 연결을 컷팅시켜 비트라인 캐패시턴스 CBL를 감소시킨다.
도 11은 도 10의 메모리 셀 어레이부(430)의 동작 타이밍도이다.
먼저, t0, t5 구간은 접지전압레벨로 비트라인을 프리차지하기 위한 구간이다.
워드라인 WL은 t1, t2, t3, t4 구간에서 활성화되고, 플레이트라인 PL은 t1, t2, t3 구간에서 활성화된다. 센스앰프 인에이블신호 SEN는 t3, t4 구간에서 활성화되고 비트라인 균등화신호 BLEQ는 t0, t5 구간에서 활성화되며, 매칭제어신호 CON_CM는 t0, t1, t5 구간에서 활성화된다.
그에 따라, 비트라인쌍 BL, /BL은 t1 구간에서 셀 데이터 쉐어링을 수행하고, t2 구간에서 매칭 제어신호 CON_CM가 비활성화되므로 엔모스 트랜지스터 NM4가 턴오프되므로 비트라인쌍 BL, /BL 증폭시에 비트라인 캐패시턴스는 고유캐패시터 Ci의 용량에 의해 결정된다.
이어서, t3, t4 구간에서 센스앰프 인에이블신호 SEN이 활성화됨에 따라 비트라인쌍 BL, /BL이 디벨롭하기 시작하여 셀 데이터를 증폭하고 t3 구간에서 데이터 "0"가 리라이트되고 t4 구간에서 데이터 "1"이 리라이트된다. 따라서, 전력소모가 큰 증폭구간인 t3, t4 구간에서는 비트라인 BL, /BL의 전력소모 P가 수학 2와 같이 최소화된다
이와같이, 본 발명은 셀 데이터 쉐어링 시에는 최적의 센싱마진을 위해 매칭 캐패시터 Cm를 추가로 연결시켜 비트라인 캐패시턴스의 크기를 증가시키고 비트라인쌍 증폭시에는 최소의 전력소모를 위해 매칭 캐패시터 Cm의 연결을 컷팅시킨다.
이상에서 설명한 바와 같이, 본 발명은 RFID 장치 내의 불휘발성 강유전체 메모리의 셀 데이터 쉐어링시에 비트라인 매칭 캐패시턴스를 조절하여 센싱전압 마진을 최적화 하고 전력소모를 최소화하는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

  1. 외부 통신기기와 데이터를 송수신하는 아날로그 블록;
    상기 아날로그 블록으로부터 전원전압 및 데이터 전송을 위한 신호를 인가받고 상기 아날로그 블록에 응답신호를 전송하며 메모리 제어신호를 출력하는 디지털 블록; 및
    상기 메모리 제어신호에 의해 제어되어 셀 데이터를 리드/라이트 하되, 비트라인쌍의 캐패시턴스가 제어되는 FeRAM을 포함함을 특징으로 하는 RFID 장치.
  2. 제 1항에 있어서, 상기 FeRAM은,
    어드레스신호를 디코딩하는 워드라인 디코더;
    복수개의 단위 셀을 구비하는 메모리 셀 어레이부;
    상기 워드라인 디코더의 출력신호에 의해 상기 복수개의 단위 셀 중 선택된 단위 셀의 데이터를 센싱하여 출력하거나 외부로부터 입력된 데이터를 상기 메모리 셀 어레이부에 전달하는 센스앰프 및 입출력 버퍼; 및
    상기 메모리 제어신호를 수신하여 상기 워드라인 디코더 및 상기 센스앰프 및 입출력버퍼를 제어하는 제어신호 블록을 구비하는 것을 특징으로 하는 RFID 장치.
  3. 제 2항에 있어서, 상기 셀 어레이부는
    비트라인쌍, 복수개의 워드라인, 및 복수개의 플레이트라인이 교차하는 영역에 단위셀을 구비하는 셀 어레이;
    상기 비트라인쌍에 양단이 접속되고 센스앰프 인에이블신호에 의해 제어되어 상기 비트라인쌍의 데이터를 증폭하는 센스앰프;
    상기 비트라인쌍을 일정레벨로 균등화시키는 비트라인 균등화부; 및
    상기 비트라인쌍의 캐패시턴스를 조절하는 비트라인 캐패시턴스 매칭부를 구비하는 것을 특징으로 하는 RFID 장치.
  4. 제 3항에 있어서, 상기 비트라인 캐패시턴스 매칭부는,
    상기 비트라인쌍과 접지전압단 사이에 각각 충전수단을 구비함을 특징으로 하는 RFID 장치.
  5. 제 3항에 있어서, 상기 비트라인 캐패시턴스 매칭부는,
    상기 비트라인쌍과 접지전압단 사이에 구비되는 충전수단; 및
    상기 충전수단과 상기 비트라인쌍의 접속을 제어하는 매칭제어수단을 구비하는 것을 특징으로 하는 RFID 장치.
  6. 제 5항에 있어서, 상기 매칭제어수단은,
    셀 데이터 쉐어링시에는 턴온되어 상기 충전수단을 상기 비트라인쌍에 연결시키고 비트라인쌍의 데이터의 증폭시에는 턴오프되는 스위칭소자를 구비하는 것을 특징으로 하는 RFID 장치.
  7. 제 6항에 있어서, 상기 스위칭소자는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 RFID 장치.
  8. 제 3항에 있어서, 상기 셀 어레이는,
    로오 방향으로 배열되는 비트라인쌍;
    상기 비트라인쌍과 수직 방향으로 배열된 복수개의 워드라인;
    상기 복수개의 워드라인과 교대로 배열된 복수개의 플레이트라인; 및
    상기 비트라인쌍, 상기 복수개의 플레이트라인, 및 상기 복수개의 워드라인이 교차하는 영역에 위치하여 로오 및 컬럼 방향으로 배열된 복수개의 단위 셀 어레이 그룹을 구비함을 특징으로 하는 RFID 장치.
  9. 제 7항에 있어서, 상기 복수개의 단위 셀 어레이 그룹은,
    강유전체 캐패시터; 및
    상기 강유전체 캐패시터와 상기 비트라인쌍간의 연결을 제어하는 스위칭소자를 구비함을 특징으로 하는 RFID 장치.
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