KR20060101786A - 데이지 체인형 칩에 있어서 고정된 위상 클록 및 스트로브신호 - Google Patents

데이지 체인형 칩에 있어서 고정된 위상 클록 및 스트로브신호 Download PDF

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KR20060101786A
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Abstract

일부 실시예에서, 칩은 제1 및 제2 수신 데이터 신호와 제1 및 제2 수신 스트로브 신호를 각각 제공하는 제1 및 제2 포트를 포함한다. 내부 클록 신호는 제1 수신 스트로브 신호에 대해 고정된 위상 관계(fixed phase relationship)를 가지며, 제2 수신 스트로브 신호는 내부 클록 신호와 임의의(arbitrary) 위상 관계를 갖는다. 제1 및 제2 쓰기 블록은 제1 및 제2 수신 데이터 신호를 각각 제1 및 제2 수신 스트로브 신호와 동기화되어(synchronously) 래치(latch)한다. 다른 실시예들이 설명되고 청구된다.
고정 위상, 클록, 스트로브 신호, 데이터

Description

데이지 체인형 칩에 있어서 고정된 위상 클록 및 스트로브 신호{FIXED PHASE CLOCK AND STROBE SIGNALS IN DAISY CHAINED CHIPS}
본 발명은 집적 회로 칩, 보다 구체적으로는 고정된 위상 관계를 갖는 스트로브 신호 및 클록 신호를 포함하는 데이지 체인형 칩에 관한 것이다.
멀티-드롭 버스(multi-drop bus)는 둘 이상의 칩들을 컨덕터들의 세트로 접속시키는데 사용된다. 일반적으로 DRAM(Dynamic Random Access Memory) 장치가 멀티-드롭 버스에 사용되어 왔다. 멀티-드롭 버스는 버스 채널에서 왜곡을 생성하고 대역폭을 제한하는 전기적 불연속을 가질 수 있다. 동기식 시스템(synchronous system)에서 클록은 각각의 칩으로 분배된다. 클록은 보통 유사한 멀티-드롭 방식으로 분배되어 클록 채널의 대역폭을 제한한다. 클록 채널의 대역폭을 증가시키는 한가지 방법은 클록의 다수 복제본들(multiple copies)을 DIMM(dual in line memory module)과 같은 메모리 모듈로 보내어(drive) 로드(loading)를 제한하는 것이다. 다른 접근법은 PLL(phase locked loop) 컴포넌트를 DIMM상에 위치시켜 이를 DRAM 장치들로 보내는데 사용하는 것이다. 그러나, 이러한 접근법들은 시스템에 있어 비용 및 전력 소비를 증가시킬 수 있다.
멀티-드롭 시스템의 대안으로서, 점단위 상호접속(point-to-point interconnect)이 로드를 줄이고 전기적 불연속을 방지하기 위해 사용되었다. 또한, 데이지 체인형 칩들이 제안되었다.
본 발명의 실시예들의 이하 상세한 설명과 첨부된 도면으로부터 본 발명이 완전히 이해될 것이나, 이는 본 발명을 설명된 특정 실시예로 한정하는 것이 아니라 설명 및 이해의 목적을 위한 것으로 생각되어야 한다.
도 1은 본 발명의 일부 실시예에 따른 시스템을 나타내는 개략적인 블럭도.
도 2는 본 발명의 일부 실시예에 따른 도 1의 칩의 일부 상세를 나타내는 개략적인 블럭도.
도 3 및 4는 타이밍도의 예를 도시한 도면.
도 5는 본 발명의 일부 실시예에 따른 도 2의 상세에 대한 대안을 도시한 도면.
도 6 및 7은 본 발명의 일부 실시예에 따른 시스템을 나타낸 블럭도.
도 8 및 9는 본 발명의 일부 실시예에 따른 메모리 모듈을 포함하는 시스템을 나타내는 블럭도.
도 10은 본 발명의 일부 실시예에 따른 송신기 및 수신기의 상세를 나타내는 개략도.
도 11은 본 발명의 일부 실시예에 따른 수신기의 상세를 나타내는 개략도.
A. 개관
도 1에서, 데이지 체인형 점단위 시스템(daisy chained point to point system)은 칩들(20, 30 및 40)을 포함한다. 일례로, 칩(20)은 메모리 컨트롤러를 포함하거나 메모리 장치가 될 수 있고 칩들(30 및 40)은 메모리 장치가 될 수 있으나, 이 칩들은 메모리 컨트롤러나 메모리 장치 이외의 것이 될 수도 있다. 칩들(20 및 30)은 적어도 컨덕터들(50)상을 흐르는 데이터 신호 및 컨덕터(56)상을 흐르는 제1 외부 스트로브 신호를 통해 서로 통신한다. 이와 마찬가지로, 칩들(30 및 40)은 적어도 컨덕터들(70)상을 흐르는 데이터 신호 및 컨덕터(76)상을 흐르는 제2 외부 스트로브 신호를 통해 서로 통신한다. 외부 클록 신호(clk)는 컨덕터(들)(62)에서 칩(30)을 거쳐 컨덕터(들)(82)로 전달된다. 외부 클록 신호는 칩들(20 및/또는 40)에 사용되는 것과 동일한 클록 신호일 수 있으며 또는 서로 다른 클록 신호일 수도 있다. 데이터 신호는 개별적으로 공급되는 어드레스 신호와 커맨드 신호를 갖는 종래의 데이터 신호일 수 있으며, 또는 종래의 데이터 뿐만 아니라 종래의 데이터와 함께 시다중화되거나(time multiplexed) 패킷화된(packetized) 어드레스 및/또는 커맨드 정보를 포함하는, 보다 포괄적인 신호가 될 수 있다.
컨덕터(56)상을 흐르는 칩(20)에서 칩(30)으로의 제1 스트로브 신호에 대한 응답으로 제1 수신 스트로브 신호(first received strobe signal)가 생성된다. 컨덕터(76)상을 흐르는 칩(30)에서 칩(40)으로의 제2 외부 스트로브 신호에 대한 응답으로 제2 수신 스트로브 신호가 생성된다. 제1 수신 스트로브 신호는 칩(20)에 서 칩(30)으로 전달되는 데이터를 래치(latch)하는데 사용되고, 제2 수신 스트로브 신호는 칩(40)에서 칩(30)으로 전달되는 데이터를 래치하는데 사용된다. 칩(30)에 의해 사용되는 내부 클록 신호는 컨덕터(들)(62)상을 흐르는 외부 클록 신호로부터 생성된다.
컨덕터(56)상을 흐르는 제1 외부 스트로브 신호, 컨덕터(76)상을 흐르는 제2 외부 스트로브 신호, 및 컨덕터(들)(62)상을 흐르는 외부 클록 신호 사이의 위상 관계들(phase relationships)은 임의적(arbitrary)이다. 따라서, 내부 클록은 제1 수신 스트로브 신호 또는 제2 수신 스트로브 신호 중 하나와 고정된 위상 관계(fixed phase relationship)를 가질 수는 있으나 그 둘 모두와는 가질 수 없다. 고정된 위상 관계를 갖는 수신 스트로브 신호를 여기서는 고정된 위상 수신 스트로브 신호(fixed phase received strobe signal)라고 언급한다. 이러한 고정된 위상 관계를 만드는 한 가지 방법은 바로 내부 클록 신호의 위상을 바꾸는 것이다. 고정된 위상 관계가 없는 수신 스트로브 신호를 여기서는 임의의 위상 수신 스트로브 신호라고 언급한다.
본 명세서에서, 낮은 대기 시간 경로(low latency path)라는 용어는 임의의 위상 스트로브 신호가 아닌, 고정된 위상 수신 스트로브 신호 또는 내부 클록에 의해 데이터가 래치되는 데이터 경로를 나타낸다. 낮은 대기 시간 경로라고 불리우는 이유는, 내부 클록의 위상이 고정된 수신 스트로브 신호에 고정되어 그 경로들에 낮은 대기 시간을 제공하기 때문이다. 임의의 대기 시간 데이터 경로라는 용어는 임의의 위상 스트로브 신호에 의해 데이터가 래치되는 데이터 경로를 나타낸다. 임의의 대기 시간 데이터 경로들은 낮은 대기 시간 데이터 경로들보다 긴 대기 시간을 가질 수 있는데, 이는 내부 클록이 수신되기를 기다리는 동안 필요 이상으로 데이터가 래치에서 대기할 수 있기 때문이다. 일부 실시예에서, 임의의 대기 시간 데이터 경로의 대기 시간은 낮은 대기 시간 경로의 대기 시간에 비해 더 길거나 동일하며 더 짧지는 않다. 다른 실시예에서, 임의의 대기 시간 데이터 경로의 대기 시간은 낮은 대기 시간 데이터 경로의 대기 시간보다 약간 짧을 수 있을 수 있고, 동일하거나 더 길 수도 있다.
칩(30)은 칩들(20 및 40) 사이의 중계기(repeater)의 역할을 하며, 단지 데이터를 중계하는 것 이외의 동작(예컨대, 데이터 저장)을 할 수도 있다. 즉, 칩(30)은 칩(20)으로부터 수신한 적어도 일부의 데이터를 칩(40)으로 중계(재송신)하고, 칩(40)으로부터 수신한 적어도 일부의 데이터를 칩(20)으로 중계한다. 실시예에 따라서는, 칩들(20 및 40) 또한 중계기일 수 있고 아닐 수도 있다.
B. 낮은 대기 시간 데이터 경로에 대한 클록킹(clocking)의 예
도 2는 본 발명의 일부 실시예에 따른 칩(30)의 상세를 제공하고 있으나, 다양한 다른 상세들도 사용될 수 있다. 수신기들(102 및 142) 및 송신기들(104 및 144)은 제1 포트(92)를 형성하고, 수신기들(136 및 176) 및 송신기들(138 및 178)은 제2 포트(94)를 형성한다. 어느 포트에 제1 포트라고 이름 붙이고 어느 포트에 제2 포트라고 이름 붙일지는 임의적인 것임을 유의하여야 한다. 송신기들(104 및 138) 및 수신기들(102 및 136)은 각각의 포트상에 있는 다수의 데이터 송신기들 및 수신기들을 나타내고 있으나, 포트당 하나의 송신기 및 수신기만 있을 수도 있다. 도 2는 또한 도 1의 컨덕터들(56 및 76)을 도시한다. 도 2의 실시예에서는 도 1의 외부 클록 신호(clk)가 차동 클록(differential clock; Clk 및 Clk#)이지만, 싱글 엔드형(single-ended)이 될 수도 있다. 차동 외부 클록 신호들(Clk 및 Clk#)을 전달하는 컨덕터들(62A 및 62B) 및 컨덕터들(82A 및 82B)은 각각 도 1의 컨덕터(들)(62 및 82)의 예이다. 높은 대역폭, 낮은 지터(jitter) 클록은 각각의 인터페이스에서 축적될 수 있는 지터를 감소시키는데 도움을 준다. 지터를 감소시키기 위해, 클록을 차동적으로 제공하는 방법 외에 낮은 전압 스윙(swing)이 사용될 수도 있다. 또한, 예를 들어 수신기(186) 및 송신기(188)는 전류-모드(current-mode) 차동 증폭기들을 포함할 수 있다. 데이터 및 외부 스트로브 신호들은 완전 전압 스윙(full voltage swing) 또는 낮은 전압 스윙(low voltage swing) 신호일 수 있다.
외부 차동 클록 신호(Clk, Clk#)는 컨덕터들(190A 및 190B)상을 흐르는 외부 차동 클록 신호를 DLL(dealy locked loop; 196) 회로 및 송신기(188)로 보내는 수신기(186)에 의해 수신된다. 송신기(188)는 외부 차동 클록 신호를 컨덕터들(82A 및 82B)로 보내어 다른 칩이 그것을 수신하도록 하거나 종결되도록(terminated) 할 수 있다. 수신기(186)에 의해 제공되는 버퍼링(buffering)이 높은 공급 및 공통 모드 제거(high supply and common mode rejection), 및 매우 작은 지터를 제공하도록 설계될 수 있다. DLL 회로(196)는 버퍼링된 외부 차동 클록 신호로 락(lock)하고, 외부 차동 클록 신호의 특정 위상(예컨대, 180도)으로 락하고 예컨대, DLL 탭(tap)에서 완전한 클록 사이클을 가로질러 4개의 균등한 간격의 지연(equally spaced delays)을 생성하도록 선택된다. 간격이 있는 지연들은 탭들을 통해 인터폴레이터(interpolator; 172)로 공급되어 예컨대 360도에 걸쳐 32 단계로 조정가능한 지연을 제공할 수 있다. 인터폴레이터(172)는 위상 조정된 내부 차동 클록 신호{Clk(I), Clk#(I)}를 버퍼(162)를 통하여 노드 A로 제공한다(신호 종단이 될 수도 있다). 노드 A의 위상 조정된 내부 차동 클록 신호는 읽기 블록(read block; 16 및 124) 및 리셋 동기화 장치(reset synchronizer; 158 및 164)에 제공된다.
일부 실시예에서, 위상 조정된 내부 차동 클록 신호는 어레이(100)와 읽기 블록들(116 및 124) 사이를 통과하는 데이터 신호들에 대하여 이중 데이터 속도 클록킹(double data rate clocking)을 제공하지만, 예컨대, 싱글 데이터 속도(single data rate) 또는 4중 데이터 속도(quad-data rate) 등도 가능할 수 있다. 일부 실시예에서, 어레이(100)와 읽기 블록(116) 사이에 각각의 컨턱터들(50 및 70)을 위한 두개의 컨덕터들이 각각의 방향으로 존재한다. 각각의 방향으로 두개의 컨덕터들이 존재하는 이유는, 예컨대 어레이(100)가 포트 인터페이스의 1/2 주파수로 동작할 수 있으므로 동일한 데이터를 얻기 위해서는 2배 만큼의 컨덕터들이 사용되어야하기 때문이다. 도 2에서, 어레이(100)와 읽기 블록들(116 및 124) 사이의 컨덕터들이 단방향성(unidirectional)인 것으로 도시되었으나, 이들은 양방향성(bi-directional)일 수도 있다. 또한, 어레이(100)와 각각의 읽기 블록들 사이에 {컨덕터들(50 및 70) 중 각각의 컨덕터에 대해} 두개의 컨덕터가 아니라 각각의 방향으로 하나의 컨덕터, 또는 하나의 양방향성 컨덕터만이 존재할 수도 있다. 어레 이(100)는 모든 실시예들에서 필요한 것은 아니다.
일부 실시예에서, 컨덕터들(50 및 70)상을 흐르는 데이터 신호들 및 컨덕터들(56 및 76)상을 흐르는 외부 스트로브 신호들은 동시적 양방향성(SBD; simultaneous bidirectional) 신호로서 송신된다. 다른 방법으로, 데이터 및 스트로브 신호들은 단방향성 신호 또는 순차적 양방향성 신호(sequential bi-directional signal)가 될 수 있다. 데이터 및 스트로브 컨덕터들은 싱글 엔드형 또는 차동형일 수 있다.
컨덕터들(50-1 및 70-1)상을 흐르는 데이터 신호를 탐지하게 되면, 수신기들(102 및 136)은 제1 및 제2 수신 데이터 신호를 버퍼들(108 및 134)로 제공하고, 그 다음으로 버퍼들은 수신 데이터 신호들을 쓰기 블록들(write blocks; 114 및 126)로 각각 제공한다. 일부 실시예에서, 쓰기 블록(114) 및 읽기 블록(116)은 선입선출 회로(FIFO circuit; 112)를 형성하여, 데이터가 노드 B의 스트로브 신호에 동기화되어(synchronously) FIFO에 써넣어지고 노드 A의 클록 신호에 동기화되어 FIFO로부터 읽혀진다. 이와 마찬가지로, 일부 실시예에서, 쓰기 블록(126) 및 읽기 블록(124)은 FIFO 회로(122)를 형성하여, 데이터가 노드 C의 스트로브 신호에 동기화되어 FIFO에 써넣어지고 노드 A의 클록 신호에 동기화되어 FIFO로부터 읽혀진다. 리셋 동기화 장치들(reset synchronizers; 158 및 164)은 리셋이 될 때 쓰기 동작을 위한 포인터 및 읽기 동작을 위한 포인터를 원하는 위치에서 시작시키며, 쓰기 동작 및 읽기 동작 사이의 대기 시간이 너무 길거나 짧지 않도록 유지할 수도 있다(이하 논의됨).
일부 실시예에서, 컨덕터들(56 및 76)상을 흐르는 외부 스트로브 신호들은 컨덕터들(50-1 및 70-1)상을 흐르는 수신 데이터 신호들과 각각 동상(in phase)이다. 이러한 경우, 수신 스트로브 신호들은 지연 회로들(150 및 174)에 의해 예컨대 90도 만큼 지연되고 버퍼들(152 및 170)에 의해 출력되어, 제1 및 제2 수신 스트로브 신호들을 각각 노드 B 및 노드 C에 제공할 수 있게 된다. 도 2의 경우, 제1 및 제2 수신 스트로브 신호 역시 지연된 수신 스트로브 신호들이다. 그 다음, 제1 및 제2 수신 스트로브 신호는 쓰기 블록들(114 및 126)에 의해 버퍼들(108 및 134)로부터 수신된 수신 데이터 신호들에 대해 필요한(desired) 위상 관계를 갖는다. 노드 B 및 노드 C의 수신 스트로브 신호들은 블록들(114 및 126)에 의해 사용되어 수신 데이터 신호들을 래치한다(다른 방법으로, 데이터 신호들이 이미 외부 스트로브 신호들과 원하는 위상 관계를 가지고 있어서, 많은 지연이 필요하지 않을 수도 있다). 수신 스트로브 신호들은 차동형이거나 싱글 엔드형일 수 있다. 버퍼들(108 및 152, 134 및 170, 및 162)은 필요한 지연 및 신호 전달을 제공한다. 버퍼들(108 및 152, 134 및 170, 및 162)은 필요한 바에 따라 신중하게 매칭된다(matched).
제1 수신 스트로브 신호는 노드 B와 A 사이에서 필요한 위상 지연 차이, 즉 FIFO(112)로 써넣는 동작과 FIFO(112)로부터 읽는 동작 사이에서 필요한 위상 지연 차이를 생성하기 위해 DLL(196)의 제어를 받아 지연 회로(154)에 의해 더 지연된다. 도 2의 예에서, 지연 회로들(150, 154 및 174)은 마스터(master)로 동작하는 DLL 회로(196)에 의해 제어되는 저전력 소비 슬레이브 지연 회로들(low power consuming slave delay circuits)이다. 인터폴레이터(172)는 지연 회로(154)로부터의 더 지연된 제1 수신 스트로브 신호와 노드 A로부터의 위상 조정된 내부 클록 신호의 적어도 일부를 수신하여, 위상 조정된 내부 클록 신호가 지연 회로(154)로부터의 더 지연된 수신 스트로브 신호와 동상이 되도록 조정한다. 따라서, 도 2의 예에서, 제1 수신 스트로브 신호는 고정된 위상 수신 스트로브 신호이고, 제2 수신 스트로브 신호는 임의의 상 수신 스트로브 신호이다. 그러나, 도 2의 회로는 이와 반대의 경우가 되도록 변경될 수도 있다. 본 예에서, 지연은 90도이며 이는 FIFO(112)를 포함하는 데이터 경로들이 짧은 대기 시간을 갖게 한다. FIFO(122)에 써넣어진 데이터가 읽혀지기까지 (논의된 제한 내의) 임의의 시간이 걸리기 때문에 쓰기 블록(126) 및 읽기 블록(124)를 모두 포함하는 데이터 경로들에서의 대기 시간은 임의적이다.
도 2의 예에서, 이하의 데이터 경로들은 낮은 대기 시간 경로들이다:
컨덕터(50-1)에서 수신기(102), 버퍼(108), 쓰기 블록(114), 읽기 블록(116) 및 송신기(138)를 거쳐 컨덕터(138)까지의 경로;
컨덕터(50-1)에서 수신기(102), 버퍼(108), 쓰기 블록(114) 및 읽기 블록(116)을 거쳐 어레이(100)까지의 경로;
어레이(100)에서 읽기 블록(116) 및 송신기(138)를 거쳐 컨덕터(70-1)까지의 경로; 및
어레이(100)에서 읽기 블록(124) 및 송신기(104)를 거쳐 컨덕터(50-1)까지의 경로.
도 2의 예에서, 이하의 경로들은 임의의 대기 시간 경로들이다:
컨덕터(70-1)에서 수신기(136), 버퍼(134), 쓰기 블록(126) 및 읽기 블록(124)를 거쳐 어레이(100)까지의 경로; 및
컨덕터(70-1)에서 수신기(136), 버퍼(134), 쓰기 블록(126), 읽기 블록(124) 및 송신기(104)를 거쳐 컨덕터(50-1)까지의 경로.
일례로, 도 3은 노드 B에서의 제1 수신 스트로브 신호가 쓰기 블록(114)에서의 수신 데이터 신호와 90도만큼 위상이 다른(out of phase) 것을 도시한다. 도 3에서, 노드 A에서의 위상 조정된 내부 클록 신호는 노드 B에서의 수신 스트로브 신호와 90도만큼 위상이 다르다. 도 4에서, 노드 A에서의 상 조정된 내부 클록 신호는 노드 C에서의 수신 스트로브 신호와 임의의 양만큼 위상이 다르다. 도 4에서의 임의의 위상 차이는 필요한 최소 위상 차이(예컨대 90°) + X°로 표현되며, 여기서 X는 예컨대 360°가 될 수 있다. 다른 실시예에서, X는 270°또는 450°와 같은 다른 양이 될 수 있다. 일부 실시예에서, 동기화 장치들(158 및 164)은 노드 A와 B 또는 노드 A와 C 사이의 위상 차이가 원하는 최소의 위상 차이(이 예에서는 90°)에 못 미치는 경우에는 쓰기와 읽기 사이에 위상 차이를 부가하고, 위상 차이가 최소 위상차 + X(이 예에서는 90°+ 360°)를 넘는 경우에는 위상 차이를 제거할 것이다. 노드 A 및 B 사이의 고정된 지연 때문에, 동기화 장치(158)는 위상 차이를 부가하거나 제거할 필요가 없을 수 있다. 필요한 최소 위상 차이가 90°라고 언급되었으나, 270°(즉, 1.5 비트 셀)와 같이 다른 양이 사용될 수 있다. 필요한 최소 위상 차이 및 부가 지연 X는 90°의 배수일 필요는 없다는 것을 유의하여야 한다.
일부 실시예에서, 칩(30)은 칩(20)으로부터 수신한 모든 데이터 신호들을 칩(40)으로 송신한다. 칩(30)은 또한 데이터 신호들이 칩(30)에서 사용되어야 할지{예컨대, 칩(30)에 저장} 아니면 단순히 칩(40)으로 전해져야 할지 결정한다. 칩(30)이 데이터를 사용할지를 결정하기 위한 기술들의 예로서 (1)현재 수신되는 데이터 신호의 특정 영역이 그것이 어떻게 사용되어야 할지 지시하도록 하는 기술, (2)이전에 수신된 데이터 신호의 영역이 미래의 데이터 신호가 어떻게 사용될지 지시하도록 하는 기술, 또는 (3)별개의 칩 선택 신호(chip select signal; 도시하지 않음)를 사용하는 기술들이 포함된다. 다른 실시예에서, 칩(30)은 칩(20)으로부터 수신하는 데이터 신호들의 일부만을 칩(40)으로 전달시키기만 할 것이다. 그러나, 데이터 신호들의 일부만을 전달하는 것은 상당한 복잡성 및/또는 지연을 부가시킬 것이다.
스트로브 생성 회로(156 및 180)는 송신기(144)에 의해 보내질 스트로브를 생성한다. 스트로브 생성은 일정하게(constant) 이루어질 수 있고 또는 데이터 신호들이 송신기들(104 및 138)에 의해 보내지는 시간의 주변에서만 일어나도록 게이트될(gated) 수 있다.
도 5는 도 2의 다른 회로를 도시한다. 도 5는 수신 스트로브 신호가 수신기(142)에서 인터폴레이터(172)로 제공된다는 점과, 노드 B와 인터폴레이터 사이에 지연 회로(154)가 존재하지 않는다는 점을 제외하고는 도 2와 유사하다. 다양한 다른 회로들이 사용될 수 있다.
C. 시스템 레벨의 부가적인 예들
도 6은 칩들(220, 230 및 240) 사이에 어드레스 및 커맨드 신호들을 전송하기 위한 컨덕터들(60 및 80)을 포함한다는 점을 제외하고는 도 1과 유사한 시스템을 도시하고 있다. 컨덕터들이 단방향성으로 도시되었으나, 일부 실시예에서는 양방향성일 수도 있다. 도 7은 칩(20)에서 칩(30)으로, 칩(30)에서 칩(40)으로 클록 신호가 전달된다는 점을 제외하고는 도 1과 유사하다.
도 8은 더 큰 데이지 체인형 점단위 시스템에서의 도 1의 칩들(20, 30 및 40)을 도시하는데, 여기서 칩(20)은 데이터 및 스트로브 신호들을 모듈(1)상의 메모리 칩들(M11, M21, M31 및 M41)로 제공하는 메모리 컨트롤러이다. 이 예에서, 칩(30)은 칩(M21)이고 칩(40)은 칩(M22)임에 유의하여야 한다. 칩들(M11, M21, M31 및 M41)은 데이터 신호들을 모듈(2)상의 메모리 칩들(M12, M22, M32 및 M42)로 중계하고, 그 다음으로 메모리 칩(M12, M22, M32 및 M42)들은 데이터 신호들을 모듈(3)상의 메모리 칩들(M13, M23, M33 및 M43)으로 중계하며, 그 다음으로 메모리 칩들(M13, M23, M33 및 M43)은 데이터 신호들을 모듈(4)상의 메모리 칩들(M14, M24, M34 및 M44)로 중계한다. 칩들은 논의된 바와 같이 이러한 칩들에 보내기 위한 스트로브 신호들을 재생성(regenerate)한다. 클록 신호들은 메모리 컨트롤러(20)에 의해 제공되고, 각각 메모리 모듈 중 하나로 전달되어 그 메모리 모듈에서 메모리 칩들로 분배된다. 클록 신호들은 메모리 컨트롤러가 아닌 곳에서 발생할 수도 있다. 모듈들은 DIMMs(dual in line memory modules) 또는 다른 유형의 모듈이 될 수 있다. 도 9는 4개의 모듈들이 아니라 2개의 모듈들이 존재한다는 점을 제외하고는 도 8과 유사하다. 도 8에는 예시의 편의상 모듈당 4개의 칩들이 도시되어 있으나, 모듈당 4개 이상의 메모리 칩들이 존재할 수 있으며 싱글 클록 신호(single clock signal)가 모든 칩들로 분배될 수 있다. 도 9의 경우, 모듈당 8개 이상의 메모리 칩들이 존재할 수 있다. 실제 시스템에서, 도 8 및 9에 도시된 것과 같은 수, 더 많은 수 또는 더 적은 수의 모듈들이 존재할 수 있다. 도 8 및 9에 도시된 것과 달리 링(ring) 또는 다른 토폴로지(topology)가 사용될 수 있다. 예를 들어, 메모리 칩들(M14, M24, M34 및 M44)은 컨덕터들을 통해 직접적으로 메모리 컨트롤러(20)에 결합될 수 있다.
지터 축적(jitter accumulation)은 다수의 칩들을 통과하는 데이지 체인형 클록에 있어서 잠재적인 문제가 된다. 클록은 한 칩에 대한 기준치(baseline)를 설정하여 체인 내의 최대 지터가 견딜 수 있는 수준(tolerable level)에 머무를 수 있도록 데이터를 리타임(retime)한다.
D. 부가적 상세
이하의 논의는 SBD 시그널링을 위한 예시적 기술들에 관한 것이다. 도 2에서, SBD 신호는 특정 신호를 보내는 송신기(104)와 컨덕터(50-1)상의 전압을 모니터링하는 수신기(102)에 의하여 생성될 수 있다. 수신기(102)는 유입 데이터 신호(incoming data signal)를 수신하기 위하여 컨덕터(50-1)상의 전압에서 발송 데이터(outgoing data)의 전압을 감산한다(subtract). 증폭기는 한 쌍의 선택가능한 기준 전압들(selectable reference voltages)을 사용하여 아웃바운드 감산(outbound subtraction)을 수행할 수 있다. 출력 데이터 신호의 상태는 적절한 기준 전압들을 선택하는데 사용되어, 컨덕터(50-1)상에 존재하는 데이터 신호로부터 아웃바운드 데이터 신호를 디지털 감산하는데 영향을 준다. 기준 전압 변화의 타이밍은 송신기(102)로부터의 출력 데이터와 매칭되어야 한다. 아래의 표 1은 SBD 시그널링의 예를 도시하는데, 여기서 Vcc는 칩들(20, 30 및 40)의 송신기들 및 수신기들을 위한 공급 전압이며 논리적 고 전압(logical high voltage)은 Vcc 근방이고 논리적 저 전압(logical low voltage)은 Vss(그라운드) 근방이다. 이 시그널링은 완전 전압 스윙 또는 낮은 전압 스윙에서 이루어질 수 있다.
표 1 (SBD 시그널링의 예)
송신기(104)에 의해 컨덕터(50-1)로 보내지는 전압 수신기(102)의 기준 전압 칩(20)의 송신기에 의해 컨덕터(50-1)로 보내지는 전압 수신기(102)의 출력
논리적 고(high) 3/4 Vcc 논리적 고 논리적 고
논리적 고 3/4 Vcc 논리적 저 논리적 저
논리적 저(low) 1/4 Vcc 논리적 고 논리적 고
논리적 저 1/4 Vcc 논리적 저 논리적 저
송신기들(104, 144, 138 및 178)은 임의의 특정 회로로 제한되지 않는다. 일부 실시예에서, 송신기(104)와 같은 송신기들은 종단(termination) 및 칩(30)과 칩(20)의 공급 전압 사이의 레벨 변환기(level translator) 기능 모두를 수행할 수 있다. 도 10에서, 변환 기능을 수행하기 위해, 논리 전력 공급(logic power supply; 칩 20 Vcc)이 칩(20) 내의 푸쉬-풀 송신기(push-pull transmitter; 244)의 p타입 모스 전계 효과 트랜지스터(PMOSFET)에 접속될 수 있으며 이 공급 전압 레벨의 반(one-half)을 전달할 수 있다. 송신기들이 종단자(terminator)로서 기능할 수도 있으므로, 선형화 저항들(linearizing resistors)을 구비한 튜너블(tunable), 이진 가중된(binary weighted), 상보성 MOS(CMOS) 푸쉬-풀 송신기들(104 및 244)이 사용될 수 있다. 송신기는 버퍼 트랜지스터들을 병렬로 구동하는 4개의 동등한 서브 세그먼트들로 더 세그먼트화하여 슬루-레이트(slew-rate) 제어 기능을 구현할 수 있다. 지연-라인 탭들(delay-line taps)은 채널의 고주파 성분을 줄이면서, 제어된 출력 스위칭 레이트(controlled output switching rate)에 영향을 주게 된다. 칩들(20 및 30)의 Vccs는 서로 동일하거나 다를 수 있다. 수신기들(246 및 102)이 도시되었다. 낮은 전압 스윙은, 예컨대 PMOSFET을 n타입 MOSFET(NMOSFET)으로 대체하여 구현할 수 있다. 트랜지스터는 반드시 모스 전계 효과 타입의 FET이어야할 필요는 없으며 심지어 FET이 아닐 수도 있다.
본 발명은 특정 타입의 수신기로 제한되지 않는다. 일부 실시예에서, 수신기들(102, 142, 136 및 176)은 도 11에 도시된 상세를 포함할 수 있으나, 반드시 이와 같을 필요는 없다. 도 11에서, 수신기(102)는 유입 데이터 신호를 수신하기 위해 컨덕터(50-1)상의 전압에서 송신기(104)로부터의 발송 데이터의 전압을 감산할 수 있고, 넓은 범위의 입력 공통 모드 레벨에 걸쳐 동작할 수 있으며, 높은 공통 모드 잡음(noise) 제거를 유지할 수 있고, 수신 신호를 CMOS 레벨로 변환하기 위한 증폭을 제공할 수 있다. 도 11의 예에 도시된 바와 같이, 수신기(102)는 3개의 단(stage)을 가질 수 있다. 제1단은 한 쌍의 상보형 차동 증폭기들에 기초할 수 있으며, 넓은 공통 모두 입력 범위 및 공통 모드 잡음 제거를 제공할 수 있다. 증폭기는 신호(HiSel 및 LoSel)에 의해 선택되는 한 쌍의 선택가능 기준들(RefHi 및 RefLo)을 사용하여 아웃바운드 감산을 수행할 수 있다. 제1단은 슬루-레이트로 제어되는 아웃바운드 데이터 스위칭과 밀접하게 매칭된 관계를 유지하기 위하여 위 2개의 기준들 사이에 계획되고(staged) 제어되는 스위칭을 수행하기 위한 4개의 병렬 세그먼트들로 더 나뉠 수 있다. 제2단의 증폭기는 이득 및 공통 모드 리스토레이션(restoration)을 제공하고, 제1단의 차동 증폭기 출력들을 단일한 차동 신호로 결합할 수 있다. 마지막 스테이지는 부가적 이득을 제공하고 차동 신호를 컨덕터(106)에서의 싱글 엔드형 CMOS 출력으로 변환할 수 있다.
도시되지 않은 다양한 부가 회로(예컨대, 정전기 방전 회로)가 있을 수 있다. 또한, 칩들에 제공되는 부가적인 스트로브 및/또는 클록 신호들이 있을 수 있다.
일 실시예는 본 발명의 구현 또는 예이다. 본 명세서에서 "일 실시예", "하나의 실시예", "일부 실시예" 또는 "다른 실시예"라는 언급은 그 실시예와 관련하여 설명된 특정 특징, 구조 또는 특성이 본 발명의 모든 실시예일 필요는 없으나 적어도 일부 실시예에 포함되어 있다는 것을 의미한다.
본 명세서에서 컴포넌트, 특징, 구조 또는 특성이 포함될 수 "있다"라고 언급되는 경우, 그 특정 컴포넌트, 특성, 구조 또는 특성이 반드시 포함되어야만 하 는 것은 아니다. 본 명세서 또는 청구항에서 "한(a)" 요소라고 언급되는 경우, 그것은 단지 요소 하나만을 의미하는 것이 아니다. 본 명세서 또는 청구항에서 "한 부가적(a additional)" 요소라고 언급되는 경우, 그것은 그러한 부가적 요소가 하나 이상 존재하는 경우를 제외하는 것이 아니다.
본 발명은 여기서 설명된 특정 상세들로 한정되지 않는다. 앞의 설명 및 도면의 정말 많은 다른 변형들이 본 발명의 범위 내에서 이루어질 수 있다. 따라서, 본 발명의 범위를 정의하는 것은 이하의 특허청구범위 및 그의 보정(amendments)이다.

Claims (21)

  1. 제1 수신 데이터 신호 및 제1 수신 스트로브 신호를 제공하는 제1 포트;
    제2 수신 데이터 신호 및 제2 수신 스트로브 신호를 제공하는 제2 포트;
    상기 제1 수신 스트로브 신호에 대해 고정된 위상 관계(fixed phase relationship)를 갖는 내부 클록 신호를 제공하는 회로 -상기 제2 수신 스트로브 신호는 상기 내부 클록 신호와 임의의(arbitrary) 위상 관계를 가짐- ; 및
    상기 제1 및 제2 수신 스트로브 신호들에 각각 동기화되어(synchronously) 상기 제1 및 제2 수신 데이터 신호를 래치(latch)하는 제1 및 제2 쓰기 블록(write blocks)
    을 포함하는 칩.
  2. 제1항에 있어서,
    상기 칩은 데이터 경로를 포함하고, 상기 제1 쓰기 블록을 포함하는 데이터 경로는 낮은 대기 시간 데이터 경로(low latency data paths)이고, 상기 제2 쓰기 블록을 포함하는 데이터 경로는 임의의 대기 시간 데이터 경로인 칩.
  3. 제2항에 있어서,
    메모리 어레이(array);
    상기 내부 클록에 의해 클록되고(clock), 상기 제1 쓰기 블록과 상기 메모리 어레이 사이 및 상기 메모리 어레이와 상기 제2 포트의 송신기 사이에서 인터페이스하는 제1 읽기 블록(read block); 및
    상기 내부 클록에 의해 클록되고, 상기 제2 쓰기 블록과 상기 메모리 어레이 사이 및 상기 메모리 어레이와 상기 제1 포트의 송신기 사이에서 인터페이스하는 제2 읽기 블록
    을 더 포함하는 칩.
  4. 제3항에 있어서,
    상기 내부 클록 신호는 상기 제1 및 제2 읽기 블록에서의 데이터를 이중 데이터 속도(double data rate)로 클록하는 칩.
  5. 제3항에 있어서,
    상기 제1 읽기 블록을 포함하는 데이터 경로, 또는 상기 제2 읽기 블록을 통해 상기 메모리 어레이에서 상기 제2 포트로 데이터를 전달하는 데이터 경로는 낮은 대기 시간 데이터 경로인 칩.
  6. 제1항에 있어서,
    상기 내부 클록 신호는 위상 조정된 내부 클록 신호(phase adjusted internal clock signal)이고,
    상기 내부 클록을 제공하기 위한 상기 회로는 DLL(delayed locked loop) 회 로를 포함하며,
    상기 DLL 회로는 위상 조정되지 않은(non-phase adjusted) 내부 클록을 수신하고 상기 위상 조정된 내부 클록 신호를 생산하는 인터폴레이터(interpolator)로 타이밍 신호를 제공하는 칩.
  7. 제6항에 있어서,
    상기 인터폴레이터는 상기 위상 조정된 내부 클록 신호의 적어도 일부 및 지연된 수신 스트로브 신호를 입력으로 수신하는 칩.
  8. 제6항에 있어서,
    상기 내부 클록 신호는 위상 조정된 차동 내부 클록 신호(phase adjusted differential internal clock signal)인 칩.
  9. 제1항에 있어서,
    상기 칩은 상기 제1 포트에서 수신한 데이터를 상기 제2 포트의 송신기로 중계하는(repeat) 칩.
  10. 제1 칩 및 제2 칩; 및
    제1 수신 데이터 신호 및 제1 수신 스트로브 신호를 제공하기 위해 상기 제1 칩에 연결된 제1 포트, 제2 수신 데이터 신호 및 제2 수신 스트로브 신호를 제공하 기 위해 상기 제2 칩에 연결된 제2 포트, 상기 제1 수신 스트로브 신호에 대해 고정된 위상 관계를 갖는 내부 클록 신호를 제공하는 회로 -상기 제2 수신 스트로브 신호는 상기 내부 클록 신호에 대해 임의의 위상 관계를 가짐- , 및 상기 제1 및 제2 수신 스트로브 신호와 각각 동기화되어 상기 제1 및 제2 수신 데이터 신호를 래치하는 제1 및 제2 쓰기 블록을 포함하는 제3 칩
    을 포함하는 시스템.
  11. 제10항에 있어서,
    상기 제3 칩은 상기 제1 포트에서 수신하는 데이터를 상기 제2 칩으로 중계하고, 상기 제2 포트에서 수신하는 데이터를 상기 제1 칩으로 중계하는 시스템.
  12. 제10항에 있어서,
    상기 제3 칩은 데이터 경로를 포함하고, 상기 제1 쓰기 블록을 포함하는 데이터 경로는 낮은 대기 시간 데이터 경로이며, 상기 제2 쓰기 블록을 포함하는 데이터 경로는 임의의 대기 시간 데이터 경로인 시스템.
  13. 제12항에 있어서, 상기 제3 칩은,
    메모리 어레이;
    상기 내부 클록에 의해 클록되고, 상기 제1 쓰기 블록과 상기 메모리 어레이 사이 및 상기 메모리 어레이와 상기 제2 포트의 송신기 사이에서 인터페이스하는 제1 읽기 블록; 및
    상기 내부 클록에 의해 클록되고, 상기 제2 쓰기 블록과 상기 메모리 어레이 사이 및 상기 메모리 어레이와 상기 제1 포트의 송신기 사이에서 인터페이스하는 제2 읽기 블록
    을 더 포함하는 시스템.
  14. 제13항에 있어서,
    상기 내부 클록 신호는 이중 데이터 속도로 상기 제1 및 제2 읽기 블록에서의 데이터를 클록하는 시스템.
  15. 제13항에 있어서,
    상기 제1 읽기 블록을 포함하는 데이터 경로, 또는 상기 제2 읽기 블록을 통해 상기 메모리 어레이에서 상기 제2 포트로 데이터를 전달하는 데이터 경로는 낮은 대기 시간 데이터 경로인 시스템.
  16. 제10항에 있어서,
    상기 내부 클록 신호는 위상 조정된 내부 클록 신호이고,
    상기 내부 클록을 제공하기 위한 상기 회로는 DLL 회로를 포함하며,
    상기 DLL 회로는 위상 조정되지 않은 내부 클록을 수신하고 상기 위상 조정된 내부 클록 신호를 생산하는 인터폴레이터로 타이밍 신호들을 제공하는 시스템.
  17. 제16항에 있어서,
    상기 인터폴레이터는 상기 위상 조정된 내부 클록 신호의 적어도 일부 및 지연된 수신 스트로브 신호를 입력으로 수신하는 칩.
  18. 제10항에 있어서,
    상기 제1 칩과 제2 칩 사이 및 상기 제2 칩과 제3 칩 사이의 시그널링(signaling)은 동시적 양방향성(simultaneous bidirectional)이고, 상기 제1 수신 데이터 신호 및 상기 제1 수신 스트로브 신호가 상기 제1 칩으로부터의 데이터 신호 및 스트로브 신호에 대한 응답으로 제공되며, 상기 제2 수신 데이터 신호 및 상기 제2 수신 스트로브 신호가 상기 제2 칩으로부터의 데이터 신호 및 스트로브 신호에 대한 응답으로 제공되는 시스템.
  19. 제1 수신 데이터 신호 및 제1 수신 스트로브 신호를 제공하는 제1 포트;
    제2 수신 데이터 신호 및 제2 수신 스트로브 신호를 제공하는 제2 포트;
    상기 제1 수신 스트로브 신호에 대해 고정된 위상 관계를 갖는 위상 조정된 내부 클록 신호를 제공하는 회로 -상기 제2 수신 스트로브 신호는 상기 내부 클록 신호와 임의의 위상 관계를 가짐- ; 및
    상기 제1 데이터를 래치하기 위해 상기 제1 수신 데이터 스트로브 신호를 지연시키고, 상기 제2 수신 데이터 신호를 래치하기 위해 상기 제2 수신 데이터 스트 로브 신호를 지연시키는 지연 회로
    를 포함하는 칩.
  20. 제19항에 있어서,
    상기 칩은 데이터 경로를 포함하고, 상기 제1 쓰기 블록을 포함하는 데이터 경로는 낮은 대기 시간 데이터 경로이며, 상기 제2 쓰기 블록을 포함하는 데이터 경로는 임의의 대기 시간 데이터 경로인 칩.
  21. 제20항에 있어서,
    메모리 어레이;
    상기 내부 클록에 의해 클록되고, 상기 제1 쓰기 블록과 상기 메모리 어레이 사이 및 상기 메모리 어레이와 상기 제2 포트의 송신기 사이에서 인터페이스하는 제1 읽기 블록(read block); 및
    상기 내부 클록에 의해 클록되고, 상기 제2 쓰기 블록과 상기 메모리 어레이 사이 및 상기 메모리 어레이와 상기 제1 포트의 송신기 사이에서 인터페이스하는 제2 읽기 블록
    을 더 포함하는 칩.
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Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7095789B2 (en) 2004-01-28 2006-08-22 Rambus, Inc. Communication channel calibration for drift conditions
US7400670B2 (en) 2004-01-28 2008-07-15 Rambus, Inc. Periodic calibration for communication channels by drift tracking
US8422568B2 (en) 2004-01-28 2013-04-16 Rambus Inc. Communication channel calibration for drift conditions
US6961862B2 (en) 2004-03-17 2005-11-01 Rambus, Inc. Drift tracking feedback for communication channels
US7747833B2 (en) 2005-09-30 2010-06-29 Mosaid Technologies Incorporated Independent link and bank selection
US20070076502A1 (en) 2005-09-30 2007-04-05 Pyeon Hong B Daisy chain cascading devices
US7652922B2 (en) 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
TWI543185B (zh) 2005-09-30 2016-07-21 考文森智財管理公司 具有輸出控制之記憶體及其系統
TWI460736B (zh) * 2005-09-30 2014-11-11 Conversant Intellectual Property Man Inc 獨立連結與記憶庫選擇
US11948629B2 (en) 2005-09-30 2024-04-02 Mosaid Technologies Incorporated Non-volatile memory device with concurrent bank operations
US7555670B2 (en) * 2005-10-26 2009-06-30 Intel Corporation Clocking architecture using a bidirectional clock port
EP1946475B1 (en) * 2005-11-03 2012-08-08 Nxp B.V. Data interface and method of seeking synchronization
KR100870536B1 (ko) 2005-12-19 2008-11-26 삼성전자주식회사 고속 인터페이스 방식의 반도체 장치, 반도체 시스템, 및 그 방법
US20070290333A1 (en) * 2006-06-16 2007-12-20 Intel Corporation Chip stack with a higher power chip on the outside of the stack
DE102006036823B4 (de) * 2006-08-07 2008-10-02 Qimonda Ag Datensynchronisier- und -pufferschaltung zur Synchronisation von seriell empfangenen Datensignalen
US8407395B2 (en) 2006-08-22 2013-03-26 Mosaid Technologies Incorporated Scalable memory system
US7904639B2 (en) 2006-08-22 2011-03-08 Mosaid Technologies Incorporated Modular command structure for memory and memory system
EP2487794A3 (en) * 2006-08-22 2013-02-13 Mosaid Technologies Incorporated Modular command structure for memory and memory system
US8433874B2 (en) * 2006-12-06 2013-04-30 Mosaid Technologies Incorporated Address assignment and type recognition of serially interconnected memory devices of mixed type
US7925854B2 (en) * 2006-12-06 2011-04-12 Mosaid Technologies Incorporated System and method of operating memory devices of mixed type
TWI457944B (zh) * 2006-12-06 2014-10-21 Mosaid Technologies Inc 與串聯互連之半導體裝置通訊的設備、方法與系統
KR101441280B1 (ko) * 2006-12-06 2014-09-17 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 혼합된 유형의 메모리 장치를 동작시키는 시스템 및 방법
US7752364B2 (en) * 2006-12-06 2010-07-06 Mosaid Technologies Incorporated Apparatus and method for communicating with semiconductor devices of a serial interconnection
US7554855B2 (en) * 2006-12-20 2009-06-30 Mosaid Technologies Incorporated Hybrid solid-state memory system having volatile and non-volatile memory
CN101617371B (zh) 2007-02-16 2014-03-26 莫塞德技术公司 具有多个外部电源的非易失性半导体存储器
US8122202B2 (en) * 2007-02-16 2012-02-21 Peter Gillingham Reduced pin count interface
US8086785B2 (en) 2007-02-22 2011-12-27 Mosaid Technologies Incorporated System and method of page buffer operation for memory devices
US8046527B2 (en) 2007-02-22 2011-10-25 Mosaid Technologies Incorporated Apparatus and method for using a page buffer of a memory device as a temporary cache
KR100885915B1 (ko) * 2007-02-27 2009-02-26 삼성전자주식회사 내부 통신이 가능한 멀티 메모리 칩 및 이를 구비하는시스템
US7865756B2 (en) * 2007-03-12 2011-01-04 Mosaid Technologies Incorporated Methods and apparatus for clock signal synchronization in a configuration of series-connected semiconductor devices
US7904859B2 (en) * 2007-05-09 2011-03-08 Synopsys, Inc. Method and apparatus for determining a phase relationship between asynchronous clock signals
US7688652B2 (en) * 2007-07-18 2010-03-30 Mosaid Technologies Incorporated Storage of data in memory via packet strobing
WO2009062280A1 (en) * 2007-11-15 2009-05-22 Mosaid Technologies Incorporated Methods and systems for failure isolation and data recovery in a configuration of series-connected semiconductor devices
US8825939B2 (en) * 2007-12-12 2014-09-02 Conversant Intellectual Property Management Inc. Semiconductor memory device suitable for interconnection in a ring topology
US8467486B2 (en) * 2007-12-14 2013-06-18 Mosaid Technologies Incorporated Memory controller with flexible data alignment to clock
US8781053B2 (en) * 2007-12-14 2014-07-15 Conversant Intellectual Property Management Incorporated Clock reproducing and timing method in a system having a plurality of devices
US8291248B2 (en) * 2007-12-21 2012-10-16 Mosaid Technologies Incorporated Non-volatile semiconductor memory device with power saving feature
EP2223301A4 (en) 2007-12-21 2012-04-04 Mosaid Technologies Inc NON-VOLATILE SEMICONDUCTOR ARRANGEMENT WITH POWER SAVING FEATURE
US8594110B2 (en) 2008-01-11 2013-11-26 Mosaid Technologies Incorporated Ring-of-clusters network topologies
US8139390B2 (en) * 2008-07-08 2012-03-20 Mosaid Technologies Incorporated Mixed data rates in memory devices and systems
US8161313B2 (en) * 2008-09-30 2012-04-17 Mosaid Technologies Incorporated Serial-connected memory system with duty cycle correction
US8181056B2 (en) * 2008-09-30 2012-05-15 Mosaid Technologies Incorporated Serial-connected memory system with output delay adjustment
US7957173B2 (en) * 2008-10-14 2011-06-07 Mosaid Technologies Incorporated Composite memory having a bridging device for connecting discrete memory devices to a system
US8134852B2 (en) * 2008-10-14 2012-03-13 Mosaid Technologies Incorporated Bridge device architecture for connecting discrete memory devices to a system
US8549209B2 (en) * 2008-11-04 2013-10-01 Mosaid Technologies Incorporated Bridging device having a configurable virtual page size
US20100115172A1 (en) * 2008-11-04 2010-05-06 Mosaid Technologies Incorporated Bridge device having a virtual page buffer
US8194481B2 (en) 2008-12-18 2012-06-05 Mosaid Technologies Incorporated Semiconductor device with main memory unit and auxiliary memory unit requiring preset operation
US8037235B2 (en) * 2008-12-18 2011-10-11 Mosaid Technologies Incorporated Device and method for transferring data to a non-volatile memory device
US8521980B2 (en) 2009-07-16 2013-08-27 Mosaid Technologies Incorporated Simultaneous read and write data transfer
KR101086875B1 (ko) * 2009-09-30 2011-11-25 주식회사 하이닉스반도체 데이터 전송회로 및 이를 포함하는 반도체 장치
US8284621B2 (en) * 2010-02-15 2012-10-09 International Business Machines Corporation Strobe offset in bidirectional memory strobe configurations
US8582382B2 (en) * 2010-03-23 2013-11-12 Mosaid Technologies Incorporated Memory system having a plurality of serially connected devices
US8825967B2 (en) 2011-12-08 2014-09-02 Conversant Intellectual Property Management Inc. Independent write and read control in serially-connected devices
US9471484B2 (en) 2012-09-19 2016-10-18 Novachips Canada Inc. Flash memory controller having dual mode pin-out
TWI493566B (zh) * 2012-10-15 2015-07-21 Via Tech Inc 資料儲存裝置、儲存媒體控制器與控制方法
US9571908B2 (en) * 2014-12-23 2017-02-14 Raytheon Company Extendable synchronous low power telemetry system for distributed sensors
US10431268B2 (en) 2016-09-13 2019-10-01 Samsung Electronics Co., Ltd. Semiconductor device and memory controller receiving differential signal
US10635357B2 (en) 2018-07-03 2020-04-28 Nvidia Corporation Method for overlapping memory accesses
KR102675825B1 (ko) * 2018-11-05 2024-06-18 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용한 반도체 시스템 및 동작 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US112119A (en) * 1871-02-28 Improvement in self-centering chucks for lathes
US6570944B2 (en) * 2001-06-25 2003-05-27 Rambus Inc. Apparatus for data recovery in a synchronous chip-to-chip system
US5195056A (en) * 1987-05-21 1993-03-16 Texas Instruments, Incorporated Read/write memory having an on-chip input data register, having pointer circuits between a serial data register and input/output buffer circuits
JPH04216392A (ja) * 1990-12-18 1992-08-06 Mitsubishi Electric Corp ブロックライト機能を備える半導体記憶装置
US5546023A (en) * 1995-06-26 1996-08-13 Intel Corporation Daisy chained clock distribution scheme
US5604450A (en) * 1995-07-27 1997-02-18 Intel Corporation High speed bidirectional signaling scheme
US6742098B1 (en) * 2000-10-03 2004-05-25 Intel Corporation Dual-port buffer-to-memory interface
US7024518B2 (en) 1998-02-13 2006-04-04 Intel Corporation Dual-port buffer-to-memory interface
US6697888B1 (en) * 2000-09-29 2004-02-24 Intel Corporation Buffering and interleaving data transfer between a chipset and memory modules
US6658509B1 (en) * 2000-10-03 2003-12-02 Intel Corporation Multi-tier point-to-point ring memory interface
US6934785B2 (en) * 2000-12-22 2005-08-23 Micron Technology, Inc. High speed interface with looped bus
US6373289B1 (en) * 2000-12-26 2002-04-16 Intel Corporation Data and strobe repeater having a frequency control unit to re-time the data and reject delay variation in the strobe
US6437601B1 (en) * 2000-12-26 2002-08-20 Intel Corporation Using a timing strobe for synchronization and validation in a digital logic device
US6493250B2 (en) * 2000-12-28 2002-12-10 Intel Corporation Multi-tier point-to-point buffered memory interface
US6832325B2 (en) * 2000-12-29 2004-12-14 Intel Corporation Device on a source synchronous bus sending data in quadrature phase relationship and receiving data in phase with the bus clock signal
US6747474B2 (en) * 2001-02-28 2004-06-08 Intel Corporation Integrated circuit stubs in a point-to-point system
US6847617B2 (en) 2001-03-26 2005-01-25 Intel Corporation Systems for interchip communication
US6536025B2 (en) * 2001-05-14 2003-03-18 Intel Corporation Receiver deskewing of multiple source synchronous bits from a parallel bus

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