CN1890754A - 顺序链芯片中的固定相位的时钟和选通信号 - Google Patents

顺序链芯片中的固定相位的时钟和选通信号 Download PDF

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Abstract

在一些实施例中，芯片包括第一和第二端口，用以分别提供第一和第二接收数据信号以及第一和第二接收选通信号。内部时钟信号具有与第一接收选通信号的固定相位关系且第二接收选通信号具有与内部时钟信号的任意相位关系。第一和第二写入块分别与第一和第二接收选通信号同步地锁存第一和第二接收数据信号。也描述和声明了其它的实施例。

Description

顺序链芯片中的固定相位的时钟和选通信号
技术领域
本发明涉及集成电路芯片，尤其涉及包括具有固定相位关系的选通信号和时钟信号的顺序链芯片。
背景技术
多点总线用于将两个以上芯片连接到一组导体。动态随机存取存储器(DRAM)装置通常与多点总线一起使用。多点总线会有电间断，它们会产生失真并限制总线信道上的带宽。对于同步系统，将一时钟分配给每个芯片。该时钟通常按类似多点方式分配，这限制了时钟信道的带宽。增加时钟信道带宽的一种方法是驱动时钟的多个拷贝到存储器模块(诸如双列直插存储器模块(DIMM))以限制负荷。另一方法是将锁相环(PLL)组件放在DIMM上并使用其驱动对DRAM装置的时钟信号。但是，这些方法会增加系统的成本和功耗。
作为多点系统的可选方案，点对点互连已用于减小负荷和避免电间断。此外，已提出了顺序链芯片。
附图说明
本发明可通过以下给出了详细描述并通过本发明实施例的附图更完整地理解，但它们不应用于将本发明限制于所述的特定实施例而仅仅是用于说明和理解。
图1是表示根据本发明一些实施例的系统的示意性框图。
图2是表示根据本发明一些实施例的芯片的一些细节的示意性框图。
图3和4是时序图的示例。
图5是根据本发明一些实施例的图2细节的可选方案。
图6和7是表示根据本发明一些实施例的系统的框图。
图8和9是表示根据本发明一些实施例的包括存储器模块的系统的框图。
图10是表示根据本发明一些实施例的发送器和接收器细节的示意图。
图11是表示根据本发明一些实施例的接收器的细节的示意图。
具体实施方式
A.概述
参考图1，顺序链的点对点系统包括芯片20、30和40。作为一示例，芯片20可包括存储器控制器或者是存储器装置，且芯片30和40可以是存储器装置，尽管这些芯片可以不是控制器或存储器装置。芯片20和30至少通过导体50上的数据信号和导体56上的第一外部选通信号相互通信。同样，芯片30和40至少通过导体70上的数据信号和导体76上的第二外部选通信号相互通信。外部时钟信号(clk)从导体62传递到芯片30再到导体82。外部时钟信号可以是与芯片20和/或40所使用的时钟信号相同的时钟信号或者是不同的时钟信号。数据信号可以是传统数据信号，其中地址和命令信号是分开提供的，或者数据信号可以是包括传统数据及用该传统数据信号时分复用或分组化的地址和/或命令信息的更一般的信号。
响应于导体56上从芯片20到芯片30的第一外部选通信号形成第一接收选通信号。响应于导体76上从芯片40到芯片30的第二外部选通信号形成第二接收选通信号。第一接收选通信号用于锁存从芯片20到芯片30的数据，且第二接收选通信号用于锁存从芯片40到芯片30的数据。由芯片30使用的内部时钟信号从导体62上的外部时钟信号生成。
导体56上的第一外部选通信号、导体76上的第二外部选通信号以及导体62上的外部时钟信号之间的相位关系是任意的。因此，内部时钟信号可具有与第一接收选通信号或第二接收选通信号的固定的相位关系，但非与第一和第二接收选通信号两者。具有固定相位关系的接收选通信号这里称作固定相位的接收选通信号。实现固定相位关系的一种方法是改变内部时钟信号的相位。没有固定相位关系的接收选通信号这里称作任意相位的接收选通信号。
在本揭示内容中，术语低等待时间数据通路表示其中数据由固定相位的接收选通信号或内部时钟锁存但不由任意相位的选通信号锁存的那些数据通路。它被称作低等待时间数据通路是因为内部时钟相位按一定方式固定于固定的接收选通信号，以向这些通路提供较少的等待时间。术语任意等待时间数据路径表示其中数据由任意相位选通信号锁存的那些数据通路。任意等待时间数据通路的等待时间大于低等待时间数据通路，因为数据会在锁存中等待比等待接收内部时钟时所需时间更长的时间。在一些实施例中，任意等待时间数据通路的等待时间大于或等于，但不小于，低等待时间通路的等待时间。在其它实施例中，任意等待时间数据通路的等待时间可稍许低于低等待时间数据通路的等待时间，但也可以是等于或大于。
芯片30用作芯片20和40之间的转发器，尽管它可以不仅仅是转发数据(例如，可以存储数据)。这样，芯片30转发(重发)它从芯片20接收的至少一些数据到芯片40并转发它从芯片40接收的至少一些数据到芯片20。根据该实施例，芯片20和40也可以是或不是转发器。
B.用于低等待时间数据通路的定时的示例
图2提供了根据本发明一些实施例的芯片30的细节，尽管也可以使用各种其它细节。接收器102和142以及发送器104和144形成了第一端口92，且接收器136和176以及发送器138和178形成了第二端口94。注意，将哪个端口标记为第一端口和将哪个标记为第二端口是任意的。发送器104和138以及接收器102和136表示每个端口上的多个数据发送器和接收器(尽管可以每个端口只有一个发送器和接收器)。导体50-1是导体50之一，且导体70-1是图1的导体70之一(尽管可以每个端口只有一个数据导体)。图2还示出了图1的导体56和76。在图2的实施例中，图1的外部时钟信号(clk)是差分时钟(Clk和Clk#)，但它可以是单端的。携带差分外部时钟信号Clk和Clk#的导体62A和62B以及导体82A和82B分别是图1的导体62和82的示例。高带宽、低抖动时钟可帮助减少每个接口处另外累积的抖动。为减少抖动，除了差分地提供时钟外，也可使用低电压摆动。此外，作为一示例，接收器186和发送器188可包括电流模式的差分放大器。数据和外部选通信号可以是全电压摆动或低电压摆动信号。
外部差分时钟信号(Clk，Clk#)由接收器186接收，该接收器驱动导体190A和190B上的外部差分时钟信号到延迟锁定环路(DLL)电流196和发送器188。发送器188将该外部差分时钟信号驱动到导体82A和82B以便由另一芯片接收或者可能就此终止。接收器186提供的缓冲可被设计成提供高供应和共模抑制以及很低的抖动。DLL电路196锁定于被缓冲的外部差分时钟信号并被选择以锁定于外部差分时钟信号的特殊相位(例如，180°(度))并例如在DLL接头处在一个完整的时钟周期上生成四个相等间隔的延迟。隔开的延迟可通过这些接头馈送到内插器172，以例如在360°上生成32级可调延迟。内插器172提供经过缓冲器162到达节点A的相位调节的内部差分时钟信号(Clk(I)，Clk#(I))(虽然它可以是单端的)。将节点A处的该相位调节的内部差分时钟信号提供给读取块116和124以及复位同步器158和164。
在一些实施例中，相位调节的内部差分时钟信号为阵列100及读取块116和124之间传递的数据信号提供双倍数据率时钟节拍，尽管可以是其它的，例如单倍数据率或四倍数据率。在一些实施例中，在阵列100和读取块116之间的每个方向上有两个导体，用于导体50和70中的每一个。在每个方向上有两个导体的原因在于阵列100例如可以以端口接口的1/2的频率运行，因此可以使用两倍数量的导体来获得相同的数据。图2中，阵列100及读取块116和124之间的导体被示作是单向的，但它们也可以是双向的。此外，每个方向上可以只有一个导体或者可以有一个双向导体(用于导体50和70中的每个导体)而非阵列100与每个读取块之间有两个。阵列100不是在所有实施例中都是需要的。
在一些实施例中，导体50和70上的数据信号以及导体56和76上的外部选通信号作为同步双向(SBD)信号被发送。作为一可选实施例，数据和选通信号可以是单向信号或连续双向信号。数据和选通导体可以是单端的或差分的。
响应于检测到导体50-1和70-1上的数据信号，接收器102和136将第一和第二接收数据信号提供给缓冲器108和134，它们接着分别将这些接收数据信号提供给写入块114和126。在一些实施例中，写入块114和读取块116形成先入先出(FIFO)电路112，其中数据与节点B处的选通信号同步地写入FIFO并与节点A处的时钟信号同步地读出FIFO。同样，在一些实施例中，写入块126和读出块124形成FIFO电路122，其中数据与节点C处的选通信号同步地写入FIFO并与节点A处的时钟信号同步地读出FIFO。复位同步器158和164在复位时在期望的位置启动一用于写入的指针和用于读取的指示器(pointer)，并也可以避免写入和读取之间的等待时间太大或太小(以下讨论)。
在一些实施例中，导体56和76上的外部选通信号可分别与导体50-1和70-1上的接收数据信号同相。在这种情况下，接收选通信号会由延迟电路150和174延迟例如90°，并由缓冲器152和170输出，以分别提供节点B和C处的第一和第二接收选通信号。在图2的情况中，第一和第二接收选通信号也是被延迟的接收选通信号。第一和第二接收选通信号随后具有相对于写入块114和126从缓冲器108和134接收的接收数据信号的期望的相位关系。节点B和C处的接收选通信号由写入块114和126用于锁存接收数据信号。(或者，这些数据信号可已具有与外部选通信号的期望的相位关系，从而不需要实质性的延迟。)接收选通信号可以是差分的或单端的。缓冲器108和152、134和170以及162提供了期望的延迟和信号驱动。可按需要仔细地匹配缓冲器108、152、134、170和162。
第一接收选通信号由延迟电路154在DLL196的控制下进一步延迟，以形成节点B和A之间且因此在写入和读出FIFO112之间的期望的相位延迟差。期望的最小延迟的示例是90°。在图2的示例中，延迟电路150、154和174是由作为主设备的DLL电路196控制的低功耗从设备延迟电路。内插器172接收来自延迟电路154的被进一步延迟的第一接收选通信号以及来自节点A的至少部分相位调节的内部时钟信号，并调节该相位调节的内部时钟信号以与来自延迟电路154的被进一步调节的接收选通信号同相。因此，在图2的示例中，第一接收选通信号是固定相位的接收选通信号且第二接收选通信号是任意相位的接收选通信号。但是，图2的电路可以进行修改，以使情况刚好相反。在该示例中，延迟是90°，这导致涉及FIFO112的那些数据通路的低等待时间。涉及写入块126和读取块124的数据通路中的等待时间是任意等待时间，因为被写入FIFO122的数据会花费任意时间量(在所讨论的限制内)被读出。
图2的示例中，以下数据通路是低等待时间数据通路：
·从导体50-1经过接收器102、缓冲器108、写入块114、读取块116和发送器138到导体70-1的通路；
·从导体50-1经过接收器102、缓冲器108、写入块114、读取块116到阵列100的通路；
·从阵列100到读取块116到发送器138到导体70-1的通路；
·从阵列100到读取块124到发送器104到导体50-1的通路；
图2的示例中，以下是任意等待时间的数据通路：
·从导体70-1经过接收器136、缓冲器134、写入块126和读取块124到阵列100的通路；以及
·从导体70-1经过接收器136、缓冲器134、写入块126、读取块124和发送器104到导体50-1的通路。
作为一示例，图3示出了节点B处的第一接收选通信号与写入块114处的接收数据信号异相90°。图4示出节点C处的第二接收选通信号与写入块126处的接收数据信号异相90°。图3中，节点A处的相位调节的内部时钟信号与节点B处的接收选通信号异相90°。图4中，节点A处的相位调节的内部时钟信号与节点C处的接收选通信号异相任意量。图4中的任意相位差被表达为期望的最小相位差(例如，90°)+X°，其中X例如可以是360°。在其它实施例中，X可以是其它量，诸如270°或450°。在一些实施例中，如果节点A和B或A和C之间的相位差达到期望的最小量(本例中90°)之下，同步器158和164增加写入和读取之间的相位差，且如果该相位差大于最小量+X(本例中90°+360°)则将除去相位差。由于节点A和B之间的固定延迟，同步器158可能不添加或去除相位差。尽管被提及的期望的最小相位差为90°，也可以使用其它量，诸如270°(即，在1.5位单元中)。注意，期望的最小相位差和附加延迟X不必是90°的倍数。
在一些实施例中，芯片30发送从芯片20接收的所有数据信号到芯片40。芯片30还确定数据信号是否由芯片30使用(例如，由芯片30存储)或者仅仅将其传递给芯片40。确定芯片30是否使用数据的技术示例包括(1)使得当前正接收的数据信号的一特殊部分指示它如何被使用，(2)使得先前接收的数据信号的一部分指示如何使用将来的数据信号，或者(3)使用分开的芯片选择信号(未示出)。在其它实施例中，芯片30将仅仅传递从芯片20接收的一些数据信号到芯片40。但是，仅传递一些数据信号会明显增加复杂性和/或延迟。
选通形成电路156和180形成要由发送器144驱动的选通脉冲。该选通形成可以是恒定的或者选通以仅发生于数据信号要由发送器104或138驱动的时间附近。
图5示出了图2电路的可选电路。图5与图2类似，区别在于接收选通信号从接收器142提供给内插器172且节点B和内插器之间没有延迟电路154。可以使用各种其它的可选方案。
C.附加系统级示例
图6示出了与图1类似的系统，区别在于它包括导体60和80用以在芯片220、230和240之间传送地址和命令信号。导体被示作是单向的，但在一些实施例中可以是双向的。图7类似于图1，区别在于时钟信号从芯片20传递到芯片30并从芯片30到芯片40。
图8示出了较大的顺序链点对点系统中的图1的芯片20、30和40，其中芯片20是将数据和选通信号提供给模块1上的存储器芯片M11、M21、M31和M41的存储器控制器。注意，本例中，芯片30是芯片M21且芯片40是芯片M22。芯片M11、M21、M31和M41将数据信号转发给模块2上的存储器芯片M12、M22、M32和M42，它们接着将数据信号转发给模块3上的存储器芯片M13、M23、M33和M43，它们接着将数据信号转发给模块4上的存储器芯片M14、M24、M34和M44。芯片再生成选通信号以便发送给这些芯片，如上所述。时钟信号由存储器控制器20提供且各自被传递给存储器模块之一，其中它们被分配给存储器芯片。时钟信号可以源于存储器控制器以外。模块可以是双列直插式存储器模块(DIMM)或其它类型的模块。图9类似于图8，区别在于有两个模块而非4个。图8示出了每模块四个芯片，以便于说明，但每个模块可以有四个以上的存储器芯片且可以将单个时钟信号分配给所有芯片。在图9的情况中，每个模块可以有8个以上的存储器芯片。在实际系统中，可以有与图8和9所示的更多、更少或相同数量的模块。可以使用图8和9所示的那些以外的环形或其它拓扑。例如，存储器芯片M14、M24、M34和M44可通过导体直接耦合到存储器控制器20。
抖动累积是使用通过多个芯片的时钟顺序链的潜在问题。时钟可以设定芯片的基线抖动并重新定时数据，从而将链中的最大抖动保持于可容许的水平。
D.附加细节
以下是关于SBD信令的示例性技术的讨论。参考图2，SBD信号可由驱动特殊信号的发送器104形成监控导体50-1上的电压的接收器102形成。接收器102可从导体50-1上的电压中减去输出数据的电压以接收输入数据信号。放大器可使用一对可选参考电压执行出站减法。输出数据信号的状态被用于选择合适的参考电压，实现出站数据信号从导体50-1上存在的数据信号中的数字减法。参考电压改变的定时应匹配来自发送器102的输出数据。以下的表1示出了用于SBD信令的示例，其中Vcc是用于芯片20、30和40的发送器和接收器的电源电压，其中逻辑高电压接近于Vcc且逻辑低电压接近于Vss(接地)。这可以是全电压摆动或低电压摆动。
 发送器104驱动到导体50-1的电压  接收器102的参考电压   芯片20中的发送器驱动到导体50-1的电压  接收器102的输出
 逻辑高  3/4Vcc   逻辑高  逻辑高
 逻辑高  3/4Vcc   逻辑低  逻辑低
 逻辑低  1/4Vcc   逻辑高  逻辑高
 逻辑低  1/4Vcc   逻辑低  逻辑低
表1(SBD信令的示例)
发送器104、144、138和178不限制于任何特殊电路。在一些实施例中，诸如发送器104的发送器可执行作为芯片30和芯片20电源电压之间的终端和电平变换器。参考图10，为执行变换功能，逻辑电源(芯片20Vcc)可连接到芯片20中的推挽发送器244的p型金属氧化物半导体场效应晶体管(PMOSFET)部分，并驱动该电源电压电平的一半。在发送器也用作终端负载时，可使用具有线性化电阻器(未示出)的可调的二进制加权的互补MOS(CMOS)推挽晶体管104和244。该发送器可通过将缓冲晶体管进一步分成并行驱动的四个相等的子段来执行转换速度控制函数。延迟线分接头可驱动这些段，以实现受控输出切换速率，减少信道的高频内容。芯片20和30的Vcc可以是相等或不同的。示出了接收器246和102。例如可以通过用n型MOSFET(NMOSFET)代替PMOSFET来实现低电压摆动。注意，晶体管不必是金属氧化物半导体类型的FET或甚至不必是FET。
本发明不限于特殊类型的接收器。在一些实施例中，接收器102、142、136和176可包括图11所示的细节，但这不是必要的。参考图11，接收器102可从导体50-1上的电压中减去来自发送器104的输出数据的电压以接收输入数据信号；能够在输入共模电平的较宽范围上运行；维持高共模噪声抑制；以及提供放大以将接收到的信号转换到CMOS电平。如图11的示例中所示的，接收器102可以有三级。第一级可基于一对互补的差分放大器并提供较宽的共模输入范围和共模噪声抑制。放大器可使用信号HiSel和LoSel选择的一对可选的参考RefHi和RefLo进行出站减法。第一级可进一步分成四个并行段以实现两个参考之间的分级的受控切换，以便维持与转换速度控制的出站数据切换的接近匹配关系。第二级放大器可提供增益、共模恢复，并将第一级差分放大器的输出组合成单个差分信号。最后一级可提供附加增益并将差分信号转换成导体106处的单端CMOS输出。
可以有未示出的各种附加电路(例如，静电放电电路)。可以有提供给芯片的附加选通和/或时钟信号。
实施例是本发明的实现或示例。说明书中对“一实施例”、“一个实施例”、“一些实施例”或“其它实施例”的引用意味着联系该实施例描述的特殊特点、结构或特征包含于本发明的至少一些实施例中，但不必是所有的实施例。“一实施例”、“一个实施例”或“一些实施例”的各种出现不必都涉及相同的实施例。
如果说明书阐述了组件、特点、结构或特征“可以”、“可”或“可能”包含，则不一定需要包含该特殊的组件、特点、结构或特征。如果说明书或权利要求书引用“一”元件，这不意味着只有一个元件。如果说明书或权利要求书提及“一附加”元件，则不排除有一个以上的附加元件。
本发明不限于这里描述的特殊细节。实际上，可在本发明的范围内进行以上描述和附图的许多其它变型。因此，定义本发明范围的以下权利要求书包含了任何对其进行的修改。

Claims (21)

1.一种芯片，包括：
第一端口，用于提供第一接收数据信号和第一接收选通信号；
第二端口，用于提供第二接收数据信号和第二接收选通信号；
电路，用于提供与所述第一接收选通信号具有固定相位关系的内部时钟信号，其中所述第二接收选通信号与所述内部时钟信号具有任意相位关系；以及
第一和第二写入块，用于分别与第一和第二接收选通信号同步地锁存第一和第二接收数据信号。
2.如权利要求1所述的芯片，其特征在于，所述芯片包括数据通路，且包括所述第一写入块的所述数据通路是低等待时间数据通路，且包括所述第二写入块的所述数据通路是任意等待时间数据通路。
3.如权利要求2所述的芯片，其特征在于，还包括：
存储器阵列；
由内部时钟定时的第一读取块，其中所述第一读取块对接于所述第一写入块和存储器阵列之间，且对接于所述存储器阵列和第二端口的发送器之间；以及
由内部时钟定时的第二读取块，其中所述第二读取块对接于所述第二写入块和存储器阵列之间，且对接于所述存储器阵列和第一端口的发送器之间。
4.如权利要求3所述的芯片，其特征在于，所述内部时钟信号以双倍数据率在第一和第二读取时钟中定时数据。
5.如权利要求3所述的芯片，其特征在于，包括第一读取块或者将数据从存储器阵列经过第二读取块传送到第二端口的所述数据通路是低等待时间数据通路。
6.如权利要求1所述的芯片，其特征在于，所述内部时钟信号是相位调节的内部时钟信号，且其中提供内部时钟的电路包括延迟锁定环路电路，它接收无相位调节的内部时钟并将定时信号提供给产生相位调节的内部时钟信号的内插器。
7.如权利要求6所述的芯片，其特征在于，所述内插器接收至少一部分的相位调节的内部时钟信号作为一输入并接收被延迟的接收选通信号作为一输入。
8.如权利要求6所述的芯片，其特征在于，所述内部时钟信号是相位调节的差分内部时钟信号。
9.如权利要求1所述的芯片，其特征在于，芯片将它从第一端口接收的数据转发到第二端口处的发送器。
10.一种系统，包括：
第一芯片和第二芯片；以及
第三芯片，它包括：
第一端口，它耦合到第一芯片用以提供第一接收数据信号和第一接收选通信号；
第二端口，它耦合到第二芯片用以提供第二接收数据信号和第二接收选通信号；
电路，用于提供具有与第一接收选通信号的固定相位关系的内部时钟信号，其中所述第二接收选通信号具有与内部时钟信号的任意相位关系；以及
第一和第二写入块，用于分别与第一和第二接收选通信号同步地锁存第一和第二接收数据信号。
11.如权利要求10所述的系统，其特征在于，所述第三芯片将它从第一端口接收的数据转发到第二芯片并将它从第二端口接收的数据转发到第一芯片。
12.如权利要求10所述的系统，其特征在于，所述第三芯片包括数据通路，且包括第一写入块的所述数据通路是低等待时间数据通路，且包括第二写入块的所述数据通路是任意等待时间数据通路。
13.如权利要求12所述的系统，其特征在于，所述第三芯片还包括：
存储器阵列；
由内部时钟定时的第一读取块，其中所述第一读取块对接于第一写入块和存储器阵列之间，并对接于存储器阵列和第二端口的发送器之间；以及
由内部时钟定时的第二读取块，其中所述第二读取块对接于第二写入块和存储器阵列之间，并对接于存储器阵列和第一端口的发送器之间。
14.如权利要求13所述的系统，其特征在于，所述内部时钟信号以双倍数据率在第一和第二读取时钟中定时数据。
15.如权利要求13所述的系统，其特征在于，包括第一读取块或者将数据从存储器阵列经过第二读取块传送到第二端口的所述数据通路是低等待时间数据通路。
16.如权利要求10所述的系统，其特征在于，所述内部时钟信号是相位调节的内部时钟信号，且其中用于提供内部时钟的电路包括延迟锁定环路电路，它接收无相位调节的内部时钟并提供定时信号到产生相位调节的内部时钟信号的内插器。
17.如权利要求16所述的系统，其特征在于，所述内插器接收相位调节的内部时钟信号的至少一部分作为一输入并接收延迟的接收选通信号作为一输入。
18.如权利要求10所述的系统，其特征在于，所述第一和第二芯片之间以及第二和第三芯片之间的信令是同步双向的，且响应于来自第一芯片的数据信号和选通信号提供所述第一接收数据信号和第一接收选通信号，且响应于来自第二芯片的数据信号和选通信号提供第二接收数据信号和第二接收选通信号。
19.一种芯片，包括：
第一端口，用于提供第一接收数据信号和第一接收选通信号；
第二端口，用于提供第二接收数据信号和第二接收选通信号；
电路，用于提供与第一接收选通信号具有固定相位关系的经相位调节的内部时钟信号，其中所述第二接收选通信号与内部时钟信号具有任意相位关系；以及
延迟电路，用于延迟第一接收数据选通信号以锁存第一数据，并用于延迟第二接收数据选通信号以锁存第二接收数据信号。
20.如权利要求19所述的芯片，其特征在于，所述芯片包括数据通路，且包括第一写入块的所述数据通路是低等待时间数据通路，且包括第二写入块的数据通路是任意等待时间数据通路。
21.如权利要求20所述的芯片，其特征在于，还包括：
存储器阵列；
由内部时钟定时的第一读取块，其中所述第一读取块对接于第一写入块和存储器阵列之间，并对接于存储器阵列和第二端口的发送器之间；以及
由内部时钟定时的第二读取块，其中所述第二读取块对接于第二写入块和存储器阵列之间，并对接于存储器阵列和第一端口的发送器之间。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102981781A (zh) * 2012-10-15 2013-03-20 威盛电子股份有限公司 数据储存装置、储存介质控制器与控制方法
CN101720465B (zh) * 2007-05-09 2013-10-02 新思公司 通过时钟采样进行相位关系计算

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8422568B2 (en) 2004-01-28 2013-04-16 Rambus Inc. Communication channel calibration for drift conditions
US7400670B2 (en) 2004-01-28 2008-07-15 Rambus, Inc. Periodic calibration for communication channels by drift tracking
US7095789B2 (en) 2004-01-28 2006-08-22 Rambus, Inc. Communication channel calibration for drift conditions
US6961862B2 (en) 2004-03-17 2005-11-01 Rambus, Inc. Drift tracking feedback for communication channels
US11948629B2 (en) 2005-09-30 2024-04-02 Mosaid Technologies Incorporated Non-volatile memory device with concurrent bank operations
US20070076502A1 (en) 2005-09-30 2007-04-05 Pyeon Hong B Daisy chain cascading devices
WO2007036050A1 (en) 2005-09-30 2007-04-05 Mosaid Technologies Incorporated Memory with output control
US7747833B2 (en) 2005-09-30 2010-06-29 Mosaid Technologies Incorporated Independent link and bank selection
TWI460736B (zh) * 2005-09-30 2014-11-11 Conversant Intellectual Property Man Inc 獨立連結與記憶庫選擇
US7652922B2 (en) 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
US7555670B2 (en) * 2005-10-26 2009-06-30 Intel Corporation Clocking architecture using a bidirectional clock port
US8284881B2 (en) * 2005-11-03 2012-10-09 Nxp B.V. Data interface and method of seeking synchronization
KR100870536B1 (ko) 2005-12-19 2008-11-26 삼성전자주식회사 고속 인터페이스 방식의 반도체 장치, 반도체 시스템, 및 그 방법
US20070290333A1 (en) * 2006-06-16 2007-12-20 Intel Corporation Chip stack with a higher power chip on the outside of the stack
DE102006036823B4 (de) * 2006-08-07 2008-10-02 Qimonda Ag Datensynchronisier- und -pufferschaltung zur Synchronisation von seriell empfangenen Datensignalen
US8407395B2 (en) 2006-08-22 2013-03-26 Mosaid Technologies Incorporated Scalable memory system
US7904639B2 (en) 2006-08-22 2011-03-08 Mosaid Technologies Incorporated Modular command structure for memory and memory system
EP2487794A3 (en) * 2006-08-22 2013-02-13 Mosaid Technologies Incorporated Modular command structure for memory and memory system
US7752364B2 (en) * 2006-12-06 2010-07-06 Mosaid Technologies Incorporated Apparatus and method for communicating with semiconductor devices of a serial interconnection
TWI457944B (zh) * 2006-12-06 2014-10-21 Mosaid Technologies Inc 與串聯互連之半導體裝置通訊的設備、方法與系統
US7925854B2 (en) * 2006-12-06 2011-04-12 Mosaid Technologies Incorporated System and method of operating memory devices of mixed type
US8433874B2 (en) * 2006-12-06 2013-04-30 Mosaid Technologies Incorporated Address assignment and type recognition of serially interconnected memory devices of mixed type
KR101441280B1 (ko) * 2006-12-06 2014-09-17 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 혼합된 유형의 메모리 장치를 동작시키는 시스템 및 방법
US7554855B2 (en) * 2006-12-20 2009-06-30 Mosaid Technologies Incorporated Hybrid solid-state memory system having volatile and non-volatile memory
US8122202B2 (en) 2007-02-16 2012-02-21 Peter Gillingham Reduced pin count interface
CN101617371B (zh) * 2007-02-16 2014-03-26 莫塞德技术公司 具有多个外部电源的非易失性半导体存储器
WO2008101316A1 (en) 2007-02-22 2008-08-28 Mosaid Technologies Incorporated Apparatus and method for using a page buffer of a memory device as a temporary cache
US8086785B2 (en) 2007-02-22 2011-12-27 Mosaid Technologies Incorporated System and method of page buffer operation for memory devices
KR100885915B1 (ko) * 2007-02-27 2009-02-26 삼성전자주식회사 내부 통신이 가능한 멀티 메모리 칩 및 이를 구비하는시스템
US7865756B2 (en) * 2007-03-12 2011-01-04 Mosaid Technologies Incorporated Methods and apparatus for clock signal synchronization in a configuration of series-connected semiconductor devices
US7688652B2 (en) * 2007-07-18 2010-03-30 Mosaid Technologies Incorporated Storage of data in memory via packet strobing
WO2009062280A1 (en) * 2007-11-15 2009-05-22 Mosaid Technologies Incorporated Methods and systems for failure isolation and data recovery in a configuration of series-connected semiconductor devices
US8825939B2 (en) * 2007-12-12 2014-09-02 Conversant Intellectual Property Management Inc. Semiconductor memory device suitable for interconnection in a ring topology
US8781053B2 (en) * 2007-12-14 2014-07-15 Conversant Intellectual Property Management Incorporated Clock reproducing and timing method in a system having a plurality of devices
US8467486B2 (en) * 2007-12-14 2013-06-18 Mosaid Technologies Incorporated Memory controller with flexible data alignment to clock
US8291248B2 (en) * 2007-12-21 2012-10-16 Mosaid Technologies Incorporated Non-volatile semiconductor memory device with power saving feature
CA2701180A1 (en) 2007-12-21 2009-07-02 Mosaid Technologies Incorporated Non-volatile semiconductor memory device with power saving feature
US8594110B2 (en) 2008-01-11 2013-11-26 Mosaid Technologies Incorporated Ring-of-clusters network topologies
US8139390B2 (en) * 2008-07-08 2012-03-20 Mosaid Technologies Incorporated Mixed data rates in memory devices and systems
US8161313B2 (en) * 2008-09-30 2012-04-17 Mosaid Technologies Incorporated Serial-connected memory system with duty cycle correction
US8181056B2 (en) * 2008-09-30 2012-05-15 Mosaid Technologies Incorporated Serial-connected memory system with output delay adjustment
US8134852B2 (en) * 2008-10-14 2012-03-13 Mosaid Technologies Incorporated Bridge device architecture for connecting discrete memory devices to a system
US7957173B2 (en) * 2008-10-14 2011-06-07 Mosaid Technologies Incorporated Composite memory having a bridging device for connecting discrete memory devices to a system
US8549209B2 (en) * 2008-11-04 2013-10-01 Mosaid Technologies Incorporated Bridging device having a configurable virtual page size
US20100115172A1 (en) * 2008-11-04 2010-05-06 Mosaid Technologies Incorporated Bridge device having a virtual page buffer
US8194481B2 (en) 2008-12-18 2012-06-05 Mosaid Technologies Incorporated Semiconductor device with main memory unit and auxiliary memory unit requiring preset operation
US8037235B2 (en) * 2008-12-18 2011-10-11 Mosaid Technologies Incorporated Device and method for transferring data to a non-volatile memory device
US8521980B2 (en) 2009-07-16 2013-08-27 Mosaid Technologies Incorporated Simultaneous read and write data transfer
KR101086875B1 (ko) 2009-09-30 2011-11-25 주식회사 하이닉스반도체 데이터 전송회로 및 이를 포함하는 반도체 장치
US8284621B2 (en) * 2010-02-15 2012-10-09 International Business Machines Corporation Strobe offset in bidirectional memory strobe configurations
US8582382B2 (en) * 2010-03-23 2013-11-12 Mosaid Technologies Incorporated Memory system having a plurality of serially connected devices
US8825967B2 (en) 2011-12-08 2014-09-02 Conversant Intellectual Property Management Inc. Independent write and read control in serially-connected devices
US9471484B2 (en) 2012-09-19 2016-10-18 Novachips Canada Inc. Flash memory controller having dual mode pin-out
US9571908B2 (en) * 2014-12-23 2017-02-14 Raytheon Company Extendable synchronous low power telemetry system for distributed sensors
US10431268B2 (en) 2016-09-13 2019-10-01 Samsung Electronics Co., Ltd. Semiconductor device and memory controller receiving differential signal
US10635357B2 (en) 2018-07-03 2020-04-28 Nvidia Corporation Method for overlapping memory accesses
KR102675825B1 (ko) * 2018-11-05 2024-06-18 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용한 반도체 시스템 및 동작 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US112119A (en) * 1871-02-28 Improvement in self-centering chucks for lathes
US6570944B2 (en) * 2001-06-25 2003-05-27 Rambus Inc. Apparatus for data recovery in a synchronous chip-to-chip system
US5195056A (en) * 1987-05-21 1993-03-16 Texas Instruments, Incorporated Read/write memory having an on-chip input data register, having pointer circuits between a serial data register and input/output buffer circuits
JPH04216392A (ja) * 1990-12-18 1992-08-06 Mitsubishi Electric Corp ブロックライト機能を備える半導体記憶装置
US5546023A (en) * 1995-06-26 1996-08-13 Intel Corporation Daisy chained clock distribution scheme
US5604450A (en) * 1995-07-27 1997-02-18 Intel Corporation High speed bidirectional signaling scheme
US7024518B2 (en) 1998-02-13 2006-04-04 Intel Corporation Dual-port buffer-to-memory interface
US6742098B1 (en) * 2000-10-03 2004-05-25 Intel Corporation Dual-port buffer-to-memory interface
US6697888B1 (en) * 2000-09-29 2004-02-24 Intel Corporation Buffering and interleaving data transfer between a chipset and memory modules
US6658509B1 (en) * 2000-10-03 2003-12-02 Intel Corporation Multi-tier point-to-point ring memory interface
US6934785B2 (en) * 2000-12-22 2005-08-23 Micron Technology, Inc. High speed interface with looped bus
US6437601B1 (en) * 2000-12-26 2002-08-20 Intel Corporation Using a timing strobe for synchronization and validation in a digital logic device
US6373289B1 (en) * 2000-12-26 2002-04-16 Intel Corporation Data and strobe repeater having a frequency control unit to re-time the data and reject delay variation in the strobe
US6493250B2 (en) * 2000-12-28 2002-12-10 Intel Corporation Multi-tier point-to-point buffered memory interface
US6832325B2 (en) * 2000-12-29 2004-12-14 Intel Corporation Device on a source synchronous bus sending data in quadrature phase relationship and receiving data in phase with the bus clock signal
US6747474B2 (en) * 2001-02-28 2004-06-08 Intel Corporation Integrated circuit stubs in a point-to-point system
US6847617B2 (en) 2001-03-26 2005-01-25 Intel Corporation Systems for interchip communication
US6536025B2 (en) * 2001-05-14 2003-03-18 Intel Corporation Receiver deskewing of multiple source synchronous bits from a parallel bus

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101720465B (zh) * 2007-05-09 2013-10-02 新思公司 通过时钟采样进行相位关系计算
CN102981781A (zh) * 2012-10-15 2013-03-20 威盛电子股份有限公司 数据储存装置、储存介质控制器与控制方法
CN102981781B (zh) * 2012-10-15 2015-09-09 威盛电子股份有限公司 数据储存装置、储存介质控制器与控制方法

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Publication number Publication date
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CN1890754B (zh) 2010-05-26

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