TWI269950B - Fixed phase clock and strobe signals in daisy chained chips - Google Patents

Description

1269950 九、發明說明：

I：發明戶斤屬之技術領域I 發明領域 本發明係關於積體電路晶片，且更具體地說，係關於 5 菊鍊晶片，其包括一閃控信號與時鐘信號，其具有一固定 相位之關係。 發明背景 一多分支匯流排被用來將超過二個晶片連接至一組導 10 體。動態隨機存取記憶體(D R A Μ)裝置一般與一多分支匯流 排一起使用。多分支匯流排會具有電氣中斷，其產生失真 並限制匯流排頻道上的頻寬。對於同步系統來說，一時鐘 被傳佈至每個晶片。時鐘通常以一類似的多分支型式來加 以傳佈，其限制了時鐘頻道之頻寬。一種增加時鐘頻道之 15 頻寬之方式為驅動時鐘之多個複製至一記憶體模組（諸如 在雙線記憶體模組(DIMM)中）以限制負載。其他方法為在 DIMM上放置一相位鎖定迴路(PLL)元件，且使用此來驅動 一時鐘至DRAM裝置。然而，這些方法會增加成本和功率 消耗至系統中。 20 做為一種對多分支系統之替代方案，使用點對點互連 來減少負載，並避免電氣中斷。再者，已提出菊鍊晶片。 【先前技術3 本發明係有關於菊鍊晶片中之固定相位時鐘與閃控信 號技術。 5 1269950 圖式簡單說明 第1圖為根據本發明之一些實施例之系統之一示意方 塊圖表示。 第2圖為根據本發明之一些實施例之第1圖之晶片之一 5 些細節之示意方塊圖表示。 第3和4圖為時序圖之範例。 第5圖為根據本發明之一些實施例之第2圖之細節之替 代方案。 第6和7圖為根據本發明之一些實施例之系統之方塊圖 10 表示。 第8和9圖為根據本發明之一些實施例之包括記憶體模 組之系統之方塊圖表示。 第10圖為根據本發明之一些實施例之傳送器和接收器 之細節之示意表示。 15 第11圖為根據本發明之一些實施例之一接收器之細節 之示意表示。 I：實施方式3 較佳實施例之詳細說明 A.綜覽 20 參考第1圖，一菊鍊，點對點系統包括晶片20，30和40。 做為一範例，晶片20可包括一記憶體控制器，或為一記憶 體裝置，而晶片30和40可為記憶體裝置，雖然晶片可為非 記憶體控制器或記憶體裝置。晶片20和30透過在導體50上 之資料信號和導體56上之一第一外部閃控信號來彼此通 126995分 93140506號申請案說明書修正頁 95.04.26. 訊。同樣地，晶片30和40透過至少導體7〇上之資料信號和 導體76上之一第二外部閃控信號來彼此通訊。一外部時鐘 信號(elk)從導體62傳送至晶片30至導體82。外部時鐘信號 可為與由晶片20和/或40所使用者相同之時鐘信號或為一 5不同的時鐘信號。資料信號可為一傳統資料信號，其位址 和命令信號分開地供應，或資料信號可為一更一般的信 號，其包括傳統資料以及位址和/或命令資訊，其為以傳統 資料信號時間多工或封包化。 產生一第一接收閃控信號以回應導體56上從晶片20至 1〇晶片3〇之第一外部閃控信號。產生-第二接收閃控信號以 回應導體76上從晶片40至晶片30之第二外部閃控信號。第 一接收閃控信號被用來閂鎖從晶片2〇至晶片3〇之資料，而 第二接收閃控信號被用來問鎖從晶片4〇至晶片3〇之資料。 -供晶片30所用之内料鐘信號係從導體62上之外部時鐘 15 信號產生的。 隹等體56上之第 ,,η王丨5%，等體76上之第二外 部閃控信號以及導體62上之外部時鐘信號間之相位關係是 料的。因此’内料鐘信號可㈣與第—接收閃控信號 或第二接收閃控信號任—者之固定相位關係，但不盘第— 和第二接收閃控信號二者。具有固定相位關係之接收閃控 u在此稱為固定相位之接收閃控信號。—種完成固定相 :系之方式為改變内部時鐘信號之相位。未具有固定相 位關係之接㈣控㈣在此稱為任意相位接㈣控信號。 在此揭示内容中，低延遲資料路徑_詞指稱那滅中 20 1269950 = □定相位接收’信說或内部時鐘所關而非由任 =相位閃控信號_之資料路徑。其稱為—低延遲資料路 徑’因為内部時鐘相位以這樣-種方式來 固定至固定接收 ^ 以提供低延遲給這些路徑。任意延遲資料路徑 10 15 广s曰稱那二其中貧料由任意相位閃控信號閂鎖之資料路 ^、彳w延遲貝料路控可具有比低㈣資料路徑來得大之 I遲口為貝料可於一閂鎖中等待比所需更長之時間，同 _待欲接收之㈣時鐘。在_些實施例中，任意延遲資 料路=之延遲大於或等於但不小於低延遲路徑之延遲。在 ’、他貝知例中’任思延遲資料路徑之延遲可略低於低延遲 資料路徑之延遲，但亦可等於或大於。 日日片30作用如一介於晶片如和侧之重覆器，雖然其 可比僅重覆資料做得更多（例如儲存資料）。即，晶片30重覆 2〇揍收到的資料至晶片40，且重 (重傳送)至少一些其從晶片 復至V 片40接收之資料至晶片。視實施例而 定，晶片20和40可能或可能非重覆器。 B·低延遲貨料路徑之時鐘之範例 第2圖提供根據本發明之一些實施例之晶片3〇之細 郎，雖然可使用許多不同的其他細部情況。接收器1〇2和142 以及傳送|§104和144形成一第一埠92，而接收器136和176 和傳送器138和178形成—第二埠94。注意哪個埠端標記第 一埠而哪個標記第二埠是任意的。傳送器1〇4和138以及接 收态10 2和13 6表示每個埠端上之多個資料傳送器和接收器 (雖然可能每個埠端僅有一個傳送器和接收器）。導體5〇β1 20 1269950 為導體50之一，而導體70_；[為第〗圖之導體7〇之一（雖然每個 埠端可能僅有一個資料導體）。第2圖亦說明第丨圖之導體兄 和76。在第2圖之實施射，第！圖之外部時鐘信號㈣為 一不同的時鐘(cik和cik#)，但其可能為單端的。導體62a 5和62；6以及導體82A和82B分別為第1圖之導體62和幻之範 例，其承載差動的外部時鐘信號Clk和Clk#。一高頻寬，低 抖動之時鐘可協助減少可能另外於每個介面上累積之抖 動。為了減少抖動，除了差動地提供時鐘之外，還亦可使 用-低電壓擺i。再者，做為一範例，接收器186和傳送器 0 I88可包括電流模式之差動放大器。資料和外部閃控信號可 為全電壓擺盪或低電壓擺盪之信號。 接收器186接收外部差動時鐘信號(clk,clk#)，其將導 體190A和19GB上之外部差動時鐘信號驅動至—延遲鎖定 迴路(DLL)電路196和傳送器188。傳送器188驅動外部差動 15時鐘信號至導體82A和82B以由其他晶片接收或也許加以 終端。由接收器提供之緩衝可設計來提供高供應和共模 拒斥以及十分小之抖動。紙電路196鎖定至緩衝之外部差 動時鐘信號且被選擇來鎖定至外部差動時鐘信號之一特定 相位(例如，⑽（度)）’且橫跨—完整之時鐘週期來於姐^ 分接上產生例如四個等距之延遲。間隔之延遲可透過分接 饋送至一内插器172以減少例如超過鳩。之32步驟之可調 之延遲。内插器172透過緩衝器162提供一相位調整之内部 ^動4 说(Clk(I)，Clk#(I))至一節點a(雖然其可能為單 鳊的）在即點A上之相位調整之内部差動時鐘信號被提供 1269950 來讀取區塊116和124並重設同步器158和164。 在一些實施例中，相位調整之内部差動時鐘信號提供 雙資料速率時鐘給通過陣列100和讀取區塊116和124間之 資料信號，雖然其可能為其他，例如單資料速率或四分之 5 一資料速率。在一些實施例中，在陣列1 〇〇和讀取區塊116 間之對每個導體50和70之每個方向上有二個導體。在每個 方向上為何有二個導體之理由為陣列100可操作於例如埠 介面之頻率之丨/2上，如此使用兩倍數目之導體來得到相同 的資料。第2圖中，在陣列100和讀取區塊116和124間之導 1〇 體顯示為單向的，但它們可能為雙向的。再者，可能在每 個方向上只有一導體或一雙向導體（對每個導體50和70)而 非陣列100和每個讀取區塊間有二個。陣列1 〇〇並非在所有 實施例中皆需要。 15 在一些實施例中，在導體50和70上之資料信號和在導 體56和76上之外部閃控信號以一同時雙向（SBD)信號般來 加以傳送。做為一其他實施例，資料和閃控信號可為單向 信號或順序雙向信號。㈣和閃控導體可為單端或差動的。 為回應在導體50-1和70-1上偵測到資料信號，接收器 102矛136提供第—和第二接收資料信號給緩衝器⑽和 I34 ’其繼而分職供接收到的資料錢給寫人區塊m和 126在些果知例中，寫入區114和讀取區塊川形成一先 入先出（FIFC))電路112，其中資料與節則上之閃控信號同 時被寫人至FIFO中，且與節點A上之時鐘信號同時被讀取 出FIFO。同樣地，在—些實施例中，寫人區塊126和讀取區 20 1269950 塊124形成一FIFO電路122，其中資料與節點C上之閃控信 號同時地被寫入FIFO中，且與節點A上之時鐘信號同時地 被讀取出FIFO。重置同步器158和164在重置時在所要的地 方開始一指標器以供寫入以及一指標器供讀取，且亦可保 持在寫入和讀取間之延遲太大或太小（下面討論）。 10 15 在一些實施例中，在導體56和76上之外部閃控信號分 別與在導體50-1和70-1上之接收資料信號同位。在此情況 中，所接收到的閃控信號可由延遲電路15〇和174延遲達例 如90度且由緩衝器152和170輸出，以分別提供第一和第二 接收閃控信號於節點B和C上。在第2圖之情況中，第一和 第二接收閃控信號亦為延遲之接收閃控信號。然後第一和 第二接收迦㈣具有與相關於由寫人區塊114和126從緩 衝器108和134所接收之接收資料信號之所要的相位關係。 在節點肺c上之接收閃控信號係由寫入區塊i 14和126使 用來關接收資料信號(或者，㈣信號可能已具有與外部 閃控信號間之所要的相_係，如此使得*需要—相當的 延遲）。接收到的閃控信號可為差動的或單端的。緩衝器刚 和152，134和17G和162提供所要的延遲和信號驅動。緩衝 器⑽，m，17G和162可仔細地如所需要般匹配。 第一接收閃控信號進一步由 田延遲電路154在DLL 196之 控制下延遲以建立在節 Η β n L 即”，、占師八間之所要的相位延遲差 "，且因此建立在從FlF〇 112 * 的最小延遲之—r— W取間之差異。所要 日J取』、攻之靶例為9〇度。 ... ^ ,、 隹弟2圖之乾例中，延遲電路 口 74為低功率消耗之 吴式延遲電路，其係由動 20 1269950 作如主式之DLL電路196控制。内插器172從延遲電路 154接收進一步延遲之第一接收閃控信號，且從節點a接收 相位肩整過的内部時鐘信號至少之一部份，且調整相位調 整過的内部時鐘信號以與來自延遲電路154之進一步延遲 5之接收閃控信號同相位。因此，在第2圖之範例中，第一接 收閃控信號為固定相 <立接收閃控信號且第二接收閃控信號 為任意相位接收閃控信號。然而，第2圖之電路可加以修 改，如此使得相反者為如此。在範例中，延遲為90度，其 導致對於牽涉到FIFO 112之資料路徑之低延遲。在牽涉到 10寫入區塊126和讀取區塊124之資料路徑上之延遲為—任咅 延遲，因為被寫入FIFO 122之資料可花費任意數量之時間 (在所討論之限制内）以被讀出。 在第2圖之範例中，下列資料路徑為低延遲資料路徑： •從導體50_1通過接收器102，緩衝器1〇8，寫入區塊 15 114，讀取區塊116和傳送器138至導體138之路徑； •從導體50-1通過接收器1〇2，緩衝器1〇8，寫入區塊 114，讀取區塊116至陣列1〇〇之路徑； •從陣列1〇〇至讀取區塊116至傳送器138至導體7〇」之 路徑；以及 20 .從陣列100至讀取區塊124至傳送器104至導體π」之 路徑。 在第2圖之範例中，下列為任意延遲資料路徑： •從導體70-1通過接收器136，緩衝器134，寫入區塊 126，和讀取區塊124至陣列100之路徑；以及 12 1269950 •從導體70-1通過接收器136，缓衝器134，寫入區塊 126，讀取區塊124，以及傳送器1〇4至導體5〇-1之路徑。 做為一範例，第3圖顯示在節點B之第一接收閃控信號 與在寫入區塊114上之接收資料信號有90度之相位差。第4 5圖頒示在節點C上之第二接收閃控信號為與寫入區塊126上 之接收資料信號有90度相位差。在第3圖中，在節點A上之 相位調整過的内部時鐘信號為與在節點B上之接收閃控信 號為90度相位差。在第4圖中，在節點A上之相位調整過的 内部時鐘信號為與節點C上之接收閃控信號有任意數量之 1〇相位差。在第4圖中之任意相位差表示為一所要的最小相位 差（例如90度)+X度，其中X可為例如360度。在其他實施例 中，X可能為一些其他量，諸如270度或450度。在一些實施 例中，同步器158和164在寫入和讀取間加入相位差，若節 點A和B或A和C間之相位差掉至所要的最小數量之下（在此 15範例中為9〇度），且若相位差超過最小數量+X(在此範例中 為90度+360度）的話則移除相位差。因為在節點八和3間之 固定延遲之故，可能同步器158未加入或移除相位差異。雖 然提及所要的最小相位差為90度，但是可使用其他的數量 諸如270度（即，在1.5位元胞元中）。注意所要的最小相彳立差 20 和額外的延遲X不一定要為90度之倍數。 在一些實施例中，晶片30傳送其從晶片20接收之所有 的資料信號給晶片40。晶片30亦決定是否資料信號將由晶 片30所使用（例如’由晶片30所儲存）或僅被傳送給晶片4〇。 用於決定晶片30是否要使用資料之技術之範例包括（1)目前 13 1269950 正被接收之資料信號之一特定部份指出其要被如何使用， (2)先前接收到之資料信號之一部份指出一未來的資料信號 要如何被使用，或（3)使用一分離的晶片選擇信號（未顯 示）。在其他貫施例中，晶片30將僅傳送其從晶片2〇所接收 5 之資料信號之一些給晶片40。然而，僅傳送一些資料信號 可能增加明顯的複雜性和/或延遲。 閃控產生電路156和180產生要由傳送器144所驅動之 閃控。閃控產生可為恒定的或以閘控制為僅發生於資料信 號要被傳送器104或138所驅動之時間附近。 10 第5圖說明第2圖之電路之替代。第5圖類似於第2圖， 除了接收到的閃控信號係從接收器142提供給内插器172以 及在節點B和内插器間沒有延遲電路154之外。可能使用許 多不同的其他替代。 C·額外的系統層級範例 第6圖說明一類似於第1圖之系統，除了其包括導體6〇 和80以承載晶片220，230和240間之位址與命令信號之外。 導體顯示為單向的，但可能在一些實施例中是雙向的。第7 圖類似於第1圖，除了時鐘信號從晶片20傳送至晶片30且從 晶片30至晶片40之外。 20 第8圖說明第1圖之晶片20，30和40在一較大的菊鍊點 對點系統中，其中晶片20為一記憶體控制器，其提供資料 和閃控信號給模組1上之記憶體晶片Mil，M21，M31和 M41。注意到在此範例中，晶片30為晶片M21，而晶片40 為晶片M22。晶片Mil，M21，M31和M41重覆資料信號給 14 1269950 模組2上之s己憶體晶片M12，M22，M32，以及]V142，其繼 而重覆資料信號給在模組3上之記憶體晶片M13，M23，M33 和M43 ’其繼而重覆資料信號給模組4上之記憶體晶片 M14，M24，M34和M44。如所討論的，晶片再生閃控信號 5以傳送給這些晶片。時鐘信號係由記憶體控制器20提供且 母個傳送給A fe體模組之一，在該處它們被傳佈給記憶體 晶片。時鐘信號可能來自除了記憶體控制器以外之處。模 組可為在線記憶體模組中之雙排（DIMM)或其他型式之模 組。第9圖類似於第8圖，除了有二模組而非四個之外。第8 10圖為了方便起見說明每個模組有四個晶片，但每假模組可 能有超過四個記憶體的片，且一單一時鐘信號可被傳佈給 所有晶片。在第9圖之情況中，每個模組可能有超過八個記 憶體晶片。在實際的系統中，可能有比第8和9圖中所示者 來得多，來得少或與之相同數目之模組。環狀或其他非第8 15和9圖中所示者之形式可加以使用。例如，記憶體晶片 M14，M24，M34和M44可透過導體直接耦合至記憶體控制 器20。 抖動累積為通過多晶片之時鐘菊鍊之一可能的問題。 時鐘可設定對一晶片之基線抖動並重新調整資料時間，如 2〇此使得在鍊中之最大抖動可保持至可容忍之大小。 D.額外的細節 下列為SBD發訊之示範性技術之討論。參考第2圖，可 由驅動一特定信號之傳送器1〇4和監視導體上之電壓 之接收裔102產生一 SBD信號。接收器1〇2可將外送資料之 15 1269950 電壓從導體50-1上之電壓減去以接收進來的資料信號。放 大器可使用一對可選擇之參考電壓來執行暫存相減。輸出 之資料信號之狀態用來選擇適當的參考電壓，使得來自出 現在導體50-1上之資料信號之暫存資料信號之數位相減生 5 效。參考電壓改變之時序應為使得與來自傳送器102之輸出 資料匹配。下表1顯示SBD發訊之一範例，其中Vcc為晶片 20，30和40之傳送器和接收器，且其中一邏輯高電壓近於 Vcc而一邏輯低電壓近於Vss(地端）。此可能為在全電壓擺 盪或在一低電壓擺盪。 傳送器104驅動至 導體50-1之電壓 接收器102之 參4電壓 晶片20中之傳送器 給導體50-1之電壓 接收器102之 輸出 邏輯高 3/4 Vcc 邏輯高 邏輯高 邏輯高 3/4 Vcc 邏輯低 邏輯低 邏輯低 1/4 Vcc 邏輯高 邏輯高 邏輯低 1/4 Vcc 邏輯低 邏輯低 表1(SBD發訊之範例) 傳送器104，144，138和178並不受限於任何特定之電 路。在一些實施例中，諸如傳送器1〇4之傳送器可作用如一 終端和晶片30與晶片20之供應電壓間之一大小轉換器。參 考第ίο圖，為了執行轉換功能，邏輯電源供應（晶片2〇Vcc) 15可連接至晶片20中之一推挽式傳送器244之一p型金氧半場 效電晶體（PMOSFET)部份，且驅動一半之此供應電壓大 ^ ^傳送為亦可作用如終端器時，可使用可調整的，二 元加權的，互補MOS(CMOS)推挽式傳送器104和244，其具 有、、泉丨生化电阻裔（未顯示）。傳送器可藉由進一步將緩衝器電 16 1269950 晶體劃分成四個平行驅動之相等之次劃分來實現一傾斜率 控制功能。延遲線分接可驅動這些劃分來使一受控輸出切 換速率生效，減少頻道之高頻率内容。晶片2〇和3〇之Vccs 可為相同或不同的。顯示了接收器246和102。可藉由例如 5以一 n型MOSFET(NMOSFET)來代換PMOSFET來實現低電 壓擺盪。注意電晶體不需為一金氧半型式之FET或甚至 FET。 本發明並非受限於一特定型式之接收器。在一些實施 例中，接收态102，142，136和176可包括第11圖中所示之 10細節，但此並非必須。參考第11圖，接收器1〇2可從導體沁」 上之私壓減去來自傳送器1〇4之離開資料之電壓，以接收進 入之資料#琥，其能夠於一廣範圍之輸入共模大小上操 作，、准持n共模雜訊拒斥；並提供放大以將接收到的信號 轉換成CMOS大小。如第n圖之範例中所示的，接收器1〇2 15可^有三級。第一級可以一對互補式差動放大器為基礎， 且提供廣共模輸入範圍和共模雜訊拒斥。放大器可藉由使 用對由^紐说1和L〇Sel所選擇之可選擇之參考源RefHi =減。錢行暫存相減。第-級可進-步劃分成四個平行 』刀’以貫現二參考源間之分級的，受控的切換，以維持 20 ”傾，率&制之暫存資料切換之近乎匹配之關係。第二級 放大可提供增益，共模回復，並組合第一級差動放大器 二 單差動信號。最後一級可提供額外的增益並 將至動信號轉換成導體觸上之-單端CM0S輸出。 ^有+夕不同的未說明之額外電路（例如靜電放電電 17 1269950 路）。可有額外的閃控和/或時鐘信號提供至晶片 -實施例為本發明之-實現或範例。說明中提及“一實 施例，，，“一個實施例，，，“ 5 一些實施例”或，，其他實施例，，意指 與實施例連財m特定触，結構或特㈣包括於至 少-些實施例中，料-定是本發明之所有實施例。“一實 “-個實施例”或“1實施例”之出現並不一定全指 稱相同的貫施例。 若說明敘述一元件，特徵，結構或特性“可”，“可能”， 或“能夠”被包括，則該特定元件，特徵，結構或特性不一 定要被包括。絲明或中請專利範圍指稱件，則其 並不意味著僅有-個元件。若說明或申請專利範圍指稱“一 額外的”元件，則其並稍除有超過—個之額外元件。 本發明並非受限於在此所描述之特定細節。事實上， 前述之說明和圖式之許多其他之變化可在本發明之範圍内 來做，此’是由下狀中請專韻圍，包括任何對其之 修改來定義本發明之範圍。 15 【圖式簡單説明】 第1圖為根據本發明之一些實施例之系統之一示意方 塊圖表示。 第2圖為根據本發明之一些實施例之第1圖之晶片之一 些細節之示意方塊圖表示。 第3和4圖為時序圖之範例。 第5圖為根據本發明之一些實施例之第2圖之細節之替 代方案。 18 1269950 第6和7圖為根據本發明之一些實施例之系統之方塊圖 表示。 第8和9圖為根據本發明之一些實施例之包括記憶體模 組之系統之方塊圖表示。 第10圖為根據本發明之一些實施例之傳送器和接收器 之細節之示意表示。 第11圖為根據本發明之一些實施例之一接收器之細節 之不意表不。 【主要元件符號說明】 20,30,40··.晶片 116...讀取區塊 50,56,62,70,76···導體 124…讀取區塊 92,94…埠端 126·.·寫入區塊 100···陣列 150，154，174...延遲器 102，136，142，176，186,246...接收器 156,180...閃控產生電路 104，138，144，178，188,244...傳送器 158,164…重置同步器 56,62,76,82，106，190...導體 172...内插器 108，134，152，162...緩衝器 196...延遲鎖定迴路 114…寫入區塊 220,230,240···晶片 19

Claims (1)

1269950 十、申請專利範圍： 第9314〇5〇6號申職申請專利範圍修正本 95 〇4 26 h —種菊鍊晶片，其包含： 用以提供一第—接收資料信號以及-第-接收閃 控信號之一第一埠； 用以提供-第二接收資料信號以及—第二接收閃 控信號之一第二埠； 用以提供-内料鐘信號之電路，勒部時鐘信號 相對於該第-接收閃控信號具有―収相位關係，其中 該第二接收閃控信號與該内部時鐘信號具有一任意相 位關係；以及 第一和第二寫入區塊，用以分別將該等第一和第二 接收資料信號問鎖為與該等第一和第二接收閃控信號 同步。 2·如申請專利範圍第旧之晶片，其中該晶片包括多個資 料路徑’ ^包括該第_寫人區塊之資料路徑為低延遲之 貝料路径，而包括該第二寫人區塊之資料路徑為任意延 遲資料路徑。 3·如申請專利範圍第2項之晶片，其進一步包含： 一記憶體陣列； 一第一讀取區塊，其由該内部時鐘供以時脈，其中 該第一讀取區塊介接於該第一寫入區塊和該記憶體陣 列之間，且介接於該記憶體陣列以及該第二埠之一傳送 器之間；以及 20 1269950 一第二讀取區塊，其由該内部時鐘供以時脈，其中 該第二讀取區塊介接於該第二寫入區塊和該記憶體陣 列之間，以及介接於該記憶體陣列以及該第一埠之一傳 送器之間。 5 4.如申請專利範圍第3項之晶片，其中該内部時鐘信號以 一種雙資料速率來依時鐘信號提供該等第一和第二讀 取區塊内之資料。 5. 如申請專利範圍第3項之晶片，其中包括該第一讀取區 塊或透過該第二讀取區塊從該記憶體陣列承載資料至 10 該第二埠之該等資料路徑，係為低延遲資料路徑。 6. 如申請專利範圍第1項之晶片，其中該内部時鐘信號為 一相位經調整之内部時鐘信號，且其中用以提供内部時 鐘之該電路包括延遲鎖定迴路電路，該延遲鎖定迴路電 路接收一非相位經調整之内部時鐘，且提供時序信號至 15 一内插器，該内插器產生該相位經調整之内部時鐘信 號。 7. 如申請專利範圍第6項之晶片，其中該内插器接收該相 位經調整之内部時鐘信號之至少一部份做為一輸入，並 接收一經延遲之接收閃控信號做為一輸入。 20 8.如申請專利範圍第6項之晶片，其中該内部時鐘信號為 一相位經調整之差動内部時鐘信號。 9. 如申請專利範圍第1項之晶片，其中該晶片將其從該第 一埠接收到的資料複製至該第二埠上之一傳送器。 10. —種菊鍊系統，其包含： 21 1269950 一第一晶片和一第二晶片；以及 一第三晶片，其包含： 耦合至該第一晶片以提供一第一接收資料信號和 一第一接收閃控信號之一第一埠； 5 耦合至該第二晶片以提供一第二接收資料信號和 一第二接收閃控信號之一第二埠； 用以提供對該第一接收閃控信號具有一固定相位 關係之一内部時鐘信號的電路，其中該第二接收閃控信 號與該内部時鐘信號具有一任意相位關係；以及 10 第一和第二寫入區塊，用以分別將該等第一和第二 接收資料信號閂鎖為與該等第一和第二接收閃控信號 同步。 11. 如申請專利範圍第10項之系統，其中該第三晶片將其從 該第一埠接收之資料複製至該第二晶片，以及將其從該 15 第二埠接收之資料複製至該第一晶片。 12. 如申請專利範圍第10項之系統，其中該第三晶片包括多 個資料路徑，且包括該第一寫入區塊之資料路徑為低延 遲資料路徑，而包括該第二寫入區塊之資料路徑為任意 延遲資料路徑。 20 13.如申請專利範圍第12項之系統，其中該第三晶片進一步 包含： 一記憶體陣列； 一第一讀取區塊，其係由該内部時鐘供以時脈，其 中該第一讀取區塊介接於該第一寫入區塊和該記憶體 22 1269950 陣列之間，且介接於該記憶體陣列和該第二埠之一傳送 器之間；以及 一第二讀取區塊，其係由該内部時鐘供以時脈，其 中該第二讀取區塊介接於該第二寫入區塊和該記憶體 5 陣列之間，且介接於該記憶體陣列和該第一埠之一傳送 器之間。 14.如申請專利範圍第13項之系統，其中該内部時鐘信號以 一種雙資料速率依時鐘信號提供該等第一和第二讀取 區塊内之資料。 10 15.如申請專利範圍第13項之系統，其中包括該第一讀取區 塊或透過該第二讀取區塊從該記憶體陣列承載資料至 該第二埠之該等資料路徑，係為低延遲資料路徑。 16. 如申請專利範圍第10項之系統，其中該内部時鐘信號為 一相位經調整之内部時鐘信號，且其中提供該内部時鐘 15 信號之該電路包括延遲鎖定迴路電路，該延遲鎖定迴路 電路接收一非相位經調整之内部時鐘，且提供時序信號 至一内插器，該内插器產生該相位經調整之内部時鐘信 號。 17. 如申請專利範圍第16項之系統，其中該内插器接收該相 20 位經調整之内部時鐘信號之至少一部份做為一輸入，且 接收一經延遲之接收閃控信號做為一輸入。 18. 如申請專利範圍第10項之系統，其中該等第一和第二晶 片間和該等第二和第三晶片間之信號發送動作為同時 雙向的，且該第一接收資料信號和該第一接收閃控信號 23 1269950 被提供來回應來自該第一晶片之一資料信號和一閃控 信號，以及該第二接收資料信號和該第二接收閃控信號 被提供來回應來自該第二晶片之一資料信號和一閃控 信號。 5 19. 一種菊鍊晶片，其包含： 用以提供一第一接收資料信號和一第一接收閃控 信號之一第一埠； 用以提供一第二接收資料信號和一第二接收閃控 信號之一第二埠； 10 用以提供對該第一接收閃控信號具有一固定相位 關係之一相位經調整内部時鐘信號的電路，其中該第二 接收閃控信號與該内部時鐘信號具有一任意相位關 係；以及 延遲電路，用以延遲該第一接收資料閃控信號，以 15 閂鎖第一資料，且延遲該第二接收資料閃控信號，以閂 鎖該第二接收資料信號。 20. 如申請專利範圍第19項之晶片，其中該晶片包括多個資 料路徑，且包括第一寫入區塊之資料路徑為低延遲資料 路徑，而包括第二寫入區塊之資料路徑為任意延遲資料 20 路徑。 21. 如申請專利範圍第20項之晶片，其進一步包含： 一記憶體陣列； 一第一讀取區塊，其係由該内部時鐘供以時脈，其 中該第一讀取區塊介接於該第一寫入區塊和該記憶體 24 1269950 陣列之間，且介接於該記憶體 為之間；以及 陣列和該第二槔之一傳送 一第二讀取區塊，其係由該 .^ ^ 時鐘供以時脈，其 5 〆第一項取區塊介接於該第二寫入區塊和該記憶體 陣列之間’且介接於該記憶體陣列和該第一埠之一傳送 器之間。 25 1269950

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90^ 6/ 1269950 七、指定代表圖： (一） 本案指定代表圖為：第（1 )圖。 (二) 本代表圖之元件符號簡單說明： 20,30,40…晶片 50,56,62,70,76...導體 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式：