KR20060101499A - 화합물 반도체 기판의 제조 방법 - Google Patents

화합물 반도체 기판의 제조 방법 Download PDF

Info

Publication number
KR20060101499A
KR20060101499A KR1020067010033A KR20067010033A KR20060101499A KR 20060101499 A KR20060101499 A KR 20060101499A KR 1020067010033 A KR1020067010033 A KR 1020067010033A KR 20067010033 A KR20067010033 A KR 20067010033A KR 20060101499 A KR20060101499 A KR 20060101499A
Authority
KR
South Korea
Prior art keywords
substrate
compound semiconductor
functional layer
semiconductor functional
layer
Prior art date
Application number
KR1020067010033A
Other languages
English (en)
Inventor
마사히코 하타
요시노부 오노
가즈마사 우에다
Original Assignee
스미또모 가가꾸 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스미또모 가가꾸 가부시키가이샤 filed Critical 스미또모 가가꾸 가부시키가이샤
Publication of KR20060101499A publication Critical patent/KR20060101499A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Bipolar Transistors (AREA)

Abstract

본 발명은 화합물 반도체 기판의 제조 방법을 제공하는 것을 목적으로 한다.
화합물 반도체 기판의 제조 방법은 다음 공정 (a) 내지 (e)를 포함한다. (a) 기판(1) 위에 화합물 반도체 기능층(2)을 에피택셜 성장에 의해 형성한다, (b) 화합물 반도체 기능층(2)에 지지 기판(3)을 접착한다, (c) 기판(1)과 기판(1)에 접촉하고 있던 측의 화합물 반도체 기능층(2)의 일부를 연마에 의해 제거한다, (d) 공정 (c)에 의해 노출한 화합물 반도체 기능층(2)의 표면에 기판(1)보다 큰 열전도율을 갖는 고열전도성 기판[고열전도성 기판은, 예컨대 Si 또는 사파이어의 기판(4) 및 다이아몬드 박막(5)으로 이루어진다.]을 접착하여 다층 기판을 얻는다, (e) 지지 기판(3)을 다층 기판으로부터 분리한다.

Description

화합물 반도체 기판의 제조 방법 {METHOD FOR MANUFACTURING COMPOUND SEMICONDUCTOR SUBSTRATE}
본 발명은, 화합물 반도체 기판의 제조 방법에 관한 것이다.
화합물 반도체 기판은 전계 효과 트랜지스터, 헤테로 접합 바이폴라 트랜지스터 등의 전자 디바이스의 제조에 이용되고 있다. 이들 전자 디바이스는 높은 전류 밀도로 작동시키면 전자 디바이스의 온도가 상승하고, 트랜지스터의 전류 증폭률이나 다이오드의 정류 특성과 같은 전자 디바이스 성능의 저하나 신뢰성 저하가 발생하는 것으로 알려져 있다. 전자 디바이스의 온도 상승을 저감하기 위해 방열성이 우수한 화합물 반도체 기판의 제법이 검토되고 있다.
발명의 개시
본 발명의 목적은 방열성이 우수한 화합물 반도체 기판을 간편히 제조하는 방법을 제공하는 것에 있다.
본 발명자들은 방열 특성이 우수한 화합물 반도체 기판을 간편히 제조하는 방법에 관해서 예의 검토한 결과, 본 발명을 완성하기에 이르렀다.
즉 본 발명은 다음 공정 (a) 내지 (e)를 포함하는 화합물 반도체 기판의 제조 방법을 제공한다:
(a) 기판(1) 위에 화합물 반도체 기능층(2)을 에피택셜 성장에 의해 형성시키는 단계,
(b) 화합물 반도체 기능층(2)에 지지 기판(3)을 접착시키는 단계,
(c) 기판(1)과, 기판(1)에 접하는 측의 화합물 반도체 기능층(2)의 일부를 연마에 의해 제거하는 단계,
(d) 공정 (c)에 의해 노출된 화합물 반도체 기능층(2)의 표면에 기판(1)보다 큰 열전도율을 갖는 고열전도 기판(4)을 접착하여 다층 기판을 얻는 단계, 및
(e) 지지 기판(3)을 다층 기판으로부터 분리시키는 단계.
또한 본 발명은 다음 공정 (f) 내지 (h)를 포함하는 화합물 반도체 기판의 제조 방법을 제공한다:
(f) 기판(21) 위에 화합물 반도체 기능층(22)을 에피택셜 성장에 의해 형성시키는 단계,
(g) 화합물 반도체 기능층(22)에 기판(21)보다 큰 열전도율을 갖는 고열전도성 기판(23)을 접착시키는 단계, 및
(h) 기판(21)과, 기판(21)에 접하는 측의 화합물 반도체 기능층(22)의 일부를 연마에 의해 제거하는 단계.
도 1은 본 발명의 실시형태(실시예 1)를 도시한다.
도 2는 본 발명의 실시형태(실시예 2)를 도시한다.
도 3은 실시예 2에서 얻은 pn 접합 다이오드의 단면 구조를 도시한다.
도 4는 실시예 2에서 얻은 pn 접합 다이오드의 전류-전압 특성을 도시한다.
도 5는 비교예 2에서 얻은 pn 접합 다이오드의 단면 구조를 도시한다.
도 6은 비교예 2에서 얻은 pn 접합 다이오드의 전류-전압 특성을 도시한다.
도 4, 6에서 종축은 p 전극과 n 전극 사이에 흐르는 전류치 I, 단위는 A(암페어)이며, 횡축은 p 전극과 n 전극에 인가되는 전압 V, 단위는 V(볼트)이다.
본 발명을 실시하는 데 있어서 최고의 형태
화합물 반도체 기판의 제조 방법 I
본 발명의 화합물 반도체 기판의 제조 방법 I은 상기한 공정 (a) 내지 (e)를 포함한다.
공정 (a)에서 이용하는 기판(1)으로서는 단결정 GaAs, 단결정 InP 또는 사파이어 같은 단결정 기판을 들 수 있다. 이들 기판(1)으로서는 시판되는 것을 이용하면 좋다. 기판(1)은 그 표면을 청정화한 것이 바람직하다.
공정 (a)의 화합물 반도체 기능층(2)은 에피택셜 성장에 의해 형성된다. 에피택셜 성장으로서는, 예컨대 유기 금속 기상 성장(MOCVD), 분자선 에피택셜 성장, 할라이드 기상 성장(출발 원료로서 할로겐을 함유하는 가스를 이용함), 하이드라이드 기상 성장, 액상 에피택셜 성장 등을 들 수 있다. 화합물 반도체 기능층(2)은 적어도 2층으로 이루어지는 것이 바람직하고, 또한 각각의 층이 In, Ga 및 AI로 이루어지는 군으로부터 선택되는 적어도 하나의 3족 원소를 포함하며, 또한 N, P, As 및 Sb로 이루어지는 군으로부터 선택되는 적어도 하나의 5족 원소를 포함하는 것이 보다 바람직하다. 본 명세서에서 In, Ga, A1, N, P, As 및 Sb 이외의 원소는 도펀트이다. 또한, 본 명세서에서 화합물 반도체 기능층(2)을 구성하는 층은 조성 또는 상기 도펀트 농도가 다르면 다른 것으로 한다. 따라서, 화합물 반도체 기능층(2)은 예컨대, 화합물 반도체 기능층(2A)과 조성은 동일하나, 도펀트 농도가 다른 화합물 반도체 기능층(2B)으로 이루어지는 것을 포함한다.
공정 (b)의 지지 기판(3)은 화합물 반도체 기능층(2)을 갖는 화합물 반도체층 기판의 에피택셜 성장면에 접착된다. 지지 기판(3)은 다음 공정에서 화합물 반도체 기판이 파손되지 않도록 보강하기 위한 것이고, 충분한 기계적 강도를 갖는 것이면 좋다. 지지 기판(3)은 예컨대 석영, 사파이어 같은 절연성의 유리나 세라믹; Si, Ge 같은 반도성 재료 등이다.
공정 (b)의 접착은, 예컨대 접착제를 이용하여 행하면 좋다. 접착제는 다음 공정 (c)에서, 지지 기판(3)과 화합물 반도체 기능층(2)을 분리하지 않기 때문에 필요한 접착 강도를 갖고 있는 것, 및 공정 (e)에서, 에피택셜 성장면에 화학적 또는 물리적 변화를 부여하지 않고(화학적 또는 물리적인 손상을 부여하지 않고) 에피택셜 성장면으로부터 제거할 수 있는 것이면 좋으며, 예컨대 전자 왁스, 점착 테이프를 들 수 있다.
공정 (c)에서는 기판(1)과 기판(1) 근방의 화합물 반도체 기능층(2)의 일부를 연마함으로써 제거한다. 연마되는 화합물 반도체 기능층(2)으로서는, 예컨대 에피택셜 성장을 행할 때, 결정 성장의 관점에서 유용해지는 층(버퍼 층 등)을 들 수 있다. 연마로서는 기계적 연마, 화학 기계적 연마, 화학적 연마 등을 들 수 있다. 기계적 연마는 연마재 또는 연마 약품의 공존하에서 연마대에 피연마체를 적절한 응력으로 압박하는 방법이다. 화학 기계적 연마는 연마 약품에 의한 연마면의 용해와 기계적 연마를 조합시키는 방법, 연마재 또는 연마 약품을 함유하는 물 등의 액체를 기판과 화합물 반도체 기능층의 계면 부근에 고압하에서 미세한 흐름으로서 분사하고, 그 화학적 및 기계적 연마 작용에 의해 기판과 화합물 반도체 기능층을 분리하는 방법이다. 화학적 연마법은 액체의 연마 약품에 의한 부식·용해를 이용하는 방법이나 기체에 의한 부식·휘발을 이용하는 방법이다.
공정 (d)에서는 기판(1)의 전부 및 기판(1) 근방의 화합물 반도체 기능층(2)의 일부가 제거된 후에 노출한 화합물 반도체 기능층(2)의 표면에 기판(1)보다 높은 열전도도를 갖는 고열전도성 기판(4)을 접착한다. 고열전도성 기판(4)은 그 크기가 통상의 기판(1)과 대략 동일하지만, 보다 큰 것이더라도 좋다. 고열전도성 기판(4)은 예컨대 다이아몬드; 탄화규소(SiC); 질화알루미늄(AlN); 질화붕소(BN); 실리콘(Si); Al, Cu, Fe, Mo, W와 같은 금속; 금속 산화물; 금속 붕화물 등이다. 금속은 합금만이더라도 좋고, 예컨대 Al, Cu, Fe, Mo 및 W로 이루어지는 군으로부터 선택되는 적어도 2개의 합금을 들 수 있다. 고열전도성 기판(4)은 바람직하게는 다이아몬드; SiC, AlN; BN; Si; Al, Cu, Fe, Mo, W 및 이들 금속의 합금이다.
고열전도성 기판(4)은 더 바람직하게는 화학 기상 증착(CVD)법, 소결법에 의해 얻은 다결정 Si 기판; 단결정 Si 기판, 다결정 Si 기판 또는 세라믹(SiC, AlN, BN 등) 판 위에 두께 약 300 μm 이하, 바람직하게는 약 150 μm이하, 또한 약 50 μm 이상의 다결정 또는 비정질의 다이아몬드 박막을 형성한 것(이하, 「다이아몬 드 기판」으로 칭함); CVD법 또는 소결법에 의해 얻은 다결정 또는 비정질의 SiC, AlN, BN이다.
이들 중, 바람직하게는 다이아몬드 기판이며, 보다 바람직하게는 비정질의 다이아몬드 박막을 갖는 다이아몬드 기판이다. 다이아몬드 기판은 입수가 비교적 용이하고, 열전도도가 높으며(>1000 W/mK), 고강도를 갖는 Si 기판이나 세라믹 기판을 포함하기 때문에 핸들링성도 양호하다.
전자 디바이스의 동작시, 열의 발생에 따라 전자 디바이스측으로부터 고열 전도성 기판(4)측에 온도 경사가 발생한다. 이 때, 디바이스를 형성하는 화합물 반도체 기능층(2)에 접착되는 고열전도성 기판(4)과 화합물 반도체 기능층(2) 사이에서는 열팽창 계수의 차에 의해 인장 또는 압축의 응력이 발생하기 때문에, 고열전도성 기판(4)은 통상, 화합물 반도체 기능층(2)의 열팽창 계수와 가까운 열팽창 계수를 갖는 것이 바람직하다.
또한, 고열전도성 기판(4)은 통상, GaAs 단결정 기판, InP 단결정 기판, 사파이어 기판과 같은 기판(1)의 열전도도(약 40 W/mK-약 70 W/mK)보다 높은 열전도도, 약 100 W/mK 이상, 바람직하게는 약 150 W/mK 이상, 보다 바람직하게는 약 500 W/mK 이상을 갖는 것이 바람직하다.
화합물 반도체 기판으로부터 고주파용 전자 디바이스를 제조하는 경우, 고주파에서의 유전 손실을 저감할 목적으로, 화합물 반도체 기판의 고열전도 기판(4)의 비저항은 약 103 Ωcm 이상, 더 나아가서는 약 105 Ωcm 이상인 재료인 것이 바람직 하다. 한편, 고주파에서의 유전 손실이 적은 것을 구할 수 없는 경우이면 고열전도성 기판(4)은 각종 반도체; 세라믹스(SiC, AlN, BN 등); 도전성 재료(금속, 금속 산화물, 금속 붕화물 등)이더라도 좋다.
공정 (d)의 접착은 접착제를 이용하여 행하더라도 좋고, 접착제를 이용하지 않는 방법으로 행하더라도 좋다. 접착제를 이용하는 경우, 접착제로서는 예컨대 저융점 금속(In, Sn 또는 납 등)과 같은 무기 접착제; 열경화성 수지, 전자 왁스(Apiezon사제의 왁스「W」 등)와 같은 유기 접착제를 들 수 있고, 바람직하게는 유기 접착제이다. 화합물 반도체 기능층(2), 고열전도성 기판(4)이 광투과성을 갖는 경우, 광경화성 수지를 함유하는 접착제를 이용하여 접착하더라도 좋다. 접착제의 층 두께는 화합물 반도체 기능층(2)으로부터 고열전도성 기판(4)에의 전열을 손상하지 않는 정도의 두께인 것이 바람직하다.
공정 (d)에서는 화합물 반도체 기능층(2)과 고열전도성 기판(4)을 접착하기 전, 이들 접합면 중 적어도 하나를 청정화 처리 또는 화학적 처리하는 것이 바람직하다. 또한, 이들 처리를 실시한 접합면 중 적어도 하나를 열처리하는 것이 보다 바람직하다. 이들 처리에 의해 화합물 반도체 기능층(2)과 고열전도성 기판(4)은 직접 접합될 수 있다(예컨대, Journal of Optical Physics and Materials, Vol. 6, No. 1, 1997년, p.19 내지 48). 직접 접합에서는 화합물 반도체 기능층(2)과 고열전도성 기판(4)의 열팽창 계수의 차는 작은 것이 바람직하다.
공정 (e)에서는 공정 (d)에서 얻은 고열전도성 기판(4), 화합물 반도체 기능층(2), 지지 기판(3)이 순서대로 적층된 다층 기판으로부터 지지 기판(3)을 분리하 여 화합물 반도체 기판을 얻는다. 분리는, 예컨대 접착제를 가열하여 융해하는 방법으로 행하면 좋다. 전자 왁스의 경우, 가열하여 전자 왁스를 융해하고, 지지 기판(3)을 분리한 후, 화합물 반도체 기판에 잔존하는 전자 왁스를 유기 용제를 이용하여 제거하더라도 좋다.
화합물 반도체 기판의 제조 방법 II
본 발명의 화합물 반도체 기판의 제조 방법 II는 상기한 공정 (f) 내지 (h)를 포함한다.
공정 (f)는 공정 (a)와 같은 조작에 의해 행하면 좋다. 기판(21)은 기판(1)과 동등한 것을 적용하면 좋다.
공정 (g)에서는 공정 (d)와 마찬가지로, 화합물 반도체층(22)과 고열전도성 기판(23)을 접착제를 이용하여 접착하더라도 좋고, 접착제를 이용하지 않는 방법으로 이들을 접착하더라도 좋다. 접착제는 공정 (d)로써 사용한 것과 같은 것을 적용하면 좋다. 공정 (g)의 화합물 반도체 기능층(22), 고열전도성 기판(23)은 각각, 화합물 반도체 기능층(2), 고열전도성 기판(4)에 해당한다.
공정 (h)에서는 공정 (c)와 마찬가지로, 기판(21)과, 기판(21) 근방의 화합물 반도체 기능층(22)의 일부를 연마에 의해 제법하면 좋다. 연마는 공정 (c)와 같은 방법을 적용하면 좋다.
본 발명의 화합물 반도체 기판의 제조 방법 I 및 II에 의해 얻는 화합물 반도체 기판은 제조 시간 또는 제품 운반시에서의 화합물 반도체 기판의 파손, 결손을 방지하는 관점으로부터 주변부를 절제하더라도 좋고, 필요에 따라 전자 디바이 스의 제조 공정에 적합한 형상으로 가공하더라도 좋다. 주변부의 절제는 본원 발명의 화합물 반도체 기판의 제조 방법의 최종 공정 후, 또는 이들의 공정의 중간에서 행하면 좋다.
또한, 본 발명의 화합물 반도체 기판의 제조 방법 I(또는 II)에 의해 얻는 화합물 반도체 기판은 통상, 기판(1)(또는 21)의 치수, 형상과 거의 동일하고, 이 화합물 반도체 기판을 이용하여 전자 디바이스를 제조하는 설비에는 종래의 설비를 적용 가능하다.
전자 디바이스의 제조 방법
본 발명의 전자 디바이스의 제조 방법은 상기에서 얻은 화합물 반도체 기판에 전극을 형성하는 공정을 포함한다.
전극의 형성은 예컨대, 화합물 반도체 기판의 화합물 반도체층(2)(또는 22)에 금속(Au, Ti, Ni, Al, Ge 등)을 증착시키는 방법으로 행하면 좋다. 또한, 전극의 형성에서는 필요에 따라 드라이 에칭, 왕수 처리를 조합하더라도 좋다.
이하, 본 발명을 실시예에 기초하여 설명하지만 본 발명은 이에 한정되는 것이 아니다.
실시예 1
[화합물 반도체 기판의 제조]
도 1에 화합물 반도체 제조의 순서를 도시한다.
시판되는, 직경 100 mm, 두께 630 μm의 단결정 반절연성 GaAs 기판(1) 위에 III족 원소를 함유하는 출발 원료로서 트리메틸갈륨, 트리에틸갈륨, 트리메틸알루미늄, 트리메틸인듐, V족 원소를 함유하는 출발 원료로서 아르신, 포스핀, 또한 전도성 제어를 위한 도펀트의 원료로서 디실란(n형 제어), 트리클로로브로모메탄(p형 제어)을 수소 가스 캐리어와 함께 이용한 유기 금속 기상 열분해법에 의해 헤테로 바이폴라 트렌지스터용 화합물 반도체 기능층(2)을 성장시키고, 화합물 반도체층 기판을 제작하였다. 화합물 반도체 기능층(2)의 층 구조는 기판(1)측으로부터
논 도프 GaAs층 50 mm,
논 도프 AlAs층 50 mm,
논 도프 GaAs층 500 mm,
Si 도프(전자 농도 3×1018/cm3) n형 GaAs 서브 콜렉터층 500 mm,
Si 도프(전자 농도 1×1016/cm3) n형 GaAs 콜렉터층 500 mm,
C 도프(정공 농도 4×1019/cm3) p형 GaAs 베이스층 80 mm,
Si 도프(전자 농도 3×1017/cm3) n형 InGap 이미터층 30 mm,
Si 도프(전자 농도 3×1018/cm3) n형 GaAs 서브 이미터층 100 mm,
Si 도프(전자 농도 2×1019/cm3) n형 InxGa1-xAs
(x=0 내지 0.5의 경사 구조) 콘택트층 100 nm
이었다. 도 1 중에서는 이들의 층을 정리하여 화합물 반도체 기능층(2)으로 나타낸다.
약 100℃로 가열된 핫 플레이트상에 직경 100 mm, 두께 500 μm의 투명 석영의 지지 기판(3)을 얹고, 전자 왁스를 도포 용해시켰다. 계속해서, 화합물 반도체층 기판의 화합물 반도체층 기판의 화합물 반도체 기능층(2)의 에피택셜 성장면을 접착면으로서, 지지 기판(3)에 접착하였다. 이 때, 화합물 반도체층 기판의 이면에서 지그를 통해 약 5 kg의 하중을 부여하고, 전자 왁스를 접착면에 균일하게 붙인 후, 핫 플레이트 가열을 정지하고, 전자 왁스를 고체화시키며, 투명 석영의 지지 기판(3)에 지지된 다층 기판을 얻었다. 얻은 다층 기판의 두께를 다이얼 게이지에 의해 계측한 바, 1130 μm이었다.
얻은 다층 기판의 지지 기판(3)을 연마 장치에 고정하고, 약 20 분간, GaAs 기판(1)을 기계 연마하여 약 580 μm를 제거하였다. 다층 기판을 연마 장치로부터 분리하고, 물 세정하였다. 계속해서, 시트르산/과산화수소/수소 에칭 용액에 침지하여 약 4 시간 에칭하고, GaAs 기판(1)과 에피택셜 성장에 의해 얻은 AlAs층보다 기판측의 GaAs 층을 모두 용해하였다. 계속해서, 수세한 후, 5% HF 수용액에 3 분간 침지하여 AlAs 층을 제거하였다.
직경 100 mm, 두께 약 500 μm의 시판의 단결정 Si 기판(4) 위에 수소 및 메탄을 원료로 한 플라즈마 CVD법에 의해 두께 약 50 μm의 고저항 절연성의 다이아몬드 박막(5)을 형성하였다. 다이아몬드 박막(5)을 경면 연마하고, 폴리이미드 수용액을 스핀 도포하여 얻은 면과 상기한[단결정 GaAs 기판(1)이 제거되고, 지지 기판(3)에 접합·지지됨] 화합물 반도체 기능층(2)의 연마면을 각각 접착면으로서 접 합시킨 후, 약 100℃로 가열하여 접착하는 동시에 전자 왁스를 용해하여 지지 기판(3)을 떼어냈다. 분위기: 질소, 인가 하중: 약 20 kg, 온도: 약 300℃, 시간: 1 시간의 조건으로 열처리하여 충분한 접착 강도를 갖는 화합물 반도체 기판을 얻었다.
[트랜지스터의 제조 및 평가]
얻은 화합물 반도체 기판의 화합물 반도체 기능층(2)의 에피택셜 표면을 아세톤에 의해 초음파 세정에 의해 청정화한 후, 통상의 리소그래피를 이용하여 이미터면의 치수가 100 μm×100 μm인 헤테로 바이폴라 트렌지스터를 제조하였다. 콜렉터 메탈로서 AuGe/Ni/Au, 이미터 메탈 및 베이스 메탈로서 Ti/Au를 이용하였다. 대표적인 디바이스 특성인 전류 증폭률은 콜렉터 전류 밀도 1 kA/cm2일 때 148이었다.
비교예 1
실시예 1의 [화합물 반도체 기판의 제조]에서, GaAs 단결정의 기판(1)의 제거와 고열전도성 기판(4)의 접착을 실시하지 않은 것 외에, 같은 조작을 행하여 화합물 반도체 기판을 얻었다.
얻은 화합물 반도체 기판에 관해서 실시예 1의 [트랜지스터의 제조 및 평가]와 동일한 조작을 행하였다. 얻은 이미터면의 치수가 100 μm× 100 μm인 헤테로 바이폴라 트랜지스터의 전류 증폭률은 콜렉터 전류 밀도가 1 kA/cm2일 때 132이었다.
실시예 2
[화합물 반도체 기판의 제조]
시판되는, 직경 50 mm, 두께 500 μm의 단결정 절연성의 사파이어 기판(1') 위에 III족 원소를 함유하는 출발 원료로서 트리메틸갈륨, 트리메틸알루미늄, V족 원소를 함유하는 출발 원료로서 암모니아, 또한 전도성 제어를 위한 도펀트의 원료로서 실란(n형 제어), 비스시클로펜타디에닐마그네슘(p형 제어)을 수소 가스 캐리어와 함께 이용한 유기 금속 기상 열분해법에 의해 pn 접합 다이오드용 화합물 반도체 기능층(2')을 성장시키고, 화합물 반도체층 기판을 제작하였다. 화합물 반도체 기능층(2')의 구조(도2 참조)는 기판(1')측으로부터
논 도프 GaN 버퍼층(2a) 20 mm,
논 도프 GaN층(2b) 500 mm,
Si 도프(전자 농도 3×1018/cm3) n형 GaN 층(2c) 5000 nm,
논 도프 GaN 층(2d) 50 nm,
논 도프 AlxGa1-xN(x=0.05)층(2e) 30 nm
Mg 도프(정공 농도 8×1018/cm3) p형 GaN 층(2f) 80 mm
이었다. 계속해서, 화합물 반도체층 기판을 질소 가스 분위기하에서 약 500℃, 10 분간 열처리하여 p형 GaN 층(2f)을 활성화하였다.
약 100℃에 가열된 핫 플레이트상에 직경 50 mm, 두께 500 μm의 투명 석영의 지지 기판(3')을 얹고, 전자 왁스를 도포 용해시켰다. 계속해서, 화합물 반도체 층 기판의 화합물 반도체 기능층(2')의 에피택셜 성장면을 접착면으로서, 지지 기판(3')에 접착하였다. 이 때, 화합물 반도체층 기판의 이면으로부터 지그를 통해 약 5 kg의 하중을 부여하고, 전자 왁스를 접착면에 균일하게 붙인 후, 핫 플레이트 가열을 정지하여 전자 왁스를 고체화시키고, 지지 기판(3,)에 지지된 다층 기판을 얻었다. 얻은 다층 기판의 두께를 다이얼 게이지에 의해 계측한 바, 1006 μm이었다.
얻은 다층 기판의 지지 기판(3')을 연마 장치에 고정하고, 약 40 분간, 사파이어 기판(1')을 기계 연마하여 약 480 μm을 제거하였다. 계속해서 연마제 및 연마 패드를 교환하고, 보다 미세한 연마 지립을 이용하여 22 μm를 제거하였다. 화합물 반도층 기판을 연마 장치로부터 분리하고, 다층 기판을 물 세정, 또한 왕수 세정하였다. 계속해서, 약 0.5 μm 노출한 GaN면을 화학 연마한 후, 수세, 건조하여 화합물 반도체층 기판을 얻었다.
직경 50 mm, 두께 약 500 μm의 시판되는 단결정 Si 기판(4')상에 수소 및 메탄을 원료로 한 플라즈마 CVD법에 의해 두께 약 50 μm의 고저항 절연성의 다이아몬드 박막(5')을 형성하였다. 다이아몬드 박막(5')을 경면 연마하고, 폴리이미드 수용액을 스핀 도포한 면과 상기한[단결정 사파이어 기판(1')이 제거되고, 지지 기판(3')에 접합·지지됨] 화합물 반도체 기능층(2)의 연마면을 각각 접착면으로서 접합시킨 후, 약 100℃에 가열하여 접착하는 동시에, 전자 왁스를 용해하고, 지지 기판(3')을 떼어내었다. 분위기: 질소, 인가 하중: 약 20 kg, 온도: 약 300℃, 시 간: 1 시간의 조건으로 열처리하여 충분한 접착 강도를 갖는 화합물 반도체 기판을 얻었다.
[다이오드의 제조 및 평가]
p형 GaN 층(2f) 표면에 직경 300 μm의 Au/Ni 전극을 증착하고, 400℃에서 5 분간 열처리하며, p형 오믹 전극(Ep)을 형성하였다. 화합물 반도체 기판의 p형 오믹 전극(Ep)의 주위를 드라이 에칭에 의해 약 1000 nm 제거하고, 또한 왕수 처리에 의해 50 nm 에칭 제거하였다. 계속해서, 표면에 Al 금속을 500 nm 증착하고, n형 오믹 전극(En)을 형성하여 n형 GaN 측에 접속된 알루미늄 n측 오믹 전극(En)과, p형 GaN에 접합된 p측 오믹 전극(Ep)을 갖는 메사형 GaN/AlGaN pn 헤테로 접합 다이오드를 제작하였다. 그 단면 구조를 도 3에 도시한다. 얻은 시료 4개에 관해서 다이오드의 전류-전압 특성을 측정하였다. 결과를 도 4에 도시한다.
비교예 2
실시예 2의 [화합물 반도체 기판의 제조]에서 사파이어 기판(1')의 제거와, 고열전도성 기판[단결정 Si 기판(4')상에 고저항 절연성의 다이아몬드 박막(5')을 적층한 것]의 접착을 실시하지 않은 것 외에, 같은 조작을 행하여 화합물 반도체 기판을 얻었다.
얻은 화합물 반도체 기판에 관해서 실시예 2의 [다이오드의 제조 및 평가]와 동일한 조작을 행하고, n형 GaN측에 접속된 알루미늄 n측 오믹 전극과 p형 GaN에 접합된 p측 오믹 전극을 갖는 메사형 GaN/AlGaN pn 헤테로 접합 다이오드를 얻었다. 얻은 다이오드의 단면 구조를 도 5에 도시한다. 도 5 중, 1'는 사파이어 기판, 2a는 논 도프 GaN 버퍼층, 2b는 논 도프 GaN층, 2c는 Si 도프 n형 GaN층, 2d는 논 도프 GaN층, 2e는 논 도프 AlxGa1-xN(x=0.05), 2f는 Mg 도프 p형 GaN층, Ep는 p측 오믹 전극, En은 n측 오믹 전극을 도시한다.
또한, 시료 4개에 관해서, 다이오드의 전류-전압 특성을 측정하였다. 결과를 도 6에 도시한다.
도 4에 도시하는 바와 같이, 본원 발명의 화합물 반도체의 제조 방법에 의해 얻은 다이오드(실시예 2)는 순방향 바이어스측(횡축의 인가 전압치> 0V)의 전류치가 크고, 또한 역방향 바이어스측(횡축의 인가 전압치<0V)의 누설 전류치가 작은 것이며, 정류 특성이 우수하다.
도 6에 도시하는 바와 같이, 종래 기술에 의해 얻은 다이오드(비교예 2)는 순방향 바이어스측의 전류치가 작고, 역방향 바이어스측의 누설 전류는 크다.
본 발명의 제조 방법에 의해 얻은 화합물 반도체 기판은 방열성이 우수하다. 이 화합물 반도체 기판을 이용함으로써, 높은 전류 증폭률을 갖는 트랜지스터, 헤테로 접합 바이폴라 트랜지스터, 정류 특성에 우수한 다이오드와 같은 전자 디바이스를 제조할 수 있다. 이들의 전자 디바이스는 높은 전류밀도로 작동시킨 경우라도, 전자 디바이스의 온도 상승이 적기 때문에 성능이나 신뢰성의 관점에서 우수하다.

Claims (9)

  1. 하기 공정 (a) 내지 (e)를 함유하는 화합물 반도체 기판의 제조 방법:
    (a) 기판(1) 위에 화합물 반도체 기능층(2)을 에피택셜 성장에 의해 형성시키는 단계,
    (b) 화합물 반도체 기능층(2)에 지지 기판(3)을 접착시키는 단계,
    (c) 기판(1)과, 기판(1)에 접하는 측의 화합물 반도체 기능층(2)의 일부를 연마에 의해 제거하는 단계,
    (d) 공정 (c)에 의해 노출된 화합물 반도체 기능층(2)의 표면에 기판(1)보다 큰 열전도율을 갖는 고열전도 기판(4)을 접착하여 다층 기판을 얻는 단계, 및
    (e) 지지 기판(3)을 다층 기판으로부터 분리시키는 단계.
  2. 제1항에 있어서, 화합물 반도체 기능층(2)은 적어도 2층으로 이루어지는 것인 방법.
  3. 제1항 또는 제2항에 있어서, 화합물 반도체 기능층(2)은 In, Ga 및 Al으로 이루어지는 군으로부터 선택되는 적어도 하나와 N, P, As 및 Sb로 이루어지는 군으로부터 선택되는 적어도 하나를 포함하는 것인 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 고열전도성 기판(4)은 Al, Cu, Fe, Mo, W, 다이아몬드, SiC, AlN, BN 및 Si로 이루어지는 군으로부터 선택되는 적어도 하나를 포함하는 것인 방법.
  5. 하기 공정 (f) 내지 (h)를 포함하는 화합물 반도체 기판의 제조 방법:
    (f) 기판(21) 위에 화합물 반도체 기능층(22)을 에피택셜 성장에 의해 형성시키는 단계,
    (g) 화합물 반도체 기능층(22)에 기판(21)보다 큰 열전도율을 갖는 고열전도성 기판(23)을 접착시키는 단계, 및
    (h) 기판(21)과, 기판(21)에 접하는 측의 화합물 반도체 기능층(22)의 일부를 연마에 의해 제거하는 단계.
  6. 제5항에 있어서, 화합물 반도체 기능층(2)은 적어도 2층으로 이루어지는 것인 방법.
  7. 제5항 또는 제6항에 있어서, 화합물 반도체 기능층(2)은 In, Ga 및 Al으로 이루어지는 군으로부터 선택되는 적어도 하나와 N, P, As 및 Sb로 이루어지는 군으로부터 선택되는 적어도 하나를 포함하는 것인 방법.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서, 고열전도성 기판(23)은 Al, Cu, Fe, Mo, W, 다이아몬드, SiC, AlN, BN 및 Si로 이루어지는 군으로부터 선택되는 적 어도 하나를 포함하는 것인 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 기재한 공정, 및 얻은 화합물 반도체 기판에 전극을 형성시키는 공정을 포함하는 전자 디바이스의 제조 방법.
KR1020067010033A 2003-10-27 2004-10-25 화합물 반도체 기판의 제조 방법 KR20060101499A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003365736A JP2005129825A (ja) 2003-10-27 2003-10-27 化合物半導体基板の製造方法
JPJP-P-2003-00365736 2003-10-27

Publications (1)

Publication Number Publication Date
KR20060101499A true KR20060101499A (ko) 2006-09-25

Family

ID=34510191

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067010033A KR20060101499A (ko) 2003-10-27 2004-10-25 화합물 반도체 기판의 제조 방법

Country Status (8)

Country Link
US (1) US20070082467A1 (ko)
JP (1) JP2005129825A (ko)
KR (1) KR20060101499A (ko)
CN (1) CN1871699B (ko)
DE (1) DE112004002033T5 (ko)
GB (1) GB2422489B8 (ko)
TW (1) TW200520212A (ko)
WO (1) WO2005041287A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180086152A (ko) 2017-01-20 2018-07-30 한양대학교 산학협력단 3차원 뉴로모픽 소자 및 그 제조방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060284167A1 (en) * 2005-06-17 2006-12-21 Godfrey Augustine Multilayered substrate obtained via wafer bonding for power applications
US7799599B1 (en) * 2007-05-31 2010-09-21 Chien-Min Sung Single crystal silicon carbide layers on diamond and associated methods
JP2009143756A (ja) * 2007-12-13 2009-07-02 Shin Etsu Chem Co Ltd ＧａＮ層含有積層基板及びその製造方法並びにデバイス
JP5441094B2 (ja) * 2008-10-01 2014-03-12 国立大学法人京都工芸繊維大学 半導体基板の製造方法および半導体基板
JP5906001B2 (ja) * 2009-03-10 2016-04-20 昭和電工株式会社 発光ダイオード用エピタキシャルウェーハ
US8268707B2 (en) * 2009-06-22 2012-09-18 Raytheon Company Gallium nitride for liquid crystal electrodes
JP5684501B2 (ja) 2010-07-06 2015-03-11 昭和電工株式会社 発光ダイオード用エピタキシャルウェーハ
JP5667109B2 (ja) * 2012-03-13 2015-02-12 日本電信電話株式会社 ヘテロ接合バイポーラトランジスタおよびその製造方法
JP6004343B2 (ja) * 2013-09-13 2016-10-05 日本電信電話株式会社 半導体装置の製造方法
JP2016031953A (ja) 2014-07-25 2016-03-07 株式会社タムラ製作所 半導体素子及びその製造方法、半導体基板、並びに結晶積層構造体
JP2016197737A (ja) * 2016-06-29 2016-11-24 株式会社タムラ製作所 半導体素子及びその製造方法、並びに結晶積層構造体
JP6854895B2 (ja) * 2017-07-14 2021-04-07 信越化学工業株式会社 高熱伝導性のデバイス基板およびその製造方法
JP6810017B2 (ja) * 2017-11-22 2021-01-06 日本電信電話株式会社 半導体ウエハの製造方法、ヘテロ接合バイポーラトランジスタの製造方法
US20230134255A1 (en) 2020-04-13 2023-05-04 Mitsubishi Electric Corporation Method of manufacturing semiconductor element
GB202018616D0 (en) * 2020-11-26 2021-01-13 Element Six Tech Ltd A diamond assembly

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4040849A (en) * 1976-01-06 1977-08-09 General Electric Company Polycrystalline silicon articles by sintering
JP2624119B2 (ja) * 1993-06-03 1997-06-25 日本電気株式会社 複合型半導体積層構造の製造方法
JPH07193294A (ja) * 1993-11-01 1995-07-28 Matsushita Electric Ind Co Ltd 電子部品およびその製造方法
GB9401770D0 (en) * 1994-01-31 1994-03-23 Philips Electronics Uk Ltd Manufacture of electronic devices comprising thin-film circuits
JP2669368B2 (ja) * 1994-03-16 1997-10-27 日本電気株式会社 Ｓｉ基板上化合物半導体積層構造の製造方法
JPH11103125A (ja) * 1997-09-29 1999-04-13 Furukawa Electric Co Ltd:The 面発光型半導体レーザ装置の作製方法
US6287941B1 (en) * 1999-04-21 2001-09-11 Silicon Genesis Corporation Surface finishing of SOI substrates using an EPI process
US6984571B1 (en) * 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6562648B1 (en) * 2000-08-23 2003-05-13 Xerox Corporation Structure and method for separation and transfer of semiconductor thin films onto dissimilar substrate materials
EP2105977B1 (en) * 2002-01-28 2014-06-25 Nichia Corporation Nitride semiconductor element with supporting substrate and method for producing nitride semiconductor element
US6830813B2 (en) * 2003-03-27 2004-12-14 Intel Corporation Stress-reducing structure for electronic devices
US7407863B2 (en) * 2003-10-07 2008-08-05 Board Of Trustees Of The University Of Illinois Adhesive bonding with low temperature grown amorphous or polycrystalline compound semiconductors
US7547925B2 (en) * 2005-11-14 2009-06-16 Palo Alto Research Center Incorporated Superlattice strain relief layer for semiconductor devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180086152A (ko) 2017-01-20 2018-07-30 한양대학교 산학협력단 3차원 뉴로모픽 소자 및 그 제조방법

Also Published As

Publication number Publication date
CN1871699B (zh) 2012-06-27
CN1871699A (zh) 2006-11-29
JP2005129825A (ja) 2005-05-19
TW200520212A (en) 2005-06-16
GB2422489B8 (en) 2007-03-30
US20070082467A1 (en) 2007-04-12
WO2005041287A1 (ja) 2005-05-06
GB2422489A (en) 2006-07-26
GB2422489B (en) 2007-03-14
GB0609682D0 (en) 2006-06-28
DE112004002033T5 (de) 2006-09-21

Similar Documents

Publication Publication Date Title
JP4095066B2 (ja) 窒化ガリウムベース半導体の半導体構造
JP3946427B2 (ja) エピタキシャル成長用基板の製造方法及びこのエピタキシャル成長用基板を用いた半導体装置の製造方法
JP5312797B2 (ja) オプトエレクトロニクス用基板の作製方法
US8664086B2 (en) Semiconductor wafer, semiconductor thin film, and method for manufacturing semiconductor thin film devices
KR20060101499A (ko) 화합물 반도체 기판의 제조 방법
CN100452328C (zh) 半导体器件上导电金属层的制作
JP3914615B2 (ja) 半導体発光素子及びその製造方法
JP2006521984A (ja) Ｉｉｉ族の窒化物装置を製作する方法およびそのように製作された装置
KR20130029455A (ko) ＧａＮ계 반도체 디바이스의 제조방법
US20080164480A1 (en) Fabrication of Semiconductor Devices
KR20120083307A (ko) 화합물 반도체 결정의 제조 방법, 전자 디바이스의 제조 방법, 및 반도체 기판
US20060124956A1 (en) Quasi group III-nitride substrates and methods of mass production of the same
TW202231946A (zh) 紫外線發光元件用磊晶晶圓、紫外線發光元件用金屬貼合基板的製造方法、紫外線發光元件的製造方法、及紫外線發光元件陣列的製造方法
US8395184B2 (en) Semiconductor device based on the cubic silicon carbide single crystal thin film
US8709950B2 (en) Silicon carbide substrate, epitaxial wafer and manufacturing method of silicon carbide substrate
US20230307249A1 (en) Heteroepitaxial structure with a diamond heat sink
JP2013115112A (ja) 複合基板の製造方法および半導体デバイスの製造方法
JP2009190918A (ja) 窒化物半導体基板の製造方法及び窒化物半導体装置の製造方法
JP2000208813A (ja) ＧａＮ系半導体素子およびその製造方法
TW201126751A (en) Method of manufacturing nitride semiconductor device
JP2012142366A (ja) 半導体デバイスの製造方法およびエピタキシャル成長用の支持基板
JP6810017B2 (ja) 半導体ウエハの製造方法、ヘテロ接合バイポーラトランジスタの製造方法
JP2000277440A (ja) 窒化物系ｉｉｉ−ｖ族化合物半導体結晶膜、窒化物系ｉｉｉ−ｖ族化合物半導体結晶膜をもちいた半導体装置及び窒化物系ｉｉｉ−ｖ族化合物半導体結晶膜をもちいた半導体レーザ
JPH0770477B2 (ja) 半導体装置の製造方法
JP2010177464A (ja) 電子デバイスの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20120530

Effective date: 20130930