KR20060094479A - 박막 반도체 장치 및 그 제조 방법과 표시 장치 - Google Patents

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아끼히꼬 아사노
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소니 가부시끼 가이샤
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Abstract

1회의 레이저광 조사로 래터럴 결정 성장을 일으켜 균일한 결정 구조의 반도체 박막을 형성한다. 레이저 조사로 광 흡수층(103)의 패턴보다 외측에 있는 반도체 박막(105)의 외부 영역(107)을 가열 용융함과 함께, 동 패턴보다 내측에 있는 반도체 박막의 내부 영역(109)을 용융하지 않고 광 흡수층(103)을 가열한다. 다음으로 용융한 반도체 박막(105)이 냉각되어 외부 영역(107)과 내부 영역(109)의 경계 근방에 미소 결정립 S가 생성된다. 또한 경계로부터 외측을 향하여 미소 결정립 S를 핵으로 하여 제1 래터럴 성장이 진행되어, 외부 영역(107) 부분에 다결정립 L1이 생성된다. 마지막으로 가열된 광 흡수층(103)으로부터 반도체 박막(105)에 열이 전달되어 내부 영역(109)을 용융한 후, 경계로부터 내측을 향하여 다결정립 L1을 핵으로 하여 제2 래터럴 성장이 진행되어, 내부 영역(109)에 한층 더 확대된 다결정립 L2가 생성된다.
광 흡수층, 레이저 어닐링 공정, 래터럴 성장 영역, 다결정립, 반도체 박막, 채널 영역

Description

박막 반도체 장치 및 그 제조 방법과 표시 장치{THIN FILM SEMICONDUCTOR DEVICE, METHOD OF MANUFACTURING THE SAME, AND DISPLAY DEVICE}
도 1은 본 발명에 따른 박막 반도체 장치의 제조 방법의 기본 구성을 도시하는 모식도.
도 2는 본 발명에 따라서 제조된 박막 반도체 장치의 광학 현미경 사진도.
도 3은 참고예에 따른 광학 현미경 사진도.
도 4는 본 발명에 따른 박막 반도체 장치의 제조 방법의 제1 실시 형태를 도시하는 공정도.
도 5는 동일하게 제1 실시 형태의 공정도.
도 6은 본 발명에 따른 박막 반도체 장치의 제조 방법의 제2 실시 형태를 도시하는 공정도.
도 7은 동일하게 제2 실시 형태를 도시하는 공정도.
도 8은 본 발명에 따라서 제조된 박막 트랜지스터의 결정 구조를 도시하는 모식적인 평면도.
도 9는 동일하게 결정 구조를 도시하는 모식적인 평면도.
도 10은 본 발명에 따른 표시 장치의 일례를 도시하는 모식적인 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 기판
103 : 광 흡수층(게이트 전극)
104 : 절연막
105 : 반도체 박막
107 : 제1 래터럴 성장 영역
109 : 제2 래터럴 성장 영역
[특허 문헌 1] 일본 특개2003-318108호 공보
본 발명은 박막 반도체 장치 및 그 제조 방법과, 박막 반도체 장치로 구성된 액티브 매트릭스형의 표시 장치에 관한 것이다. 보다 상세하게는, 박막 반도체 장치의 소자 영역을 형성하는 반도체 박막의 결정화 기술에 관한 것이다. 더 상세하게는, 레이저 어닐링에 의해 반도체 박막의 서로 다른 영역에 온도차를 부여하고, 이것을 이용하여 막의 평면 방향(가로 방향)으로 결정 성장을 유기시키는 래터럴 결정 성장 기술에 관한 것이다.
박막 반도체 장치는 박막 트랜지스터를 주요한 구성 디바이스로 한다. 박막 트랜지스터는 활성층으로서 반도체 박막을 이용한다. 반도체 박막으로서는 예를 들면 실리콘막이 일반적으로 이용되고 있다. 최근에는 염가의 글래스 기판 위에 다결정 실리콘막을 형성하여 박막 트랜지스터의 활성층으로 하는 개발이 진행되고 있다.
글래스 기판 위에 저온에서 다결정 실리콘막을 형성하는 기술로서, 레이저광 조사에 의한 결정화 기술이 개발되어 있다. 레이저광의 조사에 의한 결정화(이하, 레이저 어닐링이라고 부르는 경우가 있음)는, 비정질 실리콘막에 레이저광의 에너지를 흡수시킴으로써 막만을 순간적으로 용융시키고, 냉각 과정에서 재결정화하는 기술이다.
최근에는 연속 발진의 레이저광을 이용하여 결정성이 높은 다결정 실리콘막을 얻는 기술이 발표되어 있다. 이 기술은, 비정질 실리콘막 위에서 연속 발진의 레이저광을 주사하여, 반도체 박막의 고액 계면을 가로 방향으로 이동시킴으로써 막 내에 온도차를 만들고, 이 온도차를 이용하여 실리콘막 내에 래터럴 결정 성장을 일으키는 기술이다. 그러나 주사 속도가 느리면 막 자체가 돌비하여 소실되게 되고, 주사 속도가 빠르면 고액 계면의 이동 속도를 초과하게 되어 래터럴 결정 성장이 불충분하게 된다고 하는 점에서 프로세스 마진이 좁다.
연속 발진 레이저광 대신에 펄스 발진 레이저광을 이용한 결정 성장 기술이 개발되어 있으며, 예를 들면 특허 문헌 1에 기재가 있다. 이 특허 문헌 1에서는, 기판 위에 비정질 실리콘막을 형성하고, 또한 비정질 실리콘막의 일부의 위에 금속막을 형성한다. 이 금속막을 마스크로 하여 비정질 실리콘막의 상방으로부터 1회째의 레이저광 조사를 행하여 금속막으로 마스크된 비정질 실리콘막의 일부 이외의 부분을 결정화한다. 이 후 금속막을 제거하고, 비정질 실리콘막의 상방으로부터 2 회째의 레이저광 조사를 행하여 비정질 실리콘의 일부를 결정화한다. 2회째의 레이저광 조사에 의해 결정화된 다결정 실리콘막을 박막 트랜지스터의 채널 영역에 이용한다.
그러나 특허 문헌 1에 개시된 결정화 기술은, 레이저광을 전후 2회 조사하고 있으며, 또한 1회째에서 사용한 금속막 마스크를 제거한 후에, 2회째의 레이저광 조사를 행하고 있다. 이 때문에 결정화를 위한 프로세스가 복잡하게 되어, 생산성의 면에서 바람직하지 않다. 또한, 레이저광 조사를 2회로 나누어 행하기 때문에, 균일한 래터럴 결정 성장이 일어나기 어려워, 양호한 결정성을 얻는 것이 어렵다.
상술한 종래 기술의 과제를 감안하여, 본 발명은 1회의 레이저광 조사로 래터럴 결정 성장을 일으키고, 그것에 의해 균일한 결정 구조의 반도체 박막을 형성하는 것을 목적으로 한다. 이러한 목적을 달성하기 위해서 이하의 수단을 강구하였다. 즉 본 발명은, 투명한 기판의 표면측에 광 흡수층을 형성하는 광 흡수층 형성 공정과, 광 흡수층을 소정 형상으로 패터닝하는 패터닝 공정과, 패터닝된 광 흡수층을 절연막으로 피복하는 절연막 형성 공정과, 그 절연막 위에 반도체 박막을 형성하는 반도체 박막 형성 공정과, 그 기판의 이면측으로부터 펄스 발진된 레이저광을 조사하여 상기 반도체 박막을 결정화하는 레이저 어닐링 공정을 행하는 박막 반도체 장치의 제조 방법으로서, 상기 레이저 어닐링 공정은, 광 흡수층의 패턴보다 외측에 위치하는 그 반도체 박막의 외부 영역을 가열 용융함과 함께, 광 흡수층 의 패턴보다 내측에 위치하는 그 반도체 박막의 내부 영역을 용융하지 않고 광 흡수층을 가열하는 제1 과정과, 용융한 그 반도체 박막이 냉각되어 그 외부 영역과 내부 영역의 경계 근방에 미소 결정립이 생성되는 제2 과정과, 그 외부 영역과 내부 영역의 경계로부터 외측을 향하여 그 미소 결정립을 핵으로 하여 제1 래터럴 성장이 진행되어, 그 경계에 접하는 그 외부 영역의 부분에 미소 결정립보다 큰 다결정립이 생성되는 제3 과정과, 가열된 광 흡수층으로부터 그 절연막을 통해 상기 반도체 박막에 열이 전달되어 그 내부 영역이 용융된 후, 경계로부터 내측을 향하여 그 다결정립을 핵으로 하여 제2 래터럴 성장이 진행되어, 그 내부 영역에 한층 더 확대된 다결정립이 생성되는 제4 과정을 포함하는 것을 특징으로 한다.
또한 본 발명은, 기판 위에 반도체 박막을 형성하는 반도체 박막 형성 공정과, 그 위에 절연막을 형성하는 절연막 형성 공정과, 그 절연막을 개재하여 그 반도체 박막 위에 광 흡수층을 형성하는 광 흡수층 형성 공정과, 광 흡수층을 소정 형상으로 패터닝하는 패터닝 공정과, 그 기판 위로부터 펄스 발진된 레이저광을 조사하여 그 반도체 박막을 결정화하는 레이저 어닐링 공정을 행하는 박막 반도체 장치의 제조 방법으로서, 상기 레이저 어닐링 공정은, 광 흡수층의 패턴보다 외측에 위치하는 그 반도체 박막의 외부 영역을 가열 용융함과 함께, 광 흡수층의 패턴보다 내측에 위치하는 그 반도체 박막의 내부 영역을 용융하지 않고 광 흡수층을 가열하는 제1 과정과, 용융한 그 반도체 박막이 냉각되어 그 외부 영역과 내부 영역의 경계 근방에 미소 결정립이 생성되는 제2 과정과, 그 외부 영역과 내부 영역의 경계로부터 외측을 향하여 그 미소 결정립을 핵으로 하여 제1 래터럴 성장이 진행 되어, 그 경계에 접하는 그 외부 영역의 부분에 미소 결정립보다 큰 다결정립이 생성되는 제3 과정과, 가열된 광 흡수층으로부터 그 절연막을 통해 그 반도체 박막에 열이 전달되어 그 내부 영역이 용융된 후, 경계로부터 내측을 향하여 그 다결정립을 핵으로 하여 제2 래터럴 성장이 진행되어, 그 내부 영역에 한층 더 확대된 다결정립이 생성되는 제4 과정을 포함하는 것을 특징으로 한다.
바람직하게는 상기 레이저 어닐링 공정은, 파장 범위가 520㎚ 내지 540㎚에 있는 레이저광을 기판에 조사한다. 또한 상기 레이저 어닐링 공정은, 펄스 발진된 레이저광을 조사 영역이 중첩되는 범위에서 주사하면서 기판에 조사한다. 또한 상기 광 흡수층 형성 공정은 도전성 재료를 이용하여 광 흡수층을 형성하고, 상기 패터닝 공정은 그 도전성 재료를 패터닝하여 게이트 전극을 포함하는 배선에 가공하는 것을 특징으로 한다. 이 경우, 상기 광 흡수층 형성 공정은, 광 흡수층을 형성하는 도전성 재료로서 고융점 금속 또는 고융점 금속을 성분으로 하는 합금 또는 실리사이드를 이용한다.
또한 본 발명은, 절연성 기판에 박막 트랜지스터가 집적 형성된 박막 반도체 장치로서, 상기 박막 트랜지스터는, 게이트 절연막을 사이에 두고 반도체 박막과 게이트 전극이 적층되어 있고, 상기 반도체 박막은, 그 게이트 전극에 중첩되는 채널 영역과, 그 채널 영역의 양측에 위치하는 소스 영역 및 드레인 영역을 갖고, 상기 반도체 박막은, 레이저 어닐링에 의해 결정화된 다결정층으로, 소정 패턴의 경계를 따라 내부 영역과 외부 영역으로 나누어져 있으며, 상기 외부 영역은, 레이저 어닐링에 의해 그 경계로부터 외측을 향하여 래터럴 성장한 다결정립을 포함하는 제1 래터럴 성장 영역을 갖고, 상기 내부 영역은, 제1 래터럴 성장 영역에 포함되는 다결정립을 핵으로 하여 그 경계로부터 내측을 향하여 래터럴 성장한 다결정립을 포함하는 제2 래터럴 성장 영역을 갖고, 상기 채널 영역은, 제2 래터럴 성장 영역에 형성되어 있는 것을 특징으로 한다.
바람직하게는 상기 반도체 박막은, 소정 패턴의 광 흡수층을 개재하여 레이저광을 조사하는 레이저 어닐링에 의해 결정화된 다결정층으로, 광 흡수층의 패턴보다 외측에 위치하는 그 외부 영역을 가열 용융함과 함께, 광 흡수층의 패턴보다 내측에 위치하는 그 내부 영역을 용융하지 않고 광 흡수층을 가열하는 제1 과정과, 용융한 그 반도체 박막이 냉각되어 그 외부 영역과 내부 영역의 경계 근방에 미소 결정립이 생성되는 제2 과정과, 그 외부 영역과 내부 영역의 경계로부터 외측을 향하여 그 미소 결정립을 핵으로 하여 제1 래터럴 성장이 진행되어, 그 경계에 접하는 그 외부 영역의 부분에 미소 결정립보다 큰 다결정립이 생성되는 제3 과정과, 가열된 광 흡수층으로부터 그 게이트 절연막을 통해 상기 반도체 박막에 열이 전달되어 그 내부 영역이 용융된 후, 경계로부터 내측을 향하여 그 다결정립을 핵으로 하여 제2 래터럴 성장이 진행되어, 그 내부 영역에 한층 더 확대된 다결정립이 생성되는 제4 과정을 거쳐 형성된다. 또한 그 레이저 어닐링에서 이용한 그 광 흡수층은 도전성 재료로 이루어지며, 상기 게이트 전극은 그 도전성 재료를 그 상태 그대로 또는 가공하여 형성한다. 또한 상기 게이트 전극은, 그 도전성 재료로서 고융점 금속 또는 고융점 금속을 성분으로 하는 합금 또는 실리사이드를 이용한다. 또한 상기 소스 영역 및 드레인 영역은, 제1 래터럴 영역의 적어도 일부에 걸려 있 다. 또한 그 소스 영역 및 드레인 영역이 형성되는 상기 제1 래터럴 영역은, 그 경계로부터 외측을 향하여 적어도 2㎛의 범위에 이른다. 또한 상기 박막 트랜지스터는, 그 채널 영역과 적어도 그 드레인 영역 사이에 그 드레인 영역보다 불순물 농도가 낮은 LDD 영역을 구비하고 있으며, 상기 LDD 영역은, 그 제1 래터럴 성장 영역 또는 제2 래터럴 성장 영역에 형성되어 있다.
또한 본 발명은, 절연성의 기판에 화소와 이것을 구동하는 박막 트랜지스터가 집적 형성된 표시 장치로서, 상기 박막 트랜지스터는, 게이트 절연막을 사이에 두고 반도체 박막과 게이트 전극이 적층되어 있으며, 상기 반도체 박막은, 그 게이트 전극에 중첩되는 채널 영역과, 그 채널 영역의 양측에 위치하는 소스 영역 및 드레인 영역을 갖고, 상기 반도체 박막은, 레이저 어닐링에 의해 결정화된 다결정층으로, 소정 패턴의 경계를 따라 내부 영역과 외부 영역으로 나누어져 있으며, 상기 외부 영역은, 레이저 어닐링에 의해 그 경계로부터 외측을 향하여 래터럴 성장한 다결정립을 포함하는 제1 래터럴 성장 영역을 갖고, 상기 내부 영역은, 제1 래터럴 성장 영역에 포함되는 다결정립을 핵으로 하여 그 경계로부터 내측을 향하여 래터럴 성장한 다결정립을 포함하는 제2 래터럴 성장 영역을 갖고, 상기 채널 영역은 제2 래터럴 성장 영역에 형성되어 있다.
바람직하게는 상기 반도체 박막은, 소정 패턴의 광 흡수층을 개재하여 레이저광을 조사하는 레이저 어닐링에 의해 결정화된 다결정층으로, 광 흡수층의 패턴보다 외측에 위치하는 그 외부 영역을 가열 용융함과 함께, 광 흡수층의 패턴보다 내측에 위치하는 그 내부 영역을 용융하지 않고 광 흡수층을 가열하는 제1 과정과, 용융된 그 반도체 박막이 냉각되어 그 외부 영역과 내부 영역의 경계 근방에 미소 결정립이 생성되는 제2 과정과, 그 외부 영역과 내부 영역의 경계로부터 외측을 향하여 그 미소 결정립을 핵으로 하여 제1 래터럴 성장이 진행되어, 그 경계에 접하는 그 외부 영역의 부분에 미소 결정립보다 큰 다결정립이 생성되는 제3 과정과, 가열된 광 흡수층으로부터 그 게이트 절연막을 통해 상기 반도체 박막에 열이 전달되어 그 내부 영역이 용융된 후, 경계로부터 내측을 향하여 그 다결정립을 핵으로 하여 제2 래터럴 성장이 진행되어, 그 내부 영역에 한층 더 확대된 다결정립이 생성되는 제4 과정을 거쳐 형성된다. 또한 상기 화소는 유기 일렉트로루미네센스 소자로 이루어진다. 또는 상기 화소는, 그 박막 트랜지스터에 접속한 화소 전극과, 이것에 대면하는 대향 전극과, 양자 사이에 보유된 액정으로 이루어진다.
<실시예>
이하 도면을 참조하여 본 발명의 실시 형태를 상세하게 설명한다. 도 1은 본 발명에 따른 박막 반도체 장치의 제조 방법의 주요부를 도시하는 모식도이다. (c)는 반도체 장치의 모식적인 단면을 도시하고, (a) 및 (b)는 제조 과정에서 나타나는 반도체 박막의 상 변화를 도시하는 평면도이다. 기본적으로, 본 발명에 따른 박막 반도체 장치의 제조 방법은, 광 흡수층 형성 공정과 패터닝 공정과 절연막 형성 공정과 반도체 박막 형성 공정과 레이저 어닐링 공정을 포함하고 있다. (c)에 도시한 바와 같이, 우선 광 흡수층 형성 공정에서는, 글래스 등으로 이루어지는 투명한 기판(101)의 표면측에 광 흡수층(103)을 형성한다. 본 예에서는, 기판(101)의 표면측에 미리 열 완충층(102)을 형성하고, 그 위에 광 흡수층(103)을 형성하고 있다. 계속해서 패터닝 공정에서는, 광 흡수층(103)을 에칭에 의해 소정 형상으로 패터닝하고 있다. 다음의 절연막 형성 공정에서는, 패터닝된 광 흡수층(103)을 절연막(104)으로 피복한다. 또한 반도체 박막 형성 공정에서는, 이 절연막(104) 위에 반도체 박막(105)을 형성한다. 이 반도체 박막(105)은 예를 들면 비정질 실리콘막이다. 마지막으로 레이저 어닐링 공정에서는, 기판(101)의 이면측에서 펄스 발진된 레이저광(106)을 조사하여 반도체 박막(105)을 결정화한다.
본 발명의 특징부로 되는 레이저 어닐링 공정은 제1 과정 내지 제4 과정을 포함하고 있다. 제1 과정에서는, 레이저광(106)을 조사함으로써, 광 흡수층(103)의 패턴보다 외측에 위치하는 반도체 박막(105)의 외부 영역(107, 108)을 가열 용융함과 함께, 광 흡수층(103)의 패턴보다 내측에 위치하는 반도체 박막(105)의 내부 영역(109)을 용융하지 않고 광 흡수층(103)이 가열된다. 계속되는 제2 과정에서는, 용융한 반도체 박막(105)이 냉각되어 외부 영역(107, 108)에 미소 결정립 S, P가 생성된다. 이 제2 과정은, 레이저광 조사에 의해 일단 융점 이상으로 가열된 반도체 박막이 과냉각 상태로 되며, 그때에 발생한 랜덤 핵을 종으로 한 것으로 결정 입경은 미세하다.
(a)에 도시하는 제3 과정에서는, 외부 영역(107)과 내부 영역(109)의 경계로부터 외측을 향하여 미소 결정립 S를 핵으로 하여 제1 래터럴 성장이 진행되어, 경계에 접하는 외부 영역(107) 부분에 미소 결정립(S)보다 큰 다결정립(L1)이 생성된다. (c)의 화살표 A로 나타낸 바와 같이, 이 제3 과정은 반도체 박막(105)의 가로 방향을 향하여 진행되고 있어, 소위 래터럴 결정 성장이다. (a)에 도시한 바와 같 이 내부 영역과 외부 영역의 경계로부터 외측을 향하여 제1 래터럴 성장이 진행되고 있다. (c)에서는 이 제1 래터럴 성장이 발생한 외부 영역을 특히 제1 래터럴 성장 영역(107)으로 하고 있다. 제1 래터럴 영역(107)은 경계로부터 외측을 향하여 적어도 2㎛의 범위에 이르고 있다. 이것을 초과한 외측 영역은 래터럴 성장이 발생하지 않기 때문에, 미결정립 P를 포함한 그대로의 상태이다. (c)에서는 이 외부 영역을 통상 다결정 영역(108)으로 나타내고 있다.
(b)에 도시하는 제4 과정에서는, 앞의 레이저광 조사에 의해 가열된 광 흡수층(103)으로부터 절연막(104)을 통해 반도체 박막(105)에 열이 전달되어 내부 영역(109)이 용융된다. 이 열 전도의 방향을 (c)에서는 화살표 C로 나타내고 있다. 계속해서 광 흡수층(103)의 패턴에 의해 규정되는 경계로부터 내측을 향하여 결정립 L1을 핵으로 하여 제2 래터럴 성장이 진행되어, 내부 영역(109)에 한층 더 확대된 다결정립 L2가 생성된다. (c)에서는 제2 래터럴 성장이 진행되는 방향을 화살표 B로 나타내고 있다. 또한 제2 래터럴 성장이 발생한 내부 영역을 제2 래터럴 성장 영역(109)으로 나타내고 있다. (b)에 도시한 바와 같이, 제2 래터럴 성장은 광 흡수층(103)의 패턴의 양측으로부터 내측을 향하여 진행되기 때문에, 다결정립 L2의 메저한 입계 R이 정확히 제2 래터럴 성장 영역(109)의 중앙에 발생한다. (b)로부터 명백해지는 바와 같이, 제2 래터럴 성장 영역(109)에 포함되는 다결정립 L2는 그 사이즈 및 위치가 광 흡수층(103)의 패턴에 따라 기하학적으로 제어되어 있다. 이와 같이 균일하게 제어된 제2 래터럴 결정 영역(109)을 박막 트랜지스터의 채널 영역에 이용함으로써, 특성적으로 균일한 박막 트랜지스터를 기판 위에 집적 형성하는 것이 가능하다.
바람직하게는 레이저 어닐링 공정은, 파장 범위가 520㎚ 내지 540㎚에 있는 그린 레이저광(106)을 기판(101)에 조사한다. 또한 레이저 어닐링 공정은, 경우에 따라 펄스 발진된 레이저광(106)을 조사 영역이 중첩되는 범위에서 주사하면서 기판(101)에 조사한다. 또한 광 흡수층 형성 공정은 도전성 재료를 이용하여 광 흡수층(103)을 형성하고, 패터닝 공정은 이 도전성 재료를 패터닝하여 예를 들면 박막 트랜지스터의 게이트 전극을 포함하는 배선에 가공한다. 또한 광 흡수층 형성 공정은, 광 흡수층(103)을 형성하는 도전성 재료로서 고융점 금속 또는 고융점 금속을 성분으로 하는 합금 또는 실리사이드를 이용한다.
계속해서 도 1을 참조하여, 본 발명의 레이저 어닐링을 이용한 입계 위치 제어의 원리를 상세하게 설명한다. 레이저광(106)의 조사에 수반하여 발생하는 반도체 박막(105)의 융해 및 입계 제어된 결정화 프로세스는 다음과 같이 진행된다. 우선 광 흡수층(103)의 패턴을 차광 마스크로 하여 비정질 실리콘으로 이루어지는 반도체 박막(105)에 레이저광(106)의 펄스가 입사하여, 광 흡수층(103) 패턴의 상방이외에 있는 외부 영역(107, 108)의 반도체 박막(105)이 융해 고화된다. 이 시점에서, 광 흡수층(103) 패턴의 상방에 위치하는 반도체 박막(105)의 내부 영역(109)은 가열되지 않기 때문에, 광 흡수층(103) 패턴의 외주 단부 근방에 위치하는 실리콘 융액의 온도가 제일 먼저 저하되고, 과냉각된 후 랜덤 핵 발생에 의해 입경이 0.1㎛ 이하인 미소 결정립 S가 형성된다. 이 미소 결정립 S의 일부를 종으로 하여, 외측을 향하여 제1 래터럴 성장이 (a)의 화살표 방향으로 발생한다. 이 경 우의 래터럴 성장은 잠열에 의해 진행되고, 전형적으로는 1 내지 5㎛의 폭에 걸친다. 이 폭을 초과한 외부 영역은 이미 제1 래터럴 성장이 미치지 않아, 미소 결정립 P가 발생한 통상 다결정 영역(108)으로 된다.
한편 금속 등으로 이루어지는 광 흡수층(103)의 패턴도 레이저광(106)의 조사에 의해 직접 가열되고, 그 열은 기초의 열 완충층(102) 및 상측의 절연막(104)에 전도된다. 절연막(104)에 전도된 열은 전형적으로는 10㎲ 이내의 시간 지연에서, 미융해의 비정질 실리콘 박막으로 이루어지는 내부 영역(109)에 열 전도되고, 이것을 융해한다. 단, 이 융해가 시작되기까지에는, 제1 래터럴 성장은 이미 개시되어 있고, 조건에 따라서는 완료되어 다결정립 L1이 형성되어 있다. 따라서, 제1 래터럴 성장 영역(107)에 형성된 결정립(L1)의 일부를 포함한 상태에서 내부 영역(109)의 비정질 실리콘이 융해되기 때문에, 그 후의 열 산일에 의해 온도가 저하될 때에, 결정립 L1의 융해되고 남은 부분을 핵으로 한 제2 래터럴 성장이 광 흡수층(103)의 패턴의 외주 단부로부터 내측을 향하여 시작되어, 다결정립 L2가 성장한다. 이 다결정립 L2는 제2 래터럴 성장 영역(109)의 중앙에서 부딪쳐 메저한 입계 R을 형성한다. 또한, 광 흡수층(103)의 패턴 폭이, 래터럴 성장이 가능한 거리(전형적으로는 1 내지 10㎛)의 2배보다도 짧은 경우, 메저한 입계 R은 형성되지 않고, 패턴의 양측으로부터 내측을 향하여 진행된 래터럴 성장의 프론트가 부딪치기 전에, 제2 래터럴 성장 영역(109)의 폭 방향 중앙 부근에서, 실리콘 융액의 온도 저하에 수반하는 랜덤 핵 발생이 일어난다. 이 경우, 내부 영역(109)의 중앙을 따라 입경이 0.1㎛ 이하인 미결정 영역이 형성되지만, 제2 래터럴 성장 영역(109)만을 채널 영역으로서 이용하는 정도라면 특단의 문제가 되지는 않는다.
도 2는 본 발명에 따라서 결정화된 반도체 박막의 광학 현미경 사진이다. 샘플은, 글래스 기판 위에 열 완충층을 개재하여 게이트 전극을 형성하고, 또한 그 위에 게이트 절연막을 개재하여 비정질 실리콘막을 형성한 것이다. 이 샘플을 뒷측으로부터 그린 레이저로 1회 조사하여, 비정질 실리콘을 다결정 실리콘으로 전환하고 있다. 게이트 전극은 고융점 금속으로 이루어지며, 광 흡수층의 역할을 하고 있다. 게이트 전극의 패턴은 폭이 약 6㎛이다. 도면으로부터 명백해지는 바와 같이, 게이트 전극과 중첩되는 내부 영역에는, 제2 래터럴 결정 성장에 의해 생성된 다결정립이 정연하게 배열되어 있다. 게이트 전극 패턴의 양측으로부터 안을 향하여 성장한 다결정립은 패턴의 폭 방향 중앙에서 서로 부딪쳐, 메저한 입계를 형성하고 있다. 또한, 게이트 전극의 패턴의 외주단으로부터 밖을 향하여, 제1 래터럴 성장에 의해 형성된 다결정립이 정연하게 배열되어 있다. 이 제1 래터럴 결정 영역은, 전극 패턴의 외단부로부터 약 2㎛의 폭으로 형성되어 있다. 이 제1 래터럴 결정 영역보다 더 앞의 외부 영역은, 미소 결정립이 형성되어 있다. 이 미소 결정립은 입경이 미세하기 때문에, 광학 현미경으로 관찰할 수도 없다.
도 3은 도 2에 도시한 동일한 샘플을 글래스 기판의 앞측으로부터 동일하게 그린 레이저로 1회 조사한 후의 상태를 도시하는 광학 현미경 사진이다. 도면으로부터 명백해지는 바와 같이, 래터럴 결정 성장은 일어나지 않고, 게이트 전극 패턴의 내부 영역 및 외부 영역 모두에 미소 결정립이 형성되어 있는 것에 불과하다.
이상의 설명으로부터 명백해지는 바와 같이, 본 발명에 따르면, 1회의 레이 저광 조사로, 게이트 전극 패턴의 외측에 있는 반도체 박막의 외부 영역의 융해와, 게이트 전극 패턴의 내측에 있는 반도체 박막의 내부 영역의 융해를, 10㎲ 이하의 지연 시간에서 시퀀셜하게 행하는 것이 가능하다. 금속 게이트 전극이 레이저광 조사에 의해 가열되어, 실리콘막까지 열 전도되어 실리콘을 융해하는 데 시간적인 지연이 발생하는 점을 교묘하게 이용하고 있다. 따라서, 단순한 1회 균일 조사로 처리가 완료되기 때문에, 조사 장치를 간략화할 수 있음과 함께, 스루풋도 현저하게 향상된다.
그런데, 게이트 전극의 내측에 들어가는 내부 영역의 융해는, 게이트 전극의 외측에 있는 외부 영역의 실리콘의 융해보다도 높은 레이저광 에너지 밀도(면적 밀도)를 필요로 한다. 이것은 금속 게이트 전극의 열용량이 커서 그만큼의 열량을 불필요하게 필요로 하기 때문과, 실리콘층에의 열 전도와 함께 글래스 기판에의 열 산일이 존재하는 것에 기인한다. 이 점을 감안하여, 본 발명에서는 그린 레이저광을 이용하고 있다. 자외선 엑시머 레이저광에 비해, 그린 레이저광은 실리콘층에 의한 흡수가 적다. 예를 들면 실온에서 입사광의 5 내지 10%밖에 흡수되지 않는다. 이 그린 레이저광을 이용함으로써, 금속 게이트 전극을 고에너지 밀도로 가열하는 한편, 게이트 전극 패턴의 외측 영역은 저에너지 밀도로 가열하는 것이 가능하게 된다. 이 결과, 제1 래터럴 성장 및 제2 래터럴 성장을 시퀀셜하게 유기하는 것이 가능하게 된다. 박막 트랜지스터로서 생각하면, 게이트 전극 패턴의 내측 영역은 높은 결정 균일성을 갖기 때문에, 채널 영역에 사용할 수 있다. 이 외에, 게이트 전극 패턴의 외주를 따라 약 2㎛ 정도의 폭으로 동일하게 다결정립이 정연하 게 배치되어 있다. 이 부분을 박막 트랜지스터의 LDD 영역에 사용할 수 있어, 디바이스 설계상 매우 바람직하다.
본 발명의 방법에 따르면, 결정 성장에 앞서서 형성하는 게이트 전극 등 금속 배선 패턴에 따라, 다결정 실리콘 입자의 사이즈 제어 및 다결정 실리콘 입계의 위치 제어가 가능해지고, 이것을 채널 영역에 이용한 경우 박막 트랜지스터의 특성 및 그 균일성이 현저하게 향상된다. 또한, 레이저광 조사 횟수가 1회로 완료되기 때문에, 1개소당 10 내지 20회 정도의 조사를 행하였던 종래의 반복 조사 처리와 비교해서 처리 속도가 10 내지 20배로 향상된다. 또한 조사 횟수 1회 대신에, 2회 조사한 경우에도 결정성이나 박막 트랜지스터 특성이 거의 변화되지 않기 때문에, 레이저광의 조사 영역을 부분적으로 중첩하여 주사하면서 조사 처리를 행할 수 있다. 이 경우에는, 조사 영역보다도 큰 면적의 반도체 박막을 균일하게 결정화 처리하는 것이 가능하게 된다.
도 4 및 도 5를 참조하여, 본 발명에 따른 박막 반도체 장치의 제조 방법의 제1 실시 형태를 상세하게 설명한다. 이 제1 실시 형태는, 글래스 등의 절연성 기판 위에 보텀 게이트 구조의 박막 트랜지스터를 형성하고 있다. 우선 도 4의 (a)에 도시한 바와 같이, 글래스 기판(101) 위에 SiNx 및 SiO2의 2층 구조로 이루어지는 열 완충층(102)을 형성하고, 계속해서 게이트 전극을 포함하는 금속 배선 패턴(103)을 형성한다. 본 예에서는, 두께 100㎚의 SiNx와 두께 200㎚의 SiO2를 플라즈마 CVD법에 의해 형성하고 열 완충층(102)으로 하였다. 그 후, 마그네트론 스퍼터 법을 이용하여 몰리브덴 박막을 두께 100㎚로 형성한 후, 포토리소그래피와 반응성 이온 에칭에 의해서 폭 2 내지 20㎛ 범위의 금속 배선 패턴(103)을 형성하였다.
다음으로 (b)에 도시한 바와 같이, 게이트 절연막(104)으로서 두께 50㎚의 SiNx와 두께 100㎚의 SiO2를 플라즈마 CVD법에 의해 형성하고, 계속해서 원료 가스의 전환만으로 막 두께 약 30 내지 100㎚ 정도의 비정질 실리콘으로 이루어지는 반도체 박막(105)을 플라즈마 CVD법으로 형성하였다. 이 후 질소 분위기 중, 온도 400℃의 화로에서 1 내지 3시간 정도 열 처리하고, 비정질 실리콘 박막(105)의 막 내 수소량을 0.1 내지 2[원자수%]까지 저감하는, 소위 탈수소 어닐링 처리를 행하였다. 또한, 스퍼터법이나 LP-CVD법 등, 막 내의 수소량이 본질적으로 적은 성막법을 이용하면, 이 탈수소 어닐링 처리는 필요 없다. 또한 로에서의 어닐링 대신에, 실리콘 박막을 완전히 융해시키지 않을 정도의 비교적 낮은 에너지 밀도로 레이저광을 조사함으로써 실리콘 박막을 가열하는, 소위 레이저 탈수소 처리를 이용하는 것도 가능하다.
다음으로 고체 레이저로부터 펄스 발진된 제2 고조파 출력의 레이저광(106)을 적절한 조사 광학계 경유로 글래스 기판(101)의 이면측으로부터 1회 조사한다. 고체 레이저로서는, 펄스 발진의 Q스위치 Nd : YAG 레이저나, Nd : YLF 레이저의 제2 고조파 출력을 이용할 수 있다. 이들 고조파 출력의 파장은 532㎚ 및 527㎚이다. 레이저 다이오드 여기라도 플래시 램프 여기라도 마찬가지로 채용 가능하지만, 출력 안정성이나 여기 광원의 교환 사이클의 관점에서, 레이저 다이오드 여기 가 바람직하고, 예를 들면 미국 Coherent사의 Evolution 시리즈(발진 파장 527㎚)나, 동사의 CORONA 시리즈(발진 파장 532㎚)를 이용할 수 있다. 본 실시 형태에서는 미국 Coherent 사의 Evolution30를 이용하고, 반복 주파수 1㎑, 펄스 폭 약 150㎱, 펄스 에너지 20mJ의 발진 조건을 이용하였다. 조사 광학계로서는 콘덴서 렌즈 및 플라이 아이 렌즈 등으로 이루어지는 균일화 광학계에서 조사 스폿 내의 광 강도 분포를 ±5% 이하로 균일화한 후, 실린드리컬 렌즈, 슬릿 및 콘덴서 렌즈로 이루어지는 정형 광학계에 의해, 길이 2㎜, 폭 0.3㎜로 정형한 라인 형상 빔을 이용하였다. 에너지 밀도는 1 내지 2J/㎠의 범위로 하였다. 이 라인 형상 빔을 폭 방향으로 주사함으로써, 대면적의 반도체 박막의 결정화를 행할 수 있다.
이 레이저광 조사에 의해, 게이트 전극 패턴(103)의 바로 위에 있는 반도체 박막(105) 부분이 제2 래터럴 성장 영역(109)으로 된다. 또한 게이트 전극 패턴(103)의 외주부를 둘러싸는 반도체 박막(105)의 부분이 제1 래터럴 성장 영역(107)으로 된다. 이 제1 래터럴 성장 영역(107)을 초과한 외측 부분은 미소 결정립으로 구성된 통상 다결정 영역(108)으로 된다. 상술한 바와 같이, 제1 래터럴 성장 영역(107)의 성장 방향은 화살표 A로 표시되어 있다. 또한 제2 래터럴 성장 영역(109)의 성장 방향은 화살표 B로 표시되어 있다. 이 제2 래터럴 성장을 유기하는 열의 전도 방향은 화살표 C로 표시되어 있다.
계속해서 도 5의 (c)에 도시한 바와 같이, 박막 트랜지스터의 임계 전압 Vth를 제어할 목적으로, 다결정화된 반도체 박막(105)에 대해 Vth 이온 임플랜테이션 을 필요에 따라 행한다. 예를 들면 여기서는 B+이온을 10keV의 가속 에너지로 도우즈량 5×1011 내지 4×1012/㎠ 정도 이온 주입한다.
계속해서 전 공정에서 결정화된 반도체 박막(105) 위에 게이트 전극(103)에 정합시켜 절연성의 스토퍼막(110)을 형성한다. 그 때 우선 플라즈마 CVD법에 의해 SiO2막을 약 100㎚ 내지 300㎚의 두께로 형성한다. 여기서는 예를 들면 실란 가스 SiH4와 아산화질소 가스 N2O를 플라즈마 분해하여 SiO2막을 퇴적한다. 다음으로, 이 SiO2막을 소정 형상으로 패터닝하여 스토퍼막(110)에 가공한다. 이 경우, 이면노광 기술을 이용하여 게이트 전극(103)과 자기 정합하도록 스토퍼막(110)을 패터닝하고 있다. 또한, 스토퍼막(110)의 바로 아래에 위치하는 반도체 박막(105)의 부분은 채널 영역(111)으로서 보호된다. 이 채널 영역(111)에는, 상술한 바와 같이 미리 Vth 이온 임플랜테이션에 의해 B+이온이 비교적 저도우즈량으로 주입되어 있다.
계속해서 스토퍼막(110)을 마스크로 하여, 이온 도핑(120)에 의해 불순물(P+이온)을 반도체 박막(105)에 주입하여, LDD 영역(112)을 형성한다. 이 때의 도우즈량은 예를 들면 5×1012 내지 1×1013/㎠이며, 가속 전압은 예를 들면 10keV이다. 또한 스토퍼막(110) 및 그 양측의 LDD 영역(112)을 피복하도록 포토레지스트(도시 생략)을 패터닝 형성한 후, 이것을 마스크로 하여 불순물(120)(예를 들면 P+이온)을 고농도로 반도체 박막(105)에 주입하여, 소스 영역(105S) 및 드레인 영역(105D)을 형성한다. 불순물 주입에는 예를 들면 이온 도핑(120)(이온 샤워)을 이용할 수 있다. 이것은 질량 분리를 거치지 않고 전계 가속으로 불순물을 주입하는 것이며, 예를 들면 1×1015/㎠ 정도의 도우즈량으로 불순물을 주입하여, 소스 영역(105S) 및 드레인 영역(105D)을 형성한다. 가속 전압은 예를 들면 10keV이다.
이상의 후에, 자외선 램프를 사용한 RTA(급속 열 어닐링)에 의해, 반도체 박막(105)에 주입된 불순물의 활성화를 행한다. 이 후 반도체 박막(105) 및 게이트 절연막(104)이 불필요한 부분을 동시에 패터닝하여, 보텀 게이트형의 박막 트랜지스터를 형성함과 함께, 이 박막 트랜지스터를 소자마다 분리한다.
그 후 도 5(d)에 도시한 바와 같이, 기판(101) 위의 박막 트랜지스터를 피복하도록, 플라즈마 CVD에 의해 SiO2를 약 100㎚ 내지 200㎚, SiNx를 약 200㎚ 내지 400㎚의 두께로 연속해서 성막하고, 층간 절연막(116)으로 한다. 이 단계에서 질소 가스 또는 포밍 가스 중 또는 진공 중 분위기 하에서 350℃ 내지 400℃ 정도의 가열 처리를 1시간 행하여, 층간 절연막(116)에 포함되는 수소 원자를 반도체 박막(105) 내에 확산시키는, 소위 수소화 어닐링을 행하였다. 이 후, 층간 절연막(116)에 컨택트홀을 개구하고, Mo, Al 등을 100㎚ 내지 1㎛의 두께로 스퍼터한 후, 소정 형상으로 패터닝하여 소스 영역(105S) 및 드레인 영역(105D)에 접속된 소스 전극(113S) 및 드레인 전극(113D)을 형성한다. 또한, 감광성의 아크릴 수지 등으로 이루어지는 평탄화층(114)을 1 내지 3㎛ 정도의 두께로 도포한 후, 포토리소그 래피에 의해 드레인 전극(113D)에 달하는 컨택트홀을 개구한다. 그리고, 평탄화층(114) 위에 산화 인듐 주석(In2O3+SnO2, 이하 ITO) 등으로 이루어지는 투명 도전막 또는 Ag 또는 Al 등을 포함하는 반사 전극막을 스퍼터한 후, 소정 형상으로 패터닝하여 드레인 전극(113D)에 접속한 화소 전극(115)을 형성한다.
이상과 같이 하여 절연성의 기판(101)에 박막 트랜지스터가 형성된 박막 반도체 장치가 완성된다. 상술한 바와 같이, 이 박막 트랜지스터는 게이트 절연막(104)을 사이에 두고 반도체 박막(105)과 게이트 전극(103)이 적층되어 있다. 반도체 박막(105)은, 게이트 전극(103)에 중첩되는 채널 영역(111)과, 채널 영역(111)의 양측에 위치하는 소스 영역(105S) 및 드레인 영역(105D)을 갖는다. 반도체 박막(105)은, 레이저 어닐링에 의해 결정화된 다결정층으로, 소정 패턴의 경계를 따라 내부 영역과 외부 영역으로 나누어져 있다(도 4의 (b)). 외부 영역은, 레이저 어닐링에 의해 패턴 경계로부터 외측을 향하여 래터럴 성장한 다결정립을 포함하는 제1 래터럴 성장 영역(107)을 갖는다. 내부 영역은, 제1 래터럴 성장 영역(107)에 포함되는 다결정립을 핵으로 하여 경계 패턴으로부터 내측을 향하여 래터럴 성장한 다결정립을 포함하는 제2 래터럴 성장 영역(109)을 갖는다. 여기서 박막 트랜지스터의 채널 영역(111)(도 5의 (d))은 제2 래터럴 성장 영역(109)(도 4의 (b))에 형성되어 있다.
반도체 박막(105)은, 소정 패턴의 광 흡수층을 개재하여 레이저광(106)을 조사하는 레이저 어닐링에 의해 다결정화된 다결정층이다. 도 4의 (b)에 도시한 바 와 같이, 이 광 흡수층은 후에 게이트 전극(103)으로서 이용된다. 바람직하게는, 소스 영역(105S) 및 드레인 영역(105D)이 제1 래터럴 성장 영역(107)에 형성되어 있다. 또한 박막 트랜지스터는, 채널 영역(111)과 적어도 드레인 영역(105D) 사이에 드레인 영역(105D)보다 불순물 농도가 낮은 LDD 영역(112)을 구비하고 있다. 이 LDD 영역(112)은, 제1 래터럴 성장 영역(107) 또는 제2 래터럴 성장 영역(109)에 형성되어 있다.
다음으로 도 6 및 도 7을 참조하여, 본 발명에 따른 박막 반도체 장치 제조 방법의 제2 실시 형태를 설명한다. 본 실시 형태는, 절연성 기판 위에 톱 게이트형의 박막 트랜지스터를 형성하고 있다. 우선 도 6의 (a)에 도시한 바와 같이, 절연 기판(101) 위에 열 완충층(버퍼층)(102)으로 되는 2층 구조의 기초막을 플라즈마 CVD법에 의해 연속 성막한다. 1층째의 기초막은 SiNx로 이루어지고, 그 막 두께는 100㎚ 내지 200㎚이다. 또한, 2층째의 기초막은 SiO2로 이루어지고, 그 막 두께는 동일하게 100㎚ 내지 200㎚이다. 이 열 완충층(102) 위에 비정질 실리콘으로 이루어지는 반도체 박막(105)을 약 30㎚ 내지 80㎚의 두께로 플라즈마 CVD법 또는 LP-CVD법에 의해 성막한다. 비정질 실리콘 반도체 박막(105)의 성막에 플라즈마 CVD법을 이용한 경우에는, 막 내의 수소를 저감하기 위해, 질소 분위기 중 400℃ 내지 450℃에서 1시간 정도의 어닐링을 행한다. 여기서 필요하다면, 상술한 바와 같이 Vth 이온 임플랜테이션을 행하여 B+를 예를 들면 도우즈량 5×1011 내지 4× 1012/㎠ 정도로 비정질 실리콘 반도체 박막(105)에 주입한다. 이 경우의 가속 전압은 10keV 정도이다.
계속해서 반도체 박막(105)을 아일랜드 형상으로 패터닝한다. 이 위에, 플라즈마 CVD법, 상압 CVD법, 감압 CVD법, ECR-CVD법 또는 스퍼터법 등으로 SiO2를 10㎚ 내지 400㎚(여기서는 예를 들면 100㎚) 성장시켜, 게이트 절연막(104)을 형성한다.
다음으로 게이트 절연막(104) 위에 Ti, Mo, W, Ta 등의 고융점 금속 또는 이들 합금을 100㎚ 내지 800㎚의 두께로 성막하고, 소정 형상으로 패터닝하여 게이트 전극(103)에 가공한다. 게이트 전극(103)의 바로 아래에 위치하는 반도체 박막(105)의 부분은 나중에 채널 영역으로 되는 부분이다. 이 부분에는 상술한 바와 같이 미리 Vth 이온 임플랜테이션에 의해 B+이온이 비교적 저도우즈량으로 주입되어 있다.
계속해서 (b)에 도시한 바와 같이, 기판(101) 위로부터 펄스 발진된 레이저광(106)을 조사하여, 반도체 박막(105)을 결정화한다. 이 레이저 어닐링은 제1 내지 제4 과정을 거쳐 행해진다. 우선 제1 과정에서, 게이트 전극(103)의 패턴보다 외측에 위치하는 반도체 박막(105)의 외부 영역(107, 108)을 가열 용융함과 함께, 게이트 전극(103)의 패턴보다 내측에 위치하는 반도체 박막(105)의 내부 영역(109)을 용융시키지 않고서 게이트 전극(103)을 가열한다. 계속해서 제2 과정에서, 용융한 반도체 박막(105)이 냉각되어 외부 영역(107)과 내부 영역(109)의 경계 근방 에 미소 결정립이 생성된다. 계속해서 제3 과정이 일어나, 화살표 A로 나타낸 바와 같이 외부 영역과 내부 영역의 경계로부터 외측을 향하여 미소 결정립을 핵으로 하여 제1 래터럴 성장이 진행되어, 경계에 접하는 외부 영역의 부분에 미소 결정립보다 큰 다결정립이 생성된 제1 래터럴 성장 영역(107)이 형성된다. 그 외측은 미결정립으로 이루어지는 통상 다결정 영역(108)으로 된다. 또한 제3 과정으로부터 소정 시간 지연하여 제4 과정이 일어난다. 이 제4 과정에서는, 가열된 게이트 전극(103)으로부터 화살표 C로 나타낸 바와 같이 게이트 절연막(104)을 통해 반도체 박막(105)에 열이 전달되어 내부 영역이 용융된 후, 경계로부터 내측을 향하여 화살표 B로 나타낸 바와 같이 다결정립을 핵으로 하여 제2 래터럴 성장이 진행되어, 내부 영역에 한층 더 확대된 다결정립이 생성되어 제2 래터럴 성장 영역(109)을 형성한다.
계속해서 도 7의 (c)에 도시한 바와 같이, 질량 분리를 이용한 이온 주입법에 의해서, 결정화된 반도체 박막(105)에 P+이온(120)을 주입하여, LDD 영역(112)을 형성한다. 이 이온 주입은 게이트 전극(103)을 마스크로 하여 다결정 실리콘 반도체 박막(105)의 전체면에 대해 행한다. 도우즈량은 6×1012 내지 5×1013/㎠이다. 가속 전압은 예를 들면 90keV이다. 그 후, 게이트 전극(103)과 그 주위를 피복하도록 레지스트 패턴(도시 생략)을 형성하고, P+이온(120)을 이온 주입법으로 고농도로 주입하여 소스 영역(105S) 및 드레인 영역(105D)을 형성한다. 이 경우의 도우 즈량은 예를 들면 1×1015/㎠ 정도이다. 가속 전압은 예를 들면 90keV이다. 도핑 가스에는 PH3 가스를 이용한다.
이 후 다결정 실리콘 반도체 박막(105)에 주입된 도우펀트의 활성화 처리로 된다. 이 활성화 처리는 보텀 게이트형의 박막 트랜지스터의 형성과 마찬가지로, 자외선 램프를 사용한 RTA(급속 열 어닐링)를 이용할 수 있다.
그 후, 도 7의 (d)에 도시한 바와 같이, 절연 기판(101) 위의 박막 트랜지스터를 피복하는 상태에서, 플라즈마 CVD법에 의해 SiO2를 약 100㎚ 내지 200㎚, SiNx를 약 200㎚ 내지 400㎚의 두께로 연속해서 성막하고, 층간 절연막(116)으로 하였다. 이 단계에서 질소 가스 또는 포밍 가스 중 또는 진공 중 분위기하에서 350℃ 내지 400℃ 정도의 가열 처리를 1시간 행하여, 층간 절연막(116)에 포함되는 수소 원자를 다결정 실리콘 반도체 박막(105)에 확산시키는, 소위 수소화 어닐링을 행하였다. 이 후 층간 절연막(116) 및 게이트 절연막(104)에 컨택트홀을 개구하고, Al-Si 등을 스퍼터한 후, 소정 형상으로 패터닝하여 소스 전극(113S) 및 드레인 전극(113D)에 가공한다. 또한 감광성의 아크릴 수지 등으로 이루어지는 평탄화층(114)을 1 내지 3㎛ 정도의 두께로 도포한 후, 포토리소그래피에 의해 드레인 전극(113D)에 달하는 컨택트홀을 개구한다. 평탄화층(114) 위에 ITO 등을 포함하는 투명 도전막 또는 Ag 또는 Al 등으로 이루어지는 반사 전극막을 스퍼터한 후, 소정 형상으로 패터닝하여 드레인 전극(113D)에 접속한 화소 전극(115)을 형성한다.
이상에 의해 톱 게이트형의 박막 트랜지스터가 완성된다. 이 박막 트랜지스 터는, 채널 영역(111)이 제2 래터럴 성장 영역(109)에 형성되어 있다. 또한 소스 영역(105S) 및 드레인 영역(105D)이 제1 래터럴 성장 영역(107)에 형성되어 있다. 또한 LDD 영역(112)이 제1 래터럴 성장 영역(107) 또는 제2 래터럴 성장 영역(109)에 형성되어 있다. 또한, 톱 게이트형의 박막 트랜지스터의 경우, 반도체 박막의 상방이 금속 게이트 전극으로 막혀 있어, 실리콘의 융해에 수반하여 발생하는 수소 가스가 빠지는 길이 보텀 게이트형 박막 트랜지스터의 경우와 비교하여 적다. 그 때문에 레이저광 조사에 앞서서 반도체 박막으로부터 탈수소 처리를 특히 주의하여 해 두는 것이 중요하다.
도 8은 본 발명에 따라서 형성된 박막 트랜지스터의 소자 영역의 결정 구조를 도시하는 모식적인 평면도이다. 도시한 바와 같이, 본 발명의 레이저 어닐링을 한 경우, 게이트 전극의 바로 아래에 제2 래터럴 영역이 형성되고, 이 부분이 채널 영역으로 된다. 이 제2 래터럴 결정 성장 영역은 결정 입계가 정연하게 배열된 다결정립 L2로 구성되어 있다. 개개의 다결정립을 사이에 두는 통상의 입계는 채널 영역의 길이 방향과 평행하게 되어 있지만, 중앙의 메저한 입계 R은 채널의 폭 방향과 평행하게 되어 있다. 보텀 게이트 구조의 경우, 이 메저한 입계 R은 다결정 실리콘 반도체 박막의 표면측의 융기부가 되어 나타난다. 또한 게이트 전극 단부로부터 전형적으로는 외측을 향하여 2㎛ 이내의 영역도 래터럴 성장한 결정 영역이다. 본 발명에서는, 이 제1 래터럴 결정 영역도 소스 영역 및 드레인 영역 또는 LDD 영역으로서 이용하고 있다. 게이트 전극 단부로부터 전형적으로는 2㎛ 이상 떨어진 외부 영역의 실리콘 박막은, 레이저광을 1회 조사한 경우에 형성되는, 통상 의 입경이 0.1㎛ 이하인 미소 결정 상태로 된다. 이 미소 결정 영역은 박막 트랜지스터의 채널 영역에는 사용하지 않기 때문에, 특별히 문제가 되지는 않는다.
도 9는 제2 래터럴 영역 전부가 아니라 일부만을 채널 영역에 이용한 구조를 도시하는 평면도로서, 특히 톱 게이트형의 박막 트랜지스터에 유용하다. 톱 게이트형의 경우, 도시한 바와 같이 메저한 입계 R을 피하여 게이트 전극을 형성함으로써, 박막 트랜지스터의 전기 특성을 균일화하는 것이 가능하다. 또한 이 경우에는, 레이저 어닐링 시 마스크로서 사용한 광 흡수층을 다시 패터닝하여 게이트 전극에 가공하게 된다. 게이트 전극의 패턴으로부터 벗어난 제2 래터럴 영역의 부분은 예를 들면 소스 영역에 이용할 수 있다.
마지막으로 도 10은 본 발명에 따른 표시 장치의 일례를 도시하는 모식적인 단면도이다. 도시를 용이하게 하기 위해서 1개의 화소와 이것을 구동하는 1개의 박막 트랜지스터 TFT만을 나타내고 있다. 화소는 매트릭스 형상으로 배치되어 있고, 화면을 구성한다. 본 실시예에서는, 이 화소는 유기 EL 발광 소자 OLED로 이루어지고, 투명 전극(130), 유기 EL층(140) 및 금속 전극(150)을 차례로 중첩한 것이다. 투명 전극(130)은 화소마다 분리되어 있어 OLED의 애노드(A)로서 기능하고, 예를 들면 ITO 등의 투명 도전막을 포함한다. 금속 전극(150)은 화소 사이에서 공통 접속되어 있고, OLED의 캐소드(K)로서 기능한다. 유기 EL층(140)은 예를 들면 정공 수송층과 전자 수송층을 중첩한 복합막으로 되어 있다. 예를 들면 애노드(A)(정공 주입 전극)로서 기능하는 투명 전극(130) 위에 정공 수송층으로서 Diamyle을 증착하고, 그 위에 전자 수송층으로서 Alq3을 증착하며, 다시 그 위에 캐소드(K)(전자 주입 전극)로서 기능하는 금속 전극(150)을 생성한다. 또한, Alq3은 8-hydroxyquinoline aluminum을 나타내고 있다. 이와 같은 적층 구조를 갖는 OLED는 일례에 불과하다. 이러한 구성을 갖는 OLED의 애노드/캐소드 사이에 순방향의 전압을 인가하면, 전자나 정공 등 캐리어의 주입이 발생하여 발광이 관측된다. OLED의 동작은, 정공 수송층으로부터 주입된 정공과 전자 수송층으로부터 주입된 전자로 형성된 여기자에 의한 발광으로 생각된다.
한편, TFT는 본 발명에 따라서 제작된 것으로, 글래스 등을 포함하는 기판(101) 위에 형성된 게이트 전극(103)과, 그 위에 중첩된 게이트 절연막(104)과, 이 게이트 절연막(104)을 개재하여 게이트 전극(103)의 상방에 중첩된 반도체 박막(105)으로 이루어진다. 이 반도체 박막(105)은 본 발명에 따라서 래터럴 성장한 다결정 실리콘 박막을 포함한다. 박막 트랜지스터 TFT는 OLED에 공급하는 전류의 통로로 되는 소스 S, 채널 Ch 및 드레인 D를 구비하고 있다. 채널 Ch는 정확히 게이트 전극(103)의 바로 위에 위치한다. 이 보텀 게이트 구조의 TFT는 층간 절연막(116)에 의해 피복되어 있으며, 그 위에는 소스 전극(113S) 및 드레인 전극(113D)이 형성되어 있다. 이들 위에는 별도의 층간 절연막(114)을 개재하여 상술한 OLED가 성막되어 있다. 층간 절연막(114)에는 컨택트홀이 개구되어 있고, OLED의 투명 전극(130)은 이 컨택트홀을 통해 TFT의 드레인 전극(113D)에 전기 접속되어 있다. 또한, 본 실시예에서는 화소가 유기 일렉트로루미네센스 소자 OLED로 구성되어 있었지만, 이것에 한정되는 것은 아니다. 예를 들면 화소는, 박막 트랜지스터 TFT에 접속한 화소 전극과, 이것에 대면하는 대향 전극과, 양자 사이에 보유된 액정으로 구성할 수 있다.
본 발명에 따르면, 비정질 반도체 박막 위에, 게이트 전극 등에 이용되는 광 흡수층의 패턴을 형성하고, 반도체 박막을 패턴으로 피복된 내부 영역과 이것을 둘러싸는 외부 영역으로 나눈다. 광 흡수층의 패턴을 마스크로 하여 레이저광을 1회 조사하여 균일한 결정화를 행하고 있다. 1회의 레이저광 조사로 외부 영역의 래터럴 결정 성장과 내부 영역의 래터럴 결정 성장을 10㎲ 이하의 지연 시간에서 시퀀셜하게 행하는 것이 가능하다. 본 발명은 광 흡수층이 레이저광 조사로 가열된 후, 반도체 박막까지 열 전도되어 내부 영역을 용융하는 데에, 레이저광의 직사로 바로 용융하는 외부 영역으로부터 지연이 발생하는 점을 교묘히 이용하고 있다. 1회의 레이저광 조사로 완료되기 때문에, 레이저광 조사 장치 자체도 단순한 구성으로 완료되며, 또한 프로세스의 면에서도 스루풋이 현저하게 향상된다.
광 흡수층의 패턴으로 피복된 내부 영역의 융해는, 외부 영역의 반도체 박막의 융해보다도 높은 레이저 에너지 밀도(면적 밀도)가 필요하다. 이것은 마스크로 되는 광 흡수층이 고융점 금속 등으로 형성되어 있어 열용량이 크기 때문에 그만큼 불필요한 열량이 필요로 되기 때문이다. 또한 보텀 게이트 구조의 경우, 반도체 박막에의 열 전도와 함께 글래스 기판에의 열 산일이 있기 때문이다. 1회의 레이저광 조사로 광 흡수층을 충분히 가열하고 또한 반도체 박막의 외부 영역에 지나친 열 에너지를 가하지 않기 위해서, 파장 범위가 520㎚ 내지 540㎚인 레이저광을 이용하는 것이 효과적이다. 이 녹색 파장의 레이저광은 소위 그린 레이저라고 불리 고 있으며, 자외선 엑시머 레이저에 비하면 실리콘막의 흡수율이 낮은 점에 특징이 있다. 그린 레이저는 실리콘막에서 부분적으로밖에 흡수되지 않기 때문에, 광 흡수층의 패턴을 고에너지 밀도로 가열하는 한편, 이 이외의 외부 영역은 저에너지 밀도로 가열하는 것이 가능하게 된다. 예를 들면 실온에서 그린 레이저는 실리콘막에 의해 5 내지 10%밖에 흡수되지 않는다. 이 그린 레이저를 이용함으로써, 우선 외부 영역에서 제1 래터럴 성장을 일으키고, 소정의 지연을 수반하여 내부 영역에 제2 래터럴 결정 성장을 유기하는 것이 가능하게 된다.
본 발명의 제조 방법에 따르면, 레이저 어닐링에 앞서서 형성하는 광 흡수층의 패턴에 따라서 래터럴 결정 성장을 제어하고 있다. 이에 의해, 내부 영역 내에서의 다결정 실리콘 입계의 사이즈 및 위치 제어가 가능하게 되어, 균일성이 현저하게 향상된다. 이 내부 영역을 박막 트랜지스터의 채널 영역에 이용함으로써, 박막 트랜지스터의 특성을 현저하게 개선하는 것이 가능하다. 또한, 본 발명은 1회의 레이저광 조사로 정교하게 결정화를 하기 때문에, 종래 1개소당 10 내지 20회 정도의 조사를 행하였던 경우와 비교하여 처리 속도가 단순 계산으로 10 내지 20배로 향상된다. 또한, 조사 영역이 부분적으로 오버랩된 경우라도 결정립의 사이즈나 위치가 거의 변화하지 않기 때문에, 펄스 발진된 레이저광을 조사 영역이 부분적으로 중첩되는 범위에서 주사하면서 기판에 조사하는 것도 가능하다. 예를 들면 조사 영역이 기름한 형상의 라인 빔을 장축 방향으로 중첩하여 조사해도 결정성이 거의 변화되지 않는다. 따라서 라인 빔을 일부 오버랩하면서 조사함으로써, 라인 빔의 폭을 초과하는 폭의 디바이스를 균일하게 결정화 처리하는 것이 가능하다.

Claims (17)

  1. 투명한 기판의 표면측에 광 흡수층을 형성하는 광 흡수층 형성 공정과, 광 흡수층을 소정 형상으로 패터닝하는 패터닝 공정과, 패터닝된 광 흡수층을 절연막으로 피복하는 절연막 형성 공정과, 그 절연막 위에 반도체 박막을 형성하는 반도체 박막 형성 공정과, 그 기판의 이면측으로부터 펄스 발진된 레이저광을 조사하여 그 반도체 박막을 결정화하는 레이저 어닐링 공정을 행하는 박막 반도체 장치의 제조 방법으로서,
    상기 레이저 어닐링 공정은, 광 흡수층의 패턴보다 외측에 위치하는 상기 반도체 박막의 외부 영역을 가열 용융함과 함께, 광 흡수층의 패턴보다 내측에 위치하는 그 반도체 박막의 내부 영역을 용융하지 않고 광 흡수층을 가열하는 제1 과정과,
    용융한 그 반도체 박막이 냉각되어 그 외부 영역과 내부 영역의 경계 근방에 미소 결정립이 생성되는 제2 과정과,
    상기 외부 영역과 내부 영역의 경계로부터 외측을 향하여 그 미소 결정립을 핵으로 하여 제1 래터럴 성장이 진행되어, 그 경계에 접하는 그 외부 영역의 부분에 미소 결정립보다 큰 다결정립이 생성되는 제3 과정과,
    가열된 광 흡수층으로부터 그 절연막을 통해 상기 반도체 박막에 열이 전달되어 그 내부 영역이 용융된 후, 경계로부터 내측을 향하여 그 다결정립을 핵으로 하여 제2 래터럴 성장이 진행되어, 그 내부 영역에 한층 더 확대된 다결정립이 생 성되는 제4 과정
    을 포함하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  2. 기판 위에 반도체 박막을 형성하는 반도체 박막 형성 공정과, 그 위에 절연막을 형성하는 절연막 형성 공정과, 그 절연막을 개재하여 그 반도체 박막 위에 광 흡수층을 형성하는 광 흡수층 형성 공정과, 광 흡수층을 소정 형상으로 패터닝하는 패터닝 공정과, 그 기판 위로부터 펄스 발진된 레이저광을 조사하여 그 반도체 박막을 결정화하는 레이저 어닐링 공정을 행하는 박막 반도체 장치의 제조 방법으로서,
    상기 레이저 어닐링 공정은, 광 흡수층의 패턴보다 외측에 위치하는 그 반도체 박막의 외부 영역을 가열 용융함과 함께, 광 흡수층의 패턴보다 내측에 위치하는 그 반도체 박막의 내부 영역을 용융하지 않고 광 흡수층을 가열하는 제1 과정과,
    용융한 그 반도체 박막이 냉각되어 그 외부 영역과 내부 영역의 경계 근방에 미소 결정립이 생성되는 제2 과정과,
    상기 외부 영역과 내부 영역의 경계로부터 외측을 향하여 그 미소 결정립을 핵으로 하여 제1 래터럴 성장이 진행되어, 그 경계에 접하는 그 외부 영역의 부분에 미소 결정립보다 큰 다결정립이 생성되는 제3 과정과,
    가열된 광 흡수층으로부터 그 절연막을 통해 상기 반도체 박막에 열이 전달되어 그 내부 영역이 용융된 후, 경계로부터 내측을 향하여 그 다결정립을 핵으로 하여 제2 래터럴 성장이 진행되어, 그 내부 영역에 한층 더 확대된 다결정립이 생성되는 제4 과정
    을 포함하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 레이저 어닐링 공정은, 파장 범위가 520㎚ 내지 540㎚에 있는 레이저광을 기판에 조사하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 레이저 어닐링 공정은, 펄스 발진된 레이저광을 조사 영역이 중첩되는 범위에서 주사하면서 기판에 조사하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 광 흡수층 형성 공정은 도전성 재료를 이용하여 광 흡수층을 형성하고, 상기 패터닝 공정은 그 도전성 재료를 패터닝하여 게이트 전극을 포함하는 배선에 가공하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 광 흡수층 형성 공정은, 광 흡수층을 형성하는 도전성 재료로서 고융점 금속 또는 고융점 금속을 성분으로 하는 합금 또는 실리사이드를 이용하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  7. 절연성 기판에 박막 트랜지스터가 집적 형성된 박막 반도체 장치로서,
    상기 박막 트랜지스터는, 게이트 절연막을 사이에 두고 반도체 박막과 게이트 전극이 적층되어 있고,
    상기 반도체 박막은, 그 게이트 전극에 중첩되는 채널 영역과, 그 채널 영역의 양측에 위치하는 소스 영역 및 드레인 영역을 갖고,
    상기 반도체 박막은, 레이저 어닐링에 의해 결정화된 다결정층으로, 소정 패턴의 경계를 따라 내부 영역과 외부 영역으로 나누어져 있으며,
    상기 외부 영역은, 레이저 어닐링에 의해 그 경계로부터 외측을 향하여 래터럴 성장한 다결정립을 포함하는 제1 래터럴 성장 영역을 갖고,
    상기 내부 영역은, 제1 래터럴 성장 영역에 포함되는 다결정립을 핵으로 하여 그 경계로부터 내측을 향하여 래터럴 성장한 다결정립을 포함하는 제2 래터럴 성장 영역을 갖고,
    상기 채널 영역은, 제2 래터럴 성장 영역에 형성되어 있는 것을 특징으로 하는 박막 반도체 장치.
  8. 제7항에 있어서,
    상기 반도체 박막은, 소정 패턴의 광 흡수층을 개재하여 레이저광을 조사하 는 레이저 어닐링에 의해 결정화된 다결정층으로, 광 흡수층의 패턴보다 외측에 위치하는 그 외부 영역을 가열 용융함과 함께, 광 흡수층의 패턴보다 내측에 위치하는 그 내부 영역을 용융하지 않고 광 흡수층을 가열하는 제1 과정과, 용융한 그 반도체 박막이 냉각되어 그 외부 영역과 내부 영역의 경계 근방에 미소 결정립이 생성되는 제2 과정과, 그 외부 영역과 내부 영역의 경계로부터 외측을 향하여 그 미소 결정립을 핵으로 하여 제1 래터럴 성장이 진행되어, 그 경계에 접하는 그 외부 영역의 부분에 미소 결정립보다 큰 다결정립이 생성되는 제3 과정과, 가열된 광 흡수층으로부터 그 게이트 절연막을 통해 상기 반도체 박막에 열이 전달되어 그 내부 영역이 용융된 후, 경계로부터 내측을 향하여 그 다결정립을 핵으로 하여 제2 래터럴 성장이 진행되어, 그 내부 영역에 한층 더 확대된 다결정립이 생성되는 제4 과정을 거쳐 형성된 것을 특징으로 하는 박막 반도체 장치.
  9. 제8항에 있어서,
    상기 레이저 어닐링에서 이용한 그 광 흡수층은 도전성 재료를 포함하고, 상기 게이트 전극은 그 도전성 재료를 그 상태 그대로 또는 가공하여 형성하는 것을 특징으로 하는 박막 반도체 장치.
  10. 제9항에 있어서,
    상기 게이트 전극은, 그 도전성 재료로서 고융점 금속 또는 고융점 금속을 성분으로 하는 합금 또는 실리사이드를 이용하는 것을 특징으로 하는 박막 반도체 장치.
  11. 제7항에 있어서,
    상기 소스 영역 및 드레인 영역은, 제1 래터럴 영역의 적어도 일부에 걸려 있는 것을 특징으로 하는 박막 반도체 장치.
  12. 제7항에 있어서,
    상기 소스 영역 및 드레인 영역이 형성되는 상기 제1 래터럴 영역은, 그 경계로부터 외측을 향하여 적어도 2㎛의 범위에 이르는 것을 특징으로 하는 박막 반도체 장치.
  13. 제7항에 있어서,
    상기 박막 트랜지스터는, 그 채널 영역과 적어도 그 드레인 영역 사이에 그 드레인 영역보다 불순물 농도가 낮은 LDD 영역을 구비하고 있고, 상기 LDD 영역은, 그 제1 래터럴 성장 영역 또는 제2 래터럴 성장 영역에 형성되어 있는 것을 특징으로 하는 박막 반도체 장치.
  14. 절연성 기판에 화소와 이것을 구동하는 박막 트랜지스터가 집적 형성된 표시 장치로서,
    상기 박막 트랜지스터는, 게이트 절연막을 사이에 두고 반도체 박막과 게이 트 전극이 적층되어 있고,
    상기 반도체 박막은, 그 게이트 전극에 중첩되는 채널 영역과, 그 채널 영역의 양측에 위치하는 소스 영역 및 드레인 영역을 갖고,
    상기 반도체 박막은, 레이저 어닐링에 의해 결정화된 다결정층으로, 소정 패턴의 경계를 따라 내부 영역과 외부 영역으로 나누어져 있으며,
    상기 외부 영역은, 레이저 어닐링에 의해 그 경계로부터 외측을 향하여 래터럴 성장한 다결정립을 포함하는 제1 래터럴 성장 영역을 갖고,
    상기 내부 영역은, 제1 래터럴 성장 영역에 포함되는 다결정립을 핵으로 하여 그 경계로부터 내측을 향하여 래터럴 성장한 다결정립을 포함하는 제2 래터럴 성장 영역을 갖고,
    상기 채널 영역은, 제2 래터럴 성장 영역에 형성되어 있는 것을 특징으로 하는 표시 장치.
  15. 제14항에 있어서,
    상기 반도체 박막은, 소정 패턴의 광 흡수층을 개재하여 레이저광을 조사하는 레이저 어닐링에 의해 결정화된 다결정층으로, 광 흡수층의 패턴보다 외측에 위치하는 그 외부 영역을 가열 용융함과 함께, 광 흡수층의 패턴보다 내측에 위치하는 그 내부 영역을 용융하지 않고 광 흡수층을 가열하는 제1 과정과, 용융한 그 반도체 박막이 냉각되어 그 외부 영역과 내부 영역의 경계 근방에 미소 결정립이 생성되는 제2 과정과, 그 외부 영역과 내부 영역의 경계로부터 외측을 향하여 그 미 소 결정립을 핵으로 하여 제1 래터럴 성장이 진행되어, 그 경계에 접하는 그 외부 영역의 부분에 미소 결정립보다 큰 다결정립이 생성되는 제3 과정과, 가열된 광 흡수층으로부터 그 게이트 절연막을 통해 상기 반도체 박막에 열이 전달되어 그 내부 영역이 용융된 후, 경계로부터 내측을 향하여 그 다결정립을 핵으로 하여 제2 래터럴 성장이 진행되어, 그 내부 영역에 한층 더 확대된 다결정립이 생성되는 제4 과정을 거쳐 형성된 것을 특징으로 하는 표시 장치.
  16. 제14항에 있어서,
    상기 화소는 유기 일렉트로루미네센스 소자를 포함하는 것을 특징으로 하는 표시 장치.
  17. 제14항에 있어서,
    상기 화소는, 그 박막 트랜지스터에 접속한 화소 전극과, 이것에 대면하는 대향 전극과, 양자 사이에 보유된 액정으로 이루어지는 것을 특징으로 하는 표시 장치.
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