KR20060085642A - 전압 감도 감소 방법, 트리밍 회로 및 메모리 소자 - Google Patents

전압 감도 감소 방법, 트리밍 회로 및 메모리 소자 Download PDF

Info

Publication number
KR20060085642A
KR20060085642A KR1020067006624A KR20067006624A KR20060085642A KR 20060085642 A KR20060085642 A KR 20060085642A KR 1020067006624 A KR1020067006624 A KR 1020067006624A KR 20067006624 A KR20067006624 A KR 20067006624A KR 20060085642 A KR20060085642 A KR 20060085642A
Authority
KR
South Korea
Prior art keywords
voltage
circuit
switches
memory
switch
Prior art date
Application number
KR1020067006624A
Other languages
English (en)
Inventor
정 필 김
정원 서
Original Assignee
인피니언 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 아게 filed Critical 인피니언 테크놀로지스 아게
Publication of KR20060085642A publication Critical patent/KR20060085642A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Abstract

본 발명은 전압 발생 회로의 트리밍 회로(trimming circuits)의 효과를 최소화 또는 제거하는 방법 및 회로에 관한 것이다. 일반적으로, 트리밍 회로의 스위치의 채널 저항 효과는, 종래 트리밍 회로에서와 같이 저항기와 병렬로 하는 대신 출력과 직렬로 스위치를 이용함으로써 감소된다. 스위치가 저항기와 병렬이 아니므로, 스위치가 턴 온되면, 채널 저항이 트리밍 회로에 의헤 제어되는 유효 저항에 추가된다.

Description

전압 감도 감소 방법, 트리밍 회로 및 메모리 소자{VOLTAGE TRIMMING CIRCUIT}
본 발명은 전반적으로 집적 회로(IC) 소자에 관한 것으로, 더 구체적으로는 이러한 소자로 내부적으로 발생되는 전압 레벨을 조절하는 데 이용되는 트리밍 회로(trimming circuits)에 관한 것이다.
집적 회로(IC) 소자는 변동하는 외부 전압 공급에 대한 감도를 감소시키기 위해 다양한 내부 발생 전압을 이용하여 동작하는 경우가 자주 있다. 이러한 소자에서 이용되는 내부 전압 발생 회로는 흔히 트리밍 회로를 포함하여 발생된 전압을 조절하고, 예를 들어, 제조 과정에 의해 도입된 변동을 보상한다. 트리밍 회로는 테스팅 과정 동안 목표 전압에 최대한 근접하여 내부적으로 발생되는 전압을 일으키도록 조절된다. 전형적으로, 트리밍 회로는 하나 이상의 스위치 세트를 통해 조절되는데, 이는 개방 또는 폐쇄되어 발생된 전압의 레벨을 증가 또는 감소시킬 수 있다.
예를 들어, 도 1은 전압 발생기 회로(144)의 출력 전압(VOUT)을 조절(즉, 트리밍)하는 데 이용되는 전송 스위치(1520 및 1521) 세트를 포함하는 종래 트리밍 회로(150)의 간단한 예를 도시하고 있다. 도시된 바와 같이, VOUT은 (기준 전압 발생기(142)에 의해 공급되는) 기준 전압(VREF)과 (저항기(R0,R1,RA 및 RB)로 구성되는) 전압 분배기 회로의 함수로서 발생될 수 있다. VOUT이 (예: 전력 버스를 통해) 칩 전체에 분배되는 다수의 구성 요소에 공급되기 때문에, VREF는, 전형적으로 기준 전압 발생기(142)보다 큰 구동 특성을 갖는 p-mos 구동기(147)로 비교기(145)를 통해 공급될 수 있다.
도시된 바와 같이, 전송 스위치(1520,1521) 세트는 저항(RA와 RB) 양단을 선택적으로 분로(shunting)하여 노드(NB와 No) 사이의 유효 저항(이하, RTRIM이라 함)을 변경함으로써 VOUT을 변경하는 데 이용될 수 있다. VOUT은 다음 식에 따라 VREF와 RTRIM의 함수로서 표현될 수 있다.
Figure 112006024042035-PCT00001
전송 스위치가 관련 채널 저항을 가지지 않는 것으로 가정하면, RTRIM은 0에서 RA+RB까지 변경될 수 있다. 전송 스위치(1520 및 1521)는 전형적으로 퓨즈 세트(160) 또는 레지스터의 비트로부터 유도되는 제어 신호(C[0] 및 C[1])에 의해 제어되는데, 이들 중 하나는 교정 동안 VOUT이 외부적으로 공급되는 목표 전압에 비교되는 테스트 절차 동안에 설정된다. 예를 들어, 최대한 목표 전압에 근접하게 일치하기 위해 퓨즈(160) 중 하나 이상이 커트(또는 블로우(blown))되어 VOUT의 값을 증가 또는 감소시킬 수 있다.
도시된 바와 같이, 기본 설정에서, 2개의 퓨즈를 그대로 두고(예: 블로우나 커트되지 않고), C[0]=0이고 C[1]=0, 전송 스위치(1521)가 폐쇄될 수 있으며, 전송 스위치(1520)가 개방될 수 있고, RTRIM으로부터 RB를 효율적으로 제거할 수 있다(기본 설정에 대한 전류 흐름(IBASE)의 경로가 점선으로 도시되어 있다). 따라서, VOUT에 대한 기본 설정은 위의 등식을 변형하여 다음과 같이 표현될 수 있다.
Figure 112006024042035-PCT00002
VOUT을 감소시키기 위해, 도 1의 테이블(110)에 도시된 바와 같이, 제 1 퓨즈가 커트될 수 있으며, RTRIM으로부터 RA를 효율적으로 제거할 뿐만 아니라 분자(numerator)를 더 작게 한다. 따라서, VOUT에 대해 감소된 설정은 다음과 같이 표현될 수 있다.
Figure 112006024042035-PCT00003
이와 달리, 제 2 퓨즈는 커트될 수 있으며(C[1]=1), 제 1 퓨즈는 그대로 두 고(C[0]=0), RTRIM에 RB를 더한다. 따라서, VOUT에 대한 증가된 설정은 다음과 같이 표현될 수 있다.
Figure 112006024042035-PCT00004
2개의 퓨즈를 커팅함으로써 RA와 RB의 값에 따라 VOUT을 증가시키거나 감소시킬 수 있다. 다시 말해, RA>RB이면, 2개의 퓨즈를 커팅함으로서 VOUT을 감소시킬 것이며, RA<RB이면, 2개의 퓨즈를 커팅함으로써 기본 설정에 관한 VOUT을 증가시킬 것이다.
전술한 바와 같이, 위에 나열된 식은 전송 스위치의 0 채널 저항을 가정한다. 그러나, 이는 유효 가정이 아닌데, 그 이유는 각 전송 스위치(RXFER)와 관련되는 일부 유한 채널 저항이 존재하기 때문이다. 따라서, 전송 스위치(1521)의 직렬 채널 저항의 효과를 포함하기 위해, VOUT의 기본 설정에 대한 식은 다음과 같이 변형되어야 한다.
Figure 112006024042035-PCT00005
불행히도, 채널 저항의 값은 프로세스 변동을 겪게 되고 온도에 따라 대체적으로 증가하고 동작 전압 변경에 따라 변하도록 관측되었다. 또한, 대부분의 전압 발생기에서, 다수의 퓨즈 및 스위치가 이용되어 원하는 조절 해상도를 달성하는데, 이는 채널 저항의 효과를 증가시킬 것이다. 일례로서, 트림 회로가 임의의 주어진 시각에 N개의 스위치를 직렬로 가지면, 채널 저항은 N배만큼 증가되어 다음과 같이 된다.
Figure 112006024042035-PCT00006
따라서, VOUT의 레벨은 온도 변경 및 동작 전압에 따라 실질적으로 변할 수 있고, 특히, 트리밍 회로가 상대적으로 많은 수의 스위치를 갖는 경우에 그러하다.
따라서, 바람직하게는 전송 스위치 채널 저항에 대한 감소된 감도를 갖는 전압 발생기와 이용하기 위한 향상된 트리밍 회로에 대한 필요성이 존재한다.
본 발명은 전반적으로 한 소자에 내부적으로 발생되는 전압의 감도를, 이 전압의 레벨을 조절하는 데 이용되는 스위치의 채널 저항으로 감소시키는 방법, 회로 및 소자를 제공한다.
일실시예는, 한 회로 소자에 내부적으로 발생되는 전압의 감도를, 이 전압의 레벨을 조절하는 데 이용되는 스위치의 채널 저항으로 감소시키는 방법을 제공한다. 일반적으로 이 방법은, 복수의 직렬 접속 저항기를 갖는 전압 분배 회로를 제공하는 단계와, 전압 분배 회로에 기준 전압을 공급하여, 직렬 접속 저항기 사이에 구성되는 전압 분배기 회로의 노드에 상이한 전압 레벨을 유도하는 단계와, 복수의 스위치를 제공하여, 전압이 공급되는 출력 노드를 상기 전압 분배 회로의 단일 노드에 선택적으로 접속시키는 단계를 포함한다.
다른 실시예는, 집적 회로 소자로 내부적으로 발생되는 전압을 조절하는 데 사용되는 트리밍 회로를 제공한다. 일반적으로, 이 트리밍 회로는 전압이 공급되는 출력 노드를, 전압 분배 회로의 복수의 노드 중 하나에 선택적으로 접속시키는 복수의 스위치를 포함하는데, 각 노드는 상이한 전압 레벨에 존재한다.
다른 실시예는, 일반적으로 주변 회로와, 복수의 메모리 셀과, 기준 전압에 따라 각각 상이한 전압 레벨인 복수의 노드를 갖는 전압 분배기 회로와, 복수의 스위치를 포함하는 전압 발생 회로를 포함하는 메모리 소자를 제공한다. 일반적으로 복수의 스위치는 전압 발생 회로의 출력 노드를 전압 분배기 회로 노드 중 하나에 선택적으로 접속시키도록 구성된다.
본 발명의 앞서 언급된 특징, 장점 및 목적이 달성되고 상세히 이해될 수 있는 방식으로, 간략히 전술한 본 발명의 보다 구체적인 설명이 첨부된 도면에 도시된 그 실시예를 참조하여 얻어질 것이다.
그러나, 첨부된 도면은 본 발명의 단지 전형적인 실시예를 도시하고 있으므로 그 범위를 제한하는 것으로 고려되어서는 안되며, 본 발명은 다른 균등한 실시예를 허용할 수 있다.
도 1은 종래 기술에 따른 트리밍 회로를 이용하는 예시적 전압 발생을 도시하고 있다.
도 2는 본 발명의 실시예에 따른 트리밍 회로를 갖는 예시적 메모리 소자를 도시하고 있다.
도 3은 본 발명의 일실시예에 따른 트리밍 회로를 이용하는 예시적 전압 발생 회로를 도시하고 있다.
도 4는 본 발명의 다른 실시예에 따른 트리밍 회로를 이용하는 예시적 전압 발생 회로를 도시하고 있다.
전반적으로, 본 발명은 전압 발생기 회로의 트리밍 회로의 효과를 최소화하거나 제거하는 향상된 트리밍 회로를 제공한다. 일반적으로, 스위치의 채널 저항 효과는 종래 트리밍 회로에서와 같이 저항과 병렬로 이용하는 것이 아니라 출력과 직렬로 스위치를 이용함으로써 감소된다. 스위치는 저항과 병렬이 아니므로, 스위치가 턴 온되면, 채널 저항은 트리밍 회로에 의해 제어되는 유효 저항에 추가되지 않는다.
본 명세서에서 설명하는 트리밍 회로는 내부적으로 발생되는 전압을 이용하는 임의의 수의 소자에 유리하게 이용될 수 있다. 그러나, 이해를 돕기 위해, DRAM(dynamic random access memory)와 같은 메모리 소자를 참조하여 후술할 것이지만, 트리밍 회로가 이용될 수 있는 소자의 예를 제한하지는 않는다. 또한, 트리밍 회로의 설정을 나타내기 위해 퓨즈 커트(또는 그대로 유지)를 참조할 것이지만, 당업자는 비휘발성 메모리 레지스터 비트와 같은 임의의 다른 종류의 적합한 비휘발성 저장 소자에도 설정이 저장될 수 있다는 것을 인식할 것이다.
예시적 메모리 소자
도 2는 시스템(200)을 도시하고 있는데, 여기서 본 발명의 일실시예에 따른 트리밍 회로(250)가 예시적 메모리 소자(220)의 전압 발생 회로(244)의 출력 전압(VOUT)을 조절하는 데 이용될 수 있다. 도시된 바와 같이, VOUT은 기준 전압 발생기(142)에 의해 발생되는 기준 전압(VREF)의 함수로서 발생될 수 있고, 메모리 셀 어레이(222)에 액세스(예: 판독, 기록 또는 리프레시)하는 데 이용되는 하나 이상의 주변 회로(224)에 공급될 수 있다. DRAM(dynamic random access memory) 소자와 같은 전형적 메모리 소자(220)는 광범위한 전압을 발생시키도록 구성되는 많은 이러한 전압 발생 회로(224)를 포함할 수 있는데, 이는 접지 기준에 대해 양인 전압(예: 부스팅된 워드라인 전압 또는 VPP)과 접지 기준에 대해 음인 전압(예: 백-바이어스 전압, VBB, 또는 음의 워드 라인 전압, VNWL)을 포함할 수 있으며, 이들 중 임의의 것이 개별 트리밍 회로(250)에 의해 조절될 수 있다. 이와 달리, 다수의 상이한 전압을 발생시키는 데 이용되는 단일 기준 전압이 본 명세서에서 설명되는 바와 같이 조절될 수 있다.
어떤 경우에도, 발생된 전압(VOUT)은 전형적으로 테스트 소자(210)에 의해 메모리 소자(220)의 입력부(예: 패드)(234)상에 제공되는 외부 기준 전압(VREF _ EXT)에 비교된다. 도시된 바와 같이, VOUT 및 VREF _ EXT는 (하나 이상의 출력부(233)를 통해) 비교 결과를 표시하는 테스트 소자(210)에 피드백을 제공하는 전압 비교기(246)로 입력될 수 있다. 이 피드백은, VOUT이 증가되어야 하는지(VOUT<VREF _ EXT), 감소되어야 하는지(VOUT>VREF _ EXT) 또는 VREF _ EXT의 수용 가능한 허용 범위 내에 존재하는지
Figure 112006024042035-PCT00007
에 대한 임의의 적합한 종류의 표시를 포함한다. 이 피드백에 응답하여, 테스트 소자(210)는 예를 들어 하나 이상의 어드레스 또는 제어 라인(232)에 의해 제어되는 트림 인터페이스(248)를 통해 트리밍 회로를 조절할 수 있다. 이 과정은, 피드백 라인(233)에 의해 표시된 바와 같이, VOUT이 특정 허용 범위 내에서 VREF _ EXT에 일치할 때까지 반복된다. 트리밍 회로(250)의 현재 설정은 적합한 퓨즈(160)를 커팅/버닝(burning)하거나 비휘발성 메모리 레지스터에 설정을 저장함으로써 저장될 수 있는데, 이들 중 어느 것도 파워 업 시퀀스 동안에 판독되어 VOUT을 조절할 수 있다.
예시적 트리밍 회로
도 3은 트리밍 회로(250)의 하나의 예시적 회로 구성을 도시하고 있다. 도시된 바와 같이, 트리밍 회로(250)는, (저항기(R0-R1 및 RC-RE)에 의해 구성되는) 전압 분배기 회로의 단일 노드를 출력 노드(NOUT)에 선택적으로 접속시켜서 VOUT을 조절하는 데 이용될 수 있는 스위치 세트(154)(도시된 바와 같이, 1540-1543)를 포함할 수 있다. 다시 말해, 각 스위치(154)는 전압 분배기 회로의 노드 및 출력 노 드(NOUT)와 직렬로 배치된다. 도시된 장치에서, p-mos 구동기(147)를 통한 전류(ITRIM)의 경로는 스위치(154)의 상태와 상관없이 저항기 모두를 통해 흐른다. 따라서, 종래 기술과는 달리, 스위치(154)의 채널 저항은 VOUT에 거의 영향을 주지 않는데, 이는 전류(ITRIM)가 어느 스위치(154)도 통하지 않기 때문이다. 저항성 전압 분배기 회로를 도시하였으나, 임의의 다른 종류의 전압 분배 회로가 본 발명에 따라 사용될 수도 있다.
트리밍 회로(250)의 동작은 다양한 VOUT 설정에 대응하는 퓨즈(160)의 상태를 도시하는 테이블(310)을 참조하여 가장 잘 설명될 수 있다. VOUT에 대한 4개의 상이한 설정을 가능하게 하는 단지 2개의 퓨즈만이 도시되었으나, 퓨즈의 실제 개수와 VOUT에 대한 설정은 상이한 소자, 예를 들어, VOUT이 어떻게 VREF _ EXT와 일치하는지에 따라 변할 것이다. 또한, 도시된 구성에서는, 출력 노드(NOUT)를 접속시키기 위해, 임의의 주어진 시각에서 스위치(154) 중 하나만이 폐쇄된다.
각 스위치(154)에 대한 개별 제어 신호를 발생시키기 위해, 퓨즈 신호(C[0:1])가 디코딩된 제어 신호(DC[0:3]) 세트 중 하나를 단정하는(assert) 디코더(352)에 입력되어 대응 스위치(154)를 폐쇄한다. 물론, 다른 실시예에서는, 개별 퓨즈가 각 스위치에 대해 제공될 수 있다. 그러나, 도시된 실시예의 장점은, 주어진 개수의 퓨즈와 동작하도록 구성되는 기존 테스트 소자(110)가 본 명세서에서 설명되는 트리밍 회로와 사용되어, 고가의 테스트 장비의 수명을 연장시킬 수 있다는 점이다. 이는 도 1의 테이블(110)을 도 3의 테이블(310)과 비교하여 도시되는데, 이는 VOUT의 대응 설정에 대한 논리적으로 유사한 퓨즈를 제시한다.
예를 들어, 퓨즈 커트가 없는(C[O]=C[1]=0) 기본 설정에서, 제어 신호(DC[0])가 단정될 것이며, 스위치(1540)를 폐쇄하고 출력 노드(NOUT)를 노드(NE)에 접속시킨다. 따라서, VOUT의 기본 설정은 다음과 같이 표현될 수 있다.
Figure 112006024042035-PCT00008
전류(ITRIM)가 스위치를 통해 흐르지 않으므로, VOUT의 전압 레벨은 스위치의 채널 저항에 의존하지 않는다.
기본 레벨로부터 VOUT의 레벨을 감소시키기 위해, 제 1 퓨즈는 그래도 두고 제 2 퓨즈를 커트하고(C[0]=0, C[1]=1), 제어 신호(DC[1])를 단정하고, 스위치(1541)를 폐쇄하며, 출력 노드(NOUT)를 노드(N)에 접속시킨다. 따라서, VOUT의 기본 설정은 다음과 같이 표현될 수 있다.
Figure 112006024042035-PCT00009
유사한 방식으로, VOUT은 제 1 퓨즈를 커트하고, 제 2 퓨즈가 그대로이면(C[1]=0, DC[2]를 단정함) 출력 노드(NOUT)를 노드(ND)에 접속시켜서 증가될 수 있으며, 또는 제 1 퓨즈 및 제 2 퓨즈를 커팅함으로써(C[0]=C[1]=1, DC[3]을 단정함) 더 증가될 수 있다. 설정과 무관하게, VOUT의 전압 레벨은 스위치의 채널 저항에 민감하지 않다.
도 4에 도시된 바와 같이, 어떤 실시예에 대해, 트리밍 회로(450)는 전압 분배기의 노드와 직렬인 스위치(154)의 장치와 결합하는 전압 분배기 회로의 저항기(RA-RB)와 병렬인 종래 스위치 장치(152)를 포함할 수 있다. 도시된 바와 같이, 2개의 퓨즈(160)에 대응하는 신호(C[O:1])는 스위치(152)를 제어할 수 있으며, 2개의 다른 퓨즈에 대응하는 신호(C[2:3])는 스위치(154)를 제어하는 4개의 신호(DC[0:3])를 발생시키는 데 사용될 수 있다.
전술한 바와 같이, 스위치(152 및 154)는 동일한 종류일 수 있으나, 상이한 장치로 인해, VOUT의 레벨은 스위치(154)의 채널 저항에는 민감하지 않지만 스위치(152)의 채널 저항에는 민감할 것이다. 그러나, 2개의 상이한 장치는 많은 트리밍 단계가 존재하는 경우에 요구되는 스위치의 수를 제한하면서(즉, 소자 실제 면적을 절약하면서) 채널 저항의 효과를 감소시키도록 효율적으로 결합될 수 있다. 예를 들어, 전술한 바와 같이, 장치 각각은 VOUT의 4개의 상이한 레벨을 발생시킬 수 있다. 다시 말해, 스위치(154)의 임의의 주어진 설정에 대해, 스위치(152)는 VOUT의 4개의 상이한 레벨을 발생시키도록 변할 수 있다. 따라서, 총 6개의 스위치를 이용하여 총 16개의 VOUT의 상이한 레벨이 발생될 수 있으며, 임의의 주어진 시각에서 직렬로 단지 2개의 스위치의 채널 저항을 갖는다.
이와 대조적으로, VOUT의 16개의 상이한 레벨을 달성하기 위해, (유효 채널 저항을 갖지 않는) 스위치(154)의 장치는 16개의 스위치를 요구할 것이다. VOUT의 16개의 상이한 레벨이 4개의 스위치(152)의 장치를 이용하여 달성될 수 있으며, 4개에 이르는 스위치의 채널 저항은 직렬일 수 있고(즉, 모든 스위치가 폐쇄되는 최소 전압 설정에서), 이는 동작 온도 및 전압의 특정 범위에 대해 수용 가능하지 않은 변동을 초래할 수 있다. 따라서, 도 4에 도시된 바와 같이, 장치들의 조합은 체널 저항에 대한 감소된 감도와 실제 면적의 보존 사이의 적절한 절충점을 제공할 수 있다.
결론
본 발명은, 자신에 의해 조절되는 전압 레벨에 대한 스위치 채널 저항의 효과를 감소시키는 트리밍 회로를 제공한다. 채널 저항의 효과는 스위치를 저항기와 병렬로 배치하는 대신에 전압 분배기의 노드와 직렬로 배치함으로써 감소될 수 있다. 전술한 바와 같이, 채널 저항의 효과를 감소시킴으로써, 한 장치가 동작 온도 및 전압의 보다 넓은 범위에 대해 주어진 허용 범위 내의 목표 전압과 일치하는 기준 전압을 내부적으로 발생시킬 수 있다.
본 발명의 실시예를 참조하여 설명하였지만, 그 기본 사상을 벗어나지 않고 본 발명의 다른 실시예를 고안할 수 있으며, 본 발명의 범위는 다음 청구 범위에 의해 결정된다.

Claims (20)

  1. 집적 회로 소자에 내부적으로 발생되는 전압의 감도를, 상기 전압의 레벨을 조절하는 데 이용되는 스위치(154)의 채널 저항에 대해 감소시키는 방법으로서,
    복수의 직렬 접속 저항기(R)를 갖는 전압 분배 회로를 제공하는 단계와,
    상기 전압 분배 회로에 기준 전압(VREF)을 공급하여, 상기 직렬 접속 저항기(R) 사이에 구성되는 상기 전압 분배기 회로의 노드(N)에 상이한 전압 레벨을 유도하는 단계와,
    복수의 스위치(154)를 제공하여, 상기 전압이 공급되는 출력 노드(NOUT)를 상기 전압 분배 회로의 단일 노드(N)에 선택적으로 접속시키는 단계를 포함하는
    전압 감도 감소 방법.
  2. 제 1 항에 있어서,
    제어 신호(DC)를 공급하여 임의의 주어진 시각에서 스위치(154) 중 하나를 폐쇄하는 단계를 더 포함하는
    전압 감도 감소 방법.
  3. 제 2 항에 있어서,
    상기 제어 신호(DC) 각각은 상기 스위치(154) 중 상이한 하나에 대응하고, 상기 제어 신호(DC) 중 단 하나만이 임의의 시각에서 단정되어 단일 스위치(154)를 폐쇄하는
    전압 감도 감소 방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    하나 이상의 비휘발성 저장 소자(160)로부터 상기 제어 신호(DC)를 발생시키는 단계를 더 포함하는
    전압 감도 감소 방법.
  5. 제 4 항에 있어서,
    상기 비휘발성 저장 소자(160)는 상기 제어 신호(DC)로다 수가 적은
    전압 감도 감소 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 전압 분배 회로의 상기 저항기(R) 중 하나 이상을 하나 이상의 스위치(154)에 병렬로 제공하는 단계를 더 포함하되,
    상기 스위치 각각은 상기 하나 이상의 저항기(R)를 선택적으로 바이패싱하는
    전압 감도 감소 방법.
  7. 집적 회로 소자로 내부적으로 발생되는 전압을 조정하는 데 사용되는 트리밍 회로(a trimming circuit, 250)로서,
    상기 전압이 공급되는 출력 노드(NOUT)를, 전압 분배 회로의 복수의 노드(N) 중 하나에 선택적으로 접속시키는 복수의 스위치(154)를 포함하되,
    각 노드(N)는 상이한 전압 레벨에 존재하는
    트리밍 회로.
  8. 제 7 항에 있어서,
    단일 스위치(154)는 상기 출력 노드(NOUT)와 상기 전압 분배 회로의 각 노드(N) 사이에 접속되는
    트리밍 회로.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 복수의 스위치(154)는, 하나 이상의 비휘발성 저장 소자(160)의 상태에 대한 함수로서 발생되는 제어 신호(DC)에 따라 개방 및 폐쇄되는
    트리밍 회로.
  10. 제 9 항에 있어서,
    상기 하나 이상의 비휘발성 저장 소자(160)의 상태에 대한 함수로서 상기 제어 신호(DC) 중 하나를 단정하도록 구성되는 디코더(352)를 더 포함하는
    트리밍 회로.
  11. 제 9 항에 있어서,
    상기 스위치(154)의 수는 상기 비휘발성 저장 소자(160)의 수보다 큰
    트리밍 회로.
  12. 제 7 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 전압 분배기 회로는 다수의 직렬 접속 저항기(R)를 포함하고,
    상기 트리밍 회로(250)는, 상기 직렬 접속 저항기(R) 중 하나에 병렬로 접속되여 선택적으로 바이패싱하는(bypass) 적어도 하나의 추가 스위치(152)를 더 포함하는
    트리밍 회로.
  13. 메모리 소자(220)로서,
    주변 회로(232)와,
    복수의 메모리 셀 어레이(222)와,
    기준 전압에 따라 각각 상이한 전압 레벨인 복수의 노드(N)를 갖는 전압 분배기 회로를 포함하는 전압 발생 회로(244)와,
    상기 전압 발생 회로(244)의 출력 노드(NOUT)를 상기 전압 분배기 회로 노드(N) 중 하나와 선택적으로 접속시키는 복수의 스위치(154)를 포함하는
    메모리 소자.
  14. 제 13 항에 있어서,
    복수의 비휘발성 메모리 소자(160)를 더 포함하되,
    상기 스위치(154)는 상기 비휘발성 저장 소자(160)의 상태에 기초하여 발생 되는 제어 신호(DC)에 의해 제어되는
    메모리 소자.
  15. 제 14 항에 있어서,
    상기 제어 신호(DC)를 발생시키는 디코더(352)를 더 포함하되,
    상기 제어 신호(DC)의 수는 상기 비휘발성 저장 소자(160)의 수보다 큰
    메모리 소자.
  16. 제 13 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 전압 발생 회로(244)는 접지 기준에 대해 음의 전압을 발생시키도록 구성되는
    메모리 소자.
  17. 제 16 항에 있어서,
    상기 메모리 소자(220)는 DRAM(dynamic random access memory) 소자이고,
    상기 음의 전압은 상기 메모리 셀 어레이(222)의 트랜지스터의 기판에 공급되는
    메모리 소자.
  18. 제 13 항 내지 제 17 항 중 어느 한 항에 있어서,
    메모리 소자(220)는 DRAM 소자이고,
    상기 전압 발생 회로(244)는 상기 주변 회로(232)를 통해 상기 메모리 셀 어레이(222)의 워드라인(wordlines)에 공급될 전압을 발생시키도록 구성되는
    메모리 소자.
  19. 제 13 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 전압 분배 회로(244)는 직렬 접속 저항기(R)를 포함하고,
    상기 메모리 소자(220)는 상기 직렬 접속 저항기(R) 중 하나 이상을 선택적으로 바이패싱하는 적어도 하나의 추가 스위치(152)를 더 포함하는
    메모리 소자.
  20. 제 19 항에 있어서,
    복수의 비휘발성 저장 소자(160)를 더 포함하되,
    상기 비휘발성 저장 소자(160) 중 제 1 소자 또는 복수의 소자에 기초하여 발생되는 제 1 신호 또는 복수의 신호(DC)는 상기 복수의 스위치(154)를 제어하고,
    상기 비휘발성 저장 소자(160) 중 제 2 소자 또는 복수의 소자에 기초하여 발생되는 제 2 신호 또는 복수의 신호(C)는 상기 적어도 하나의 추가 스위치(152)를 제어하는
    메모리 소자.
KR1020067006624A 2003-10-08 2004-10-06 전압 감도 감소 방법, 트리밍 회로 및 메모리 소자 KR20060085642A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/681,647 US7038523B2 (en) 2003-10-08 2003-10-08 Voltage trimming circuit
US10/681,647 2003-10-08

Publications (1)

Publication Number Publication Date
KR20060085642A true KR20060085642A (ko) 2006-07-27

Family

ID=34422328

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067006624A KR20060085642A (ko) 2003-10-08 2004-10-06 전압 감도 감소 방법, 트리밍 회로 및 메모리 소자

Country Status (5)

Country Link
US (1) US7038523B2 (ko)
KR (1) KR20060085642A (ko)
CN (1) CN1890616A (ko)
DE (1) DE112004001838T5 (ko)
WO (1) WO2005040951A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101455939B1 (ko) * 2012-07-27 2014-11-03 가부시키가이샤 리코 트리밍 회로, 트리밍 방법, 및 전원 장치

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4825436B2 (ja) * 2005-03-29 2011-11-30 ルネサスエレクトロニクス株式会社 半導体記憶装置及び半導体装置
US7276955B2 (en) 2005-04-14 2007-10-02 Micron Technology, Inc. Circuit and method for stable fuse detection
US7277350B2 (en) * 2005-06-01 2007-10-02 Infineon Technologies Ag Implementation of a fusing scheme to allow internal voltage trimming
KR100712596B1 (ko) * 2005-07-25 2007-04-30 삼성전자주식회사 플래시 메모리 장치의 리페어 및 트리밍 방법 및 장치
KR100650768B1 (ko) 2005-11-10 2006-11-27 주식회사 하이닉스반도체 셀 트랜지스터의 문턱전압 트리밍 회로 및 그 방법
KR100825029B1 (ko) * 2006-05-31 2008-04-24 주식회사 하이닉스반도체 밴드갭 기준전압 발생장치 및 이를 구비하는 반도체 소자
KR100839489B1 (ko) * 2006-11-22 2008-06-19 삼성전자주식회사 고전압 트림 테스트 방법 및 이를 이용하는 플래쉬 메모리장치
JP4228013B2 (ja) * 2006-12-26 2009-02-25 エルピーダメモリ株式会社 電源電圧リセット回路、およびリセット信号生成方法
JP5168927B2 (ja) * 2007-02-14 2013-03-27 株式会社リコー 半導体装置およびそのトリミング方法
KR100902084B1 (ko) * 2007-06-15 2009-06-10 (주)태진기술 전압 레귤레이터 및 그 제조 방법
US8212544B2 (en) * 2007-08-13 2012-07-03 SK hynix, Inc. Semiconductor integrated circuit having level regulation for reference voltage
US8618786B1 (en) * 2009-08-31 2013-12-31 Altera Corporation Self-biased voltage regulation circuitry for memory
JP5437871B2 (ja) * 2010-03-18 2014-03-12 セイコーインスツル株式会社 分圧回路及び半導体装置
CN104932598B (zh) * 2015-05-20 2016-11-23 深圳创维－Rgb电子有限公司 一种芯片的电压微调控制电路
US9515635B1 (en) 2015-07-23 2016-12-06 Freescale Semiconductor, Inc. Programmable resistive elements as variable tuning elements

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4384277A (en) * 1981-05-08 1983-05-17 Motorola, Inc. Digital to analog converter
JP2647970B2 (ja) 1989-07-31 1997-08-27 日本電気株式会社 基準電圧回路
US5321658A (en) * 1990-05-31 1994-06-14 Oki Electric Industry Co., Ltd. Semiconductor memory device being coupled by auxiliary power lines to a main power line
JP3156447B2 (ja) * 1993-06-17 2001-04-16 富士通株式会社 半導体集積回路
US5497119A (en) * 1994-06-01 1996-03-05 Intel Corporation High precision voltage regulation circuit for programming multilevel flash memory
KR0142368B1 (ko) 1994-09-09 1998-07-15 김광호 불휘발성 반도체 메모리장치의 자동프로그램 회로
US5838076A (en) 1996-11-21 1998-11-17 Pacesetter, Inc. Digitally controlled trim circuit
US6496027B1 (en) 1997-08-21 2002-12-17 Micron Technology, Inc. System for testing integrated circuit devices
US5970009A (en) * 1997-12-30 1999-10-19 Siemens Aktiengesellschaft Reduced stand by power consumption in a DRAM
KR100321167B1 (ko) 1998-06-30 2002-05-13 박종섭 앤티퓨즈로미세조정되는기준전압발생기
DE19955775C2 (de) * 1999-11-19 2002-04-18 Infineon Technologies Ag Anordnung zur Spannungsversorgung einer elektronischen Schaltung
JP3652950B2 (ja) 2000-02-02 2005-05-25 富士通株式会社 電圧変換回路及び電圧変換回路の制御回路
JP4767386B2 (ja) 2000-02-28 2011-09-07 富士通セミコンダクター株式会社 内部電圧発生回路
US6316991B1 (en) * 2000-03-29 2001-11-13 Cirrus Logic, Inc. Out-of-calibration circuits and methods and systems using the same
JP4963144B2 (ja) 2000-06-22 2012-06-27 ルネサスエレクトロニクス株式会社 半導体集積回路
JP2002083928A (ja) 2000-09-06 2002-03-22 Fuji Electric Co Ltd 半導体装置およびそのトリミング方法
US6835884B2 (en) * 2000-09-20 2004-12-28 Yamaha Corporation System, method, and storage media storing a computer program for assisting in composing music with musical template data
TW505253U (en) 2001-04-18 2002-10-01 Topro Technology Inc Partial voltage adjusting circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101455939B1 (ko) * 2012-07-27 2014-11-03 가부시키가이샤 리코 트리밍 회로, 트리밍 방법, 및 전원 장치
US9148133B2 (en) 2012-07-27 2015-09-29 Ricoh Electronic Devices Co., Ltd. Trimming circuit, power supply including trimming circuit, and trimming method

Also Published As

Publication number Publication date
DE112004001838T5 (de) 2006-07-20
WO2005040951A1 (en) 2005-05-06
US7038523B2 (en) 2006-05-02
CN1890616A (zh) 2007-01-03
US20050077923A1 (en) 2005-04-14

Similar Documents

Publication Publication Date Title
KR20060085642A (ko) 전압 감도 감소 방법, 트리밍 회로 및 메모리 소자
KR100193307B1 (ko) 선택기 회로
US20080304347A1 (en) One time programmable element system in an integrated circuit
US7277350B2 (en) Implementation of a fusing scheme to allow internal voltage trimming
US6078540A (en) Selective power distribution circuit for an integrated circuit
EP0576774B1 (en) Voltage regulator for memory devices
TW202121428A (zh) 電壓產生電路以及使用該電壓產生電路之半導體裝置
US7148732B2 (en) Semiconductor integrated circuit
KR20010062424A (ko) 반도체칩, 특히 반도체 메모리에서 기준 전압을트리밍하기 위한 장치
US6333864B1 (en) Power supply adjusting circuit and a semiconductor device using the same
US8018197B2 (en) Voltage reference device and methods thereof
KR19990007415A (ko) 복수의 기준전압을 발생하는 기준전압 발생회로
US7248102B2 (en) Internal reference voltage generation for integrated circuit testing
US6806691B2 (en) Regulator circuit for independent adjustment of pumps in multiple modes of operation
US6108804A (en) Method and apparatus for testing adjustment of a circuit parameter
KR100780938B1 (ko) 오토 트리밍 바이어스 전압 발생기
US6351180B1 (en) Clamp circuit with fuse options
KR100660875B1 (ko) 트리밍전압 발생회로를 구비하는 반도체 메모리 장치 및반도체 메모리 장치에서의 트리밍전압 발생방법
US9620177B2 (en) Internal power supply circuit, semiconductor device, and semiconductor device manufacturing method
US5949725A (en) Method and apparatus for reprogramming a supervoltage circuit
KR100570076B1 (ko) 전압 조절 회로 및 그 조절 방법
US7706193B2 (en) Voltage regulator for the programming circuit of a memory cell
US7684277B2 (en) Non-volatile memory device with controlled application of supply voltage
KR20010039216A (ko) 내부 전원 전압 발생 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application