KR20060084770A - 적층형 칩 커패시터 - Google Patents

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KR20060084770A
KR20060084770A KR1020050016874A KR20050016874A KR20060084770A KR 20060084770 A KR20060084770 A KR 20060084770A KR 1020050016874 A KR1020050016874 A KR 1020050016874A KR 20050016874 A KR20050016874 A KR 20050016874A KR 20060084770 A KR20060084770 A KR 20060084770A
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Abstract

외부 전극을 통해 흐르는 전류로 인한 ESL을 저감시킬 수 있고 기계적 강도를 확보할 수 있는 적층형 칩 커패시터를 제공한다. 본 발명에 따른 적층형 칩 커패시터는, 상부 더미층 및 하부 더미층과; 상기 상부 및 하부 더미층 사이에 개재된 복수의 내부 전극과; 상기 내부 전극에 연결된 외부 전극을 포함하되, 상기 하부 더미층의 두께는 상기 상부 더미층의 두께보다 더 작다.
적층형 칩 커패시터, 등가직렬 인덕턴스

Description

적층형 칩 커패시터{Multi-layer Chip Capacitor}
도 1a는 종래의 적층형 칩 커패시터의 내부 전극 구조를 나타내는 분해 사시도이다.
도 1b는 도 1a의 적층형 칩 커패시터의 외형을 나타내는 시시도이다.
도 1c는 도 1b의 적층형 칩 커패시터를 XX'라인을 따라 자른 단면도이다.
도 1d는 도 1b의 적층형 칩 커패시터를 AA'라인을 따라 자른 단면도이다.
도 1e는 도 1d의 적층형 칩 커패시터의 등가직렬인덕턴스 모델을 나타내는 등가회로도이다.
도 2는 종래의 적층형 칩 커패시터의 다른 예를 나타내는 단면도이다.
도 3는 본 발명의 일 실시형태에 따른 적층형 칩 커패시터를 나타내는 개략 사시도이다.
도 4은 도 3의 YY' 라인을 따라 자른 단면도이다.
도 5는 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터를 나타내는 개략 사시도이다.
도 6은 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터를 나타내는 투시도이다.
도 7은 도 6의 ZZ' 라인을 따라 자른 단면도이다.
도 8은 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터를 나타내는 단면도이다.
도 9는 도 3의 적층형 칩 커패시터의 변형례를 나타내는 개략 사시도이다.
도 10은 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터를 나타내는 단면도이다.
도 11은 본 발명의 또 다른 실시 형태에 따른 적층형 칩 커패시터를 나타내는 단면도이다.
도 12는 본 발명의 제1 실시형태에 따른 적층형 칩 커패시터의 내부 전극 형상을 나타내는 평면도이다.
도 13은 본 발명의 제2 실시형태에 따른 적층형 칩 커패시터의 내부 전극 형상을 나타내는 평면도이다.
도 14는 본 발명의 제3 실시형태에 따른 적층형 칩 커패시터의 내부 전극 형상을 나타내는 평면도이다.
도 15는 본 발명의 제4 실시형태에 따른 적층형 칩 커패시터의 내부 전극 형상을 나타내는 평면도이다.
도 16은 본 발명의 제5 실시형태에 따른 적층형 칩 커패시터의 내부 전극 형상을 나타내는 평면도이다.
도 17은 본 발명의 제6 실시형태에 따른 적층형 칩 커패시터의 내부 전극 형상을 나타내는 평면도이다.
도 18 내지 도 21은 본 발명의 여러 실시형태에 의한 적층형 칩 커패시터의 외부 전극 및 내부 전극의 배치 형태를 나타내는 평면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100, 100', 200, 300, 400: 적층형 칩 커패시터
112, 312: 제1 내부 전극 113, 313: 제2 내부 전극
114, 314, 414: 내부 전극 118, 118', 318, 319: 외부 전극
120, 320: 커패시터 본체 130: 마킹
150, 550, 650, 660: 활성층 151, 351, 451, 551, 651: 하부 더미층
152, 352, 452, 552, 652: 상부 더미층
453: 상부 보강층 454: 상부 더미 유전체층
본 발명은 적층형 칩 커패시터에 관한 것으로, 특히 고주파 회로에서 낮은 등가직렬 인덕턴스(ESL)을 나타내는 적층형 칩 커패시터에 관한 것이다.
일반적으로 적층형 칩 커패시터는 크기가 소형이면서도 높은 정전 용량을 구현할 수 있고 기판상에 용이하게 실장될 수 있어, 다양한 전자장치에 널리 사용되고 있다. 특히, 적층형 칩 커패시터는 고주파 회로의 용량성 부품으로 사용되고 있 으며, 특히 LSI의 전원 회로 내에 배치되는 디커플링 커패시터로 사용되고 있다. 적층형 칩 커패시터가 고주파 회로에 사용되기 위해서는, 보다 낮은 ESL 값을 가져야한다. 이러한 요구는 전자장치의 고주파, 고전류화의 경향에 따라 더욱 증가되고 있다.
적층형 칩 커패시터의 ESL을 저감시키기 위해, 미국특허 제5,880,925호는, 서로 다른 극성을 갖는 제1 내부 전극과 제2 내부 전극의 리드 구조를 서로 인접하여 깍지낀 형태의 배열(interdigitated arrangement)로 배치시키는 방안을 제안하고 있다. 이러한 예가 도 1a 내지 도 1c에 도시되어 있다.
도 1a는 종래의 적층형 칩 커패시터의 내부 전극의 형상을 나타내는 분해 사시도이고, 도 1b는 도 1a의 내부 전극을 사용하여 제조된 종래의 적층형 칩 커패시터의 개략 사시도이고, 도 1c는 도 1b의 XX' 라인을 따라 자른 단면도이다. 도 1a를 참조하면, 세라믹 재질로 된 복수의 유전체층(11a, 11b) 상에는 내부 전극(14)이 형성되어 있다. 내부 전극(14)은 서로 다른 극성을 갖는 제1 내부 전극(12)과 제2 내부 전극(13)으로 구분된다. 제1 내부 전극(12)의 리드부(16)와 제2 내부 전극(13)의 리드부(17)는 외부 전극(도 1b의 도면부호 18 참조)에 연결된다. 제1 내부 전극(12)의 리드부(16)는 제2 내부 전극(13)의 리드부(17)와 인접하여 깍지낀 배열로 배치되어 있다. 인접한 리드부에 공급되는 전압의 극성이 다르기 때문에, 외부 전극으로부터 흐르는 고주파 전류에 의해 발생된 자속이 인접한 리드 사이에서 상쇄된다. 따라서, ESL이 감소된다. 그러나, 이정도의 ESL 감소량으로는, 고주파 회로의 디커플링 커패시터에서 요구되는 수준을 만족시키지 못하고 있다.
한편, 도 1b 및 도 1c에 도시된 바와 같이, 종래의 적층형 칩 커패시터(10)에서는, 커패시터 본체(20)의 단면이 중심선(L)에 대해 상하 대칭이 되도록, 내부 전극들(14)은 커패시터 본체(20)의 중앙에 위치한다. 즉, 커패시터 본체(20)는 동일한 두께(a)를 갖는 하부 더미층(51)과 상부 더미층(52), 및 그 사이에 있는 복수의 내부 전극(14)을 구비하는 활성층(50)을 포함한다. 내부 전극들(14) 사이에는 도 1a에 도시된 바와 같은 유전체층(11a, 11b)이 개재되어 있다. 이들 더미층(51, 52)은 커패시턴스에 실질적으로 기여하는 내부 전극들을 갖지 않는 영역에 해당한다. 반면에, 활성층(50)은 커패시턴스에 실질적으로 기여하는 내부 전극들을 구비하는 영역에 해당한다. 상기 하부 및 상부 더미층(51, 52)은 내부 전극(14)을 보호하는 동시에 적층형 칩 커패시터의 전체 두께를 일정 수준으로 확보하는 역할을 한다. 상기 하부 및 상부 더미층(51. 52)은 유전체층(11a, 11b)과 동일한 재료로 형성된다.
이와 같이 내부 전극(14)이 커패시터 본체(20)의 중앙부에 위치하면, 기판에 탑재되는 커패시터의 바닥면(기판에 부착되는 면)으로부터 최하단의 내부 전극(14)까지의 거리(a)가 멀어지게 된다. 즉, 내부 전극(14)이 커패시터 본체(20)의 중앙부에 위치함으로써, 상대적으로 하부 더미층(51)의 두께(a)가 커지게 된다. 그런데, 하부 더미층(51)의 두께(a)가 커지면, 기판 패드(미도시)로부터 외부 전극(18)을 통해 흐르는 전류로 인한 ESL 성분이 증가하게 된다. 특히, 2단자를 넘는 다단자 칩 커패시터에 있어서, 상기 전류로 인한 ESL 성분은 커패시터(10) 전체의 ESL 에서 상당한 부분을 차지한다.
도 1d는 도 1b의 적층형 칩 커패시터를 AA'라인을 따라 자른 단면도이다. 또한, 도 1e는 도 1d의 적층형 칩 커패시터의 등가직렬인덕턴스 모델을 나타내는 등가회로도이다. 도 1e에 도시된 바와 같이, 상기 종래의 커패시터는 도 1d의 H 영역에서의 인덕턴스(Lh)와 V1영역에서의 인덕턴스(Lv) 및 V2 영역에서의 인덕턴스(Lv)를 갖는다. 따라서, 상기 종래 커패시터의 총 인덕턴스는 Lh+2Lv 가 된다. 따라서, 하부 더미층의 두께가 크면, 커패시터의 인덕턴스는 커지게 된다.
또한, 도 1a의 내부 전극을 사용하는 커패시터는, 각 내부 전극이 4개의 리드부를 가짐으로써, ESR(등가 직렬 저항)이 너부 작아진다. 도 1a에서와 같이 하나의 내부 전극(12 또는 13)이 4개의 리드부(16 또는 17)을 가질 경우, 각 리드에서 발생하는 저항은 서로 병렬 연결된다. 따라서, 전체 저항은 매우 작아지게 된다. ESR이 너무 낮으면, 타겟 임피던스(target impedence)를 만족시키기 어렵고, 파워 분배 네트워크(power distribution network)를 안정적으로 설게할 수가 없게 된다.
상기 ESR 저하를 방지하기 위해, 미국특허 제6,441,459호는 하나의 내부 전극에 하나의 리드부만을 형성시킴으로써 ESR을 더 크게하는 방안을 제안하고 있다. 그러나, 상기 미국특허 제6,441,459 에 따르면, ESR을 용이하게 제어할 수 없으며, ESL이 커지게 된다.
이러한 ESL 증가 문제를 해결하기 위해, 도 2에 도시된 바와 같이 하부 더미층(51') 및 상부 더미층(52')의 두께(b')를 가능한 한 작게 하여, 적층형 칩 커패 시터를 박형으로 제조할 수 있다. 그러나, 커패시터를 너무 박형으로 제조하면, 기계적 강도가 약하게 된다. 예를 들어, 커패시터의 두께를 0.3 mm 이하로 설계하면, 제조 공정에서 커패시터가 깨지기 쉬워 제조 수율이 떨어지게 된다. 이러한 기계적 파손은 특히, 커패시터 본체의 소성 단계 후 연마할 때, 또는 이미 제조된 적층형 칩 커패시터를 기판에 탑재하는 과정에서 많이 발생한다.
본 발명은 상기한 문제점을 해결하기 위한 것으로서, 그 목적은 기판 패드로부터 외부 전극을 통해 흐르는 전류로 인한 ESL 성분을 저감시킬 수 있는 적층형 칩 커패시터를 제공하는 데에 있다.
또한, 본 발명의 다른 목적은, 충분한 전체 두께를 확보함으로써 기계적 파손이 적고 향상된 제조 수율을 구현할 수 있는 적층형 칩 커패시터를 제공하는 데에 있다.
또한, 본 발명의 다른 목적은, 내부 전극에 슬릿을 형성함으로써, ESR이 너무 낮아지는 것을 방지하고, ESR을 적절히 제어할 수 있는 적층형 칩 커패시터를 제공하는 데에 있다.
상술한 기술적 과제를 달성하기 위하여, 본 발명의 일 측면에 따른 적층형 칩 커패시터는, 상부 더미층 및 하부 더미층과; 상기 상부 및 하부 더미층 사이에 개재된 복수의 내부 전극과; 상기 내부 전극에 연결된 외부 전극을 포함하되, 상기 하부 더미층의 두께는 상기 상부 더미층의 두께보다 더 작다. 바람직하게는, 상기 상부 더미층의 두께에 대한 상기 하부 더미층의 두께의 비는 0.8 이하이다.
하부 더미층의 두께를 상부 더미층의 두께보다 작게 함으로써, 상기 적층형 칩 커패시터는 감소된 ESL 값을 나타낼 뿐만 아니라, 충분한 기계적 강도를 갖게된다.
본 발명의 적층형 칩 커패시터가, 상하 비대칭적인 단면 구조를 갖질 경우, 커패시터를 기판에 올바르게 탑재하기 위해서, 커패시터의 상부와 하부를 구별할 필요가 있다. 커패시터의 상하는, 커패시터의 상면과 하면이 나타내는 서로 다른 색을 센싱함으로써, 구별될 수 있다. 다른 방안으로서, 커패시터 상면에 별도의 마킹(marking)을 표시함으로써 쉽게 커패시터의 상하를 구별할 수 있다. 상기 마킹은, 예를 들어 채색된 유리로 형성될 수 있다.
그러나, 본 발명의 적층형 칩 커패시터가 상하 대칭적인 단면 구조를 가질 경우에는, 커패시터의 상하를 구별할 필요가 없게 된다. 따라서, 별도의 마킹이 필요 없으며, 커패시터의 상하구별 없이 커패시터를 기판 패드 상에 탑재할 수 있다.
본 발명의 일 실시형태에 따르면, 상기 복수의 내부 전극 사이에는 박막의 유전체층 형성되어 있으며, 상기 상부 더미층과 하부 더미층은 상기 유전체층과 동일한 재료로 형성될 수 있다. 이 경우, 유전체로 된 상기 상부 더미층은 하부 더미층의 두께보다 더 큰 두께를 가짐으로써 커패시터의 기계적 강도를 향상시킬 수 있다.
또한, 본 발명의 다른 실시형태에 따르면, 상기 복수의 내부 전극 사이에는 박막의 유전체층이 형성되어 있으며,
상기 상부 더미층은 상기 유전체층과 동일한 재료로 형성된 상부 더미 유전체층과; 상기 상부 더미 유전체층 상에 형성되어 상기 유전체층과는 다른 재료로 된 상부 보강층을 포함할 수 있다. 이 경우, 상기 상부 보강층은 커패시터 전체 두께를 증가시키는 동시에 커패시터의 기계적 강도를 강화시킨다. 상기 상부 보강층은, 예를 들어 플라스틱, 유리 또는 세라믹 등으로 형성될 수 있다.
본 발명의 또다른 실시 형태에 따르면, 상기 적층형 칩 커패시터는 상기 상부 더미층 위에 하나 이상의 내부 전극을 더 포함할 수 있다. 이 경우, 상기 커패시터는 상하 비대칭적 단면 구조를 가질 수도 있고 상하 대칭적인 단면 구조를 가질 수도 있다.
본 발명의 적층형 칩 커패시터는, 서로 인접하여 깍지낀 배열로 배치된 리드부들을 구비하는 다단자형 적층형 칩 커패시터일 수 있다. 예를 들어, 본 발명의 적층형 칩 커패시터는, 8단자, 10단자 또는 12단자의 적층형 칩 커패시터일 수 있다. 또한, 본 발명의 적층형 칩 커패시터는, 2단자형 적층형 칩 커패시터일 수도 있다.
본 발명의 다른 측면에 따른 적층형 칩 커패시터는, 상부 더미층 및 하부 더미층과; 상기 상부 및 하부 더미층 사이에 개재된 복수의 제1 내부 전극 및 제2 내부 전극과; 상기 내부 전극에 연결된 외부 전극을 포함하되, 상기 하부 더미층의 두께는 상기 상부 더미층의 두께보다 더 작고, 상기 제1 내부 전극 및 제2 내부 전극은 서로 교대로 배치되고, 상기 제1 내부 전극 및 제2 내부 전극 각각은, 상기 외부 전극에 연결된 리드부를 가지며, 상기 제1 내부 전극 및 제2 내부 전극 중 적어도 하나에는, 하나 이상의 슬롯이 형성되어 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 내부 전극 각각은, 사각형상으로 이루어지며 상호 인접하여 배치되는 한쌍의 분할된 도전성 패턴을 가지며,
상기 한쌍의 도전성 패턴 각각에는, 상기 도전성 패턴 내의 전류 흐름을 변경시키도록 상기 도전성 패턴의 하나 이상의 변으로부터 중심방향으로 연장된 하나 이상의 슬롯이 형성되어 있다. 이 경우, 상기 한쌍의 도전성 패턴은 인접한 영역에서 상호 역방향의 전류가 흐를 수 있게 된다. 또한, 상기 한쌍의 도전성 패턴은 서로 같은 극성을 가질 수 있으며, 서로 다른 극성을 가질 수도 있다.
본 발명의 일 실시형태에 따르면, 상기 제1 내부 전극과 제2 내부 전극에는 상호 직교방향의 전류가 흐를 수 있다.
이 경우, 상기 제1 내부 전극 각각은 하나의 사각형의 제1 도전성 패턴을 구비하며, 상기 제1 도전성 패턴의 대향하는 2변으로부터 중심방향으로 연장된 2개의 슬롯이 형성될 수 있다. 또한, 상기 제2 내부 전극 각각은 하나의 사각형의 제2 도전성 패턴을 구비하며, 상기 제1 내부 전극의 슬롯들과는 직교하도록 상기 제2 도전성 패턴의 대향하는 2변으로부터 중심방향으로 연장된 2개의 슬롯이 형성될 수 있다.
다른 방안으로서, 상기 제1 내부 전극 각각은 제1 슬롯에 의해 분할된 한 쌍의 제1 도전성 패턴을 구비할 수 있다. 또한, 상기 제2 내부 전극 각각은 하나의 사각형의 제2 도전성 패턴을 구비하며, 상기 제1 슬롯과는 직교하도록 상기 제2 도전성 패턴의 대향하는 2변으로부터 중심방향으로 연장된 2개의 제2 슬롯이 형성될 수 있다.
또 다른 방안으로서, 상기 제1 내부 전극 각각은 하나의 제1 도전성 패턴을 구비하며, 상기 제2 내부 전극 각각은 슬롯에 의해 분할된 한쌍의 제2 도전성 패턴을 구비할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 명세서에서 사용하는 주요 용어의 정의는 아래와 같다.
본 명세서에서 "더미층"은 커패시턴스에 실질적으로 기여하는 내부 전극을 갖지 않는 영역에 해당하는 층이다. 이에 반하여, "활성층"은 커패시턴스에 실질적으로 기여하는 내부 전극을 갖는 영역에 해당하는 층이다. 따라서, 하나의 적층형 칩 커패시터는 여러개의 활성층을 구비할 수도 있다.
"하부 더미층"은 커패시터의 바닥면과 최하단의 내부 전극 사이에 배치된 더미층이다. 또한, "상부 더미층"은 하부 더미층과 가장 가까운 더미층으로서, 활성층에 의해 상기 하부 더미층과 분리되어 있다. 따라서, 상부 더미층 위에 또 다른 내부 전극 또는 활성층 (또는 또 다른 더미층)이 존재할 수도 있다 (도 10 및 도 11 참조). 또한, 본 발명에 있어서, 커패시터의 "바닥면"은, 커패시터를 기판 상에 실장할 때 기판 패드에 부착되는 면이 되고, 커패시터의 "상면"은 상기 바닥면에 대향하는 면이 된다.
도 3는 본 발명의 일 실시형태에 따른 적층형 칩 커패시터를 나타내는 개략 사시도이다. 도 3을 참조하면, 적층형 칩 커패시터(100)는, 내부에 복수의 내부 전극(114)이 형성된 커패시터 본체(120)와, 커패시터 본체(120)의 외면 상에 형성된 복수의 외부 전극(118)을 포함한다. 내부 전극(114)은 서로 다른 극성을 갖는 제1 내부 전극(112)과 제2 내부 전극(113)으로 구분될 수 있으며, 커패시터(100)의 상면보다 바닥면에 더 가까이 배치되어 있다. 내부 전극(114)은 리드부를 가질 수 있으며, 내부 전극의 리드부들은 도 1a에 도시된 바와 같이 서로 인접하여 깍지낀 배열로 배치될 수 있다. 그러나, 본 발명은 도 1a에 도시된 내부 전극 구조뿐만 아니라 그 이외의 다른 어떠한 구조의 내부 전극을 갖는 적층형 칩 커패시터에도 적용될 수 있다.
도 3에는 외부 전극(118)이 커패시터 본체(120)의 바닥으로부터 커패시터 본체(120)의 상단까지 연장되어 있으나, 다른 방안으로서, 외부 전극이 커패시터 본체(120)의 바닥으로부터 최상단의 내부 전극(112)의 높이까지만 연장될 수도 있다. 이러한 예가 도 9에 도시되어 있다. 도 9를 참조하면, 적층형 칩 커패시터(100')의 외부 전극(118')은 바닥으로부터 최상단의 내부 전극(112)의 높이에 해당하는 위치까지만 연장되어 있고, 최상단의 내부 전극(112)의 위치보다 높은 외면부에는 실질적으로 외부 전극이 형성되어 있지 않다.
도 4은 도 3의 YY' 라인을 따라 자른 단면도이다. 도 4를 참조하면, 커패시터 본체(120)는, 하부 더미층(151)과, 상부 더미층(152)과, 이들 사이에 개재된 복 수의 내부 전극(114)을 포함한다. 복수의 내부 전극(114) 사이에는 유전체층이 형성되어 있다. 상기 복수의 내부 전극(114)과 이들 사이에 형성된 유전체층은 커패시턴스에 실질적으로 기여하는 활성층(150)을 구성한다. 하부 더미층(151) 및 상부 더미층(152)은 상기 유전체층과 동일한 재료로 형성될 수 있다. 도 4에 도시된 바와 같이, 하부 더미층(115)은 상부 더미층(152)의 두께(c)보다 작은 두께(b)를 갖도록 형성된다. 이에 따라, 커패시터 본체(120)의 중심선(M)에 대해 커패시터의 상하가 비대칭이 된다. 바람직하게는, 상부 더미층(152)의 두께(c)에 대한 하부 더미층(151)의 두께(b)의 비는 0.8 이하이다.
이와 같은 하부 더미층(151)의 두께를 작게 하여 상하 비대칭적인 단면 구조를 형성함으로써, 기판 패드로부터 외부 전극(118)을 통해 흐르는 전류로 인한 ESL 성분을 낮출수 있게 된다. 또한, 상부 더미층(152)이 하부 더미층(151)의 두께보다 더 큰 두께를 가짐으로써, 커패시터 전체의 두께를 충분히 확보하여 커패시터의 기계적 강도의 약화를 방지할 수 있게 된다.
전술한 바와 같이, 적층형 칩 커패시터(100)가 상하 비대칭적인 단면 구조를 갖기 때문에, 커패시터(100)를 기판에 탑재할 때, 커패시터(100)의 상부와 하부를 구별할 필요가 있다. 즉, 본 발명의 의도대로 기판 패드로부터 외부 전극을 통해 흐르는 전류로 인한 ESL 성분을 낮추기 위해서는, 하부 더미층(151)이 기판 패드 쪽을 향하도록 상하를 구별하여 커패시터(100)를 기판 상에 탑재하여야 한다. 이러한 커패시터(100)의 상하의 구별은, 커패시터의 상면과 하면이 나타내는 서로 다른 색채를 센싱함으로써 가능하게 된다.
구체적으로 말해서, 하부 더미층(151)의 두께(b)가 상부 더미층(152)의 두께(c)보다 작기 때문에, 외부에서 커패시터(100)를 관찰할 때, 커패시터(100)의 하면은 커패시터 상면에 비하여 더 짙은 색을 나타낸다. 일반적으로 상부 및 하부 더미층(151, 152)는 반투명의 유전체로 형성되어 있는 반면, 내부 전극(114)은 짙은 색(예컨대, 짙은 푸른색)을 나타낸다. 따라서, 하부 더미층(151)이 상부 더미층(152)보다 얇기 때문에, 커패시터(100) 하면에는 푸른색 계통의 색이 나타나는 반면, 커패시터(100) 상면에는 엷은 황토색 계통의 색이 나타난다. 커패시터(100)의 상면과 하면이 나타내는 서로 다른 색을 센서를 통해 센싱함으로써, 커패시터(100)의 상하를 구별하여 인쇄회로 기판이나 수납용 테이프 등에 커패시터(100)를 올바르게 탑재할 수 있다.
커패시터의 상하를 구별하는 다른 방안으로, 커패시터의 상면에 소정의 마킹(marking)을 표시할 수도 있다. 도 5에는 상하 구별용 마킹이 표시되어 있는 적층형 칩 커패시터의 일례가 도시되어 있다.
도 5에 도시된 적층형 칩 커패시터(200)는, 커패시터의 상하를 구별하기 위한 마킹(130)이 커패시터(200)의 상면에 표시되어 있다는 점을 제외하고는, 도 3을 참조하여 설명한 적층형 칩 커패시터(100)와 동일하다. 이와 같이 마킹(130)을 커패시터 상면에 표시함으로써, 커패시터의 상하 구별은 더욱 용이하고 정확해진다. 이러한 커패시터의 마킹(130)은, 예를 들어, 미리 스크린 인쇄법으로 유전체층에 특정 모양의 마킹을 형성한 후에 이를 커패시터(200)의 최상단에 적층시킴으로써 구현할 수 있다. 스크린 인쇄되는 마킹은, 채색된(예를 들어, 짙은 푸른색을 나타내는) 유리(glass) 재질로 이루어질 수 있다. 이와 같이 형성된 커패시터(200)의 마킹(130)은 센서를 통해 센싱됨으로써, 커패시터(200)의 상하를 용이하고 정확하게 구별할 수 있게 된다.
전술한 실시형태들에서는, 8단자의 외부 전극을 갖는 적층형 칩 커패시터들(100, 200)에 대해 설명하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 도 6에 도시된 바와 같은 2단자 적층형 칩 커패시터에도 본 발명이 적용될 수 있다.
도 6은, 본 발명에 따른 2단자 적층형 칩 커패시터(300)의 일례를 나타내는 투시도이며, 도 7은 도 6의 ZZ'라인을 따라 자른 단면도이다. 도 6 및 도 7을 참조하면, 커패시터 본체(320)의 양 측면에 외부 전극(318, 319)이 형성되어 있고, 커패시터 본체(320)의 내부에는 복수의 내부 전극(314)이 형성되어 있다. 내부 전극(314)은 서로 다른 극성을 갖는 제1 내부 전극(312) 및 제2 내부 전극(313)으로 구분되며, 제1 내부 전극(312) 및 제2 내부 전극(313)은 각각의 외부 전극(318, 319)에 연결되어 교대로 적층되어 있다.
도 7에 도시된 바와 같이, 상기 2단자 적층형 칩 커패시터(300)에서도, 하부 더미층(315)의 두께(d)는 상부 더미층의 두께(e)보다 작고, 커패시터(300)는 상하 비대칭적인 단면 구조를 갖는다. 이 경우에도, 용이한 상하 구별을 위해 커패시터(300) 상면에 마킹(marking)을 표시할 수 있다. 본 발명은, 전술한 8단자 및 2단자 적층형 칩 커패시터뿐만 아니라, 10단자 12 단자 등 어떠한 단자 수의 외부 전극을 갖는 적층형 칩 커패시터에도 적용될 수 있다.
도 8은, 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터를 나타내는 단면도이다. 도 8을 참조하면, 적층형 칩 커패시터(400)는, 내부 전극(414) 아래에 형성된 하부 더미층(451)과, 내부 전극(414) 위에 형성된 상부 더미층(452)을 포함한다. 복수의 내부 전극(414) 사이에는 박막의 유전체층이 배치되어 있다. 특히 본 실시형태에서는, 상부 더미층(452)은 2층 구조로 되어 있다. 구체적으로 설명하면, 상부 더미층(452)은 상부 더미 유전체층(454)과, 상부 더미 유전체층(454) 상에 형성된 상부 보강층(453)을 포함하고 있다. 하부 더미층(451)과 상부 더미 유전체층(454)은 내부 전극들(414) 사이에 배치된 유전체층과 동일한 재질로 형성되어 있다. 상부 보강층(453)은 상기 유전체층과는 다른 재료로 형성되며, 커패시터(400)의 기계적 강도를 보강하는 역할을 한다. 상기 보강층(453)은, 예를 들어 플라스틱, 유리 또는 세라믹 재질로 형성될 수 있다.
도 8에 도시된 실시형태에서도, 하부 더미층(451)의 두께(f)는 상부 더미층(i)의 두께보다 작게 되어 있다. 즉, 하부 더미층(451)은, 상부 더미 유전체층(454)의 두께(g)와 상부 보강층(453)의 두께(h)의 합보다 더 작은 두께를 갖도록 형성된다. 이와 같이 하부 더미층(451)의 두께(f)를 상부 더미층(452)의 두께(i)보다 작게 함으로써, 기판 패드로부터 외부 전극을 통해 흐르는 전류로 인한 ESL 성분을 감소시킬 수 있다. 또한, 상부 더미 유전체층(454) 상에 별도의 상부 보강재 (453)를 적층함으로써, 커패시터의 기계적 강도를 더욱 향상시킬 수 있다.
도 10과 도 11은 본 발명의 또 다른 실시 형태에 따른 적층형 칩 커패시터의 단면도들을 나타낸다. 이 실시 형태들은, 상부 더미층(552, 652) 위에 또 다른 내부 전극 및/또는 더미층이 더 형성되어 있다는 점에서 전술한 실시 형태들과 다르다.
먼저, 도 10을 참조하면, 커패시터(500)는, 하부 더미층(551)과, 상부 더미층(552)과, 이들 사이에 개재된 복수의 내부 전극들(514)을 구비하는 활성층(550)을 포함한다. 하부 더미층(551)의 두께(j)는 상부 더미층(552)의 두께(k)보다 더 작다. 또한, 상부 더미층(552) 위에는 또 다른 내부 전극들(524, 534)이 더 배치되어 있다. 상부 더미층(552) 위에 추가적으로 배치된 내부 전극들(524, 534)은, 예를 들어 커패시턴스를 원하는 값으로 조절하기 위해 채용될 수 있다. 도 10의 커패시터(500)는 상하 비대칭적인 단면 구조를 갖는다. 따라서, 커패시터(500)의 상하 구별이 필요하므로, 커패시터(500) 상면에 상하 구별용 마킹(도 5 참조)을 표시하는 것이 바람직하다.
이에 반하여, 도 11에 도시된 적층형 칩 커패시터(600)는, 상하 대칭적인 단면 구조를 가진다. 도 11에 도시된 바와 같이, 커패시터(600)는 하부 더미층(651), 제1 활성층(650) 및 상부 더미층(652)을 포함하고, 상부 더미층(652) 위에 제2 활 성층(660) 및 최상부 더미층(661)을 더 포함한다. 상부 더미층(652)은 하부 더미층(651)의 두께(l)보다 더 큰 두께(m)를 가지며, 최상부 더미층(661)는 하부 더미층(651)의 두께(l)와 동일한 두께를 가진다. 제1 및 제2 활성층(650 660)은 각각 복수의 내부 전극(614, 624)을 구비한다. 이와 같이 상하 대칭적 단면 구조를 갖는 커패시터(600)를 형성함으로써, 커패시터(600)의 상하를 구별할 필요가 없게 된다. 따라서, 별도의 마킹이 필요 없으며, 상하 구별 없이 커패시터(600)를 기판 패드 상에 탑재할 수 있게 된다.
또한, 본 발명에 따른 적층형 칩 커패시터는, 전술한 상하 단면 구조와 함께, ESL을 더 저감시킬 수 있으면서도 ESR을 너무 낮지 않게 제어할 수 있는 내부 전극 구조를 사용할 수 있다. 이러한 내부 전극 구조에는 하나 이상의 슬롯이 형성되어 있다.
도 12 내지 도 17은 본 발명에 따른 적층형 칩 커패시터에 포함될 수 있는 내부 전극들에 대한 다양한 실시형태를 나타낸 평면도이다.
도 12는 본 발명의 제1 실시형태에 따른 커패시터의 내부 전극을 나타내는 평면도이다. 도 12를 참조하면, 제1 내부 전극(1041) 및 제2 내부 전극(1042)은 각각, 외부 전극(도 3의 도면부호 118 참조)에 연결되는 리드부(1413, 1414, 1423, 1424)를 구비한다. 상기 제1 및 제2 내부 전극은 상호로 인접하며, 서로 다른 극성의 전압이 인가됨으로써, 각각의 고주파 전류에 의해 발생되는 자속이 상쇄된다.
이에 더하여, 제1 및 제2 내부 전극(1041, 1042) 각각은, 동일 평면 상에 서로 나란히 배치되어 서로 분할된 제1 도전성 패턴(1411, 1421) 및 제2 도전성 패턴(1412, 1422)을 구비한다. 이 때, 다수의 리드부(1413, 1414, 1423, 1424)는 상기 도전성 패턴(1411, 1412, 1421, 1422)에 일체로 형성되며 끝단이 상기 + 또는 - 극성의 외부 전극에 연결된다.
또한, 동일 평면 상에 있는 제1 도전성 패턴(1411, 1421)과 제2 도전성 패턴(1412, 1422)은 서로 다른 극성을 갖는다. 또한, 동일 평면 상에 있는 제1 도전성 패턴(1411, 1421)과 제2 도전성 패턴(1412, 1422)의 인접한 영역 간에는 상호 역방향의 전류가 흘러, 제1 도전성 패턴(1411, 1421)과 제2 도전성 패턴(1412, 1422) 간에 발생되는 자속이 상호 상쇄된다. 이에 더하여, 상하로 인접되는 제1 및 제2 내부 전극(1041, 1042) 간에도 상호 반대 극성을 갖기 때문에, 제1 내부 전극(1041)과 제2 내부 전극(1042) 간에도 자속이 상쇄된다.
또한, 상기 도전성 제1 도전성 패턴(1411, 1421)과 제2 도전성 패턴(1412, 1422) 각각에는, 도전성 패턴의 1변으로부터 중심방향으로 연장된 슬롯이 형성되어 있다. 따라서, 하나의 도전성 패턴 내에서 인접한 전류 경로 간에 서로 다른 방향으로 전류가 흐르기 때문에, 하나의 도전성 패턴 내에서도 자속이 상쇄된다. 따라서, ESL은 더 낮아지게 된다.
또한, 도전성 패턴의 1변으로부터 중심방향으로 연장된 상기 슬롯은, 각각의 도전성 패턴(1411, 1412, 1421, 1422) 내부의 전류 경로를 길게하기 때문에, 커패 시터의 ESR이 너무 작아지는 것을 방지한다. 뿐만 아니라, 상기 슬롯의 길이를 조절함으로써, ESR을 적절히 제어할 수도 있다. 이와 같이, ESR을 제어할 수 있게 됨에 따라, 타겟 임피던스(target impedence)를 만족시킬 수 있게 되고, 파워 분배 네트워크(power distribution network)를 안정적으로 설계할 수 있게 된다.
전술한 실시형태에서는, 하나의 도전성 패턴에 하나의 슬롯이 존재하지만, 2이상의 슬롯이 형성될 수도 있다. 또한, 동일 평면 상에 2개의 도전성 패턴을 형성하지 않고, 하나만의 도전성 패턴을 형성할 수도 있다. 또한, 내부 전극 각각은 다른 개수의 리드를 구비할 수도 있으며, 하나의 리드만을 구비할 수도 있다.
도 13은, 제2 실시형태에 따른 커패시터의 내부 전극 형상을 나타내는 평면도이다. 도 13을 참조하면, 제1 도전성 패턴(1511, 1521)과 제2 도전성 패턴(1512, 1522)에 형성된 슬롯은 서로 다른 방향으로 배치된다. 또한, 상기 제1 도전성 패턴(1511, 1521)과 제2 도전성 패턴(1512, 1522)은 서로 같은 극성을 갖는다. 도 13의 화살표와 같이, 이 실시형태에서도, 동일 평면 상에 있는 제1 도전성 패턴과 제2 도전성 패턴의 인접한 영역 간에, 상하로 인접한 제1 내부 전극(1051) 및 제2 내부 전극(1052)간에, 그리고, 하나의 도전성 패턴 내부에서 반대의 전류 흐름으로 자속이 상쇄된다. 또한, 상기 슬릿을 통해 ESR을 적절히 제어할 수 있다. 도면 부호 1513, 1514, 1523 및 1524는 리드부를 나타낸다.
본 발명에 따르면, 상하로 인접한 제1 내부 전극과 제2 내부 전극 간에는 상호 직교하는 전류가 흐를 수 있다. 도 14 내지 도 17은 이러한 예를 나타낸다.
도 14는, 본 발명의 제3 실시형태에 따른 커패시터의 내부 전극 형상을 나타내는 도면이다. 도 14를 참조하면, 제1 내부 전극(1061) 및 제2 내부 전극(1062) 각각은, 하나의 도전성 패턴(1611, 1621)을 구비한다. 또한, 각각의 도전성 패턴(1611 또는 1621)에는 동일 선상에 형성된 2개의 슬롯(1612, 1613 또는 1622, 1623)이 형성되어 있다. 이 때, 제1 내부 전극(1061)의 도전성 패턴(1611)에 형성된 슬롯들(1612, 1613)과 제2 내부 전극(1062)의 도전성 패턴(1621)에 형성된 슬롯들(1622, 1623)은 서로 직교한다. 이경우, 상하로 인접한 제1 내부 전극(1061)과 제2 내부 전극(1062) 간에는 서로 직교하는 전류가 흐르며, 이에 따라 자속의 상쇄 효과를 얻을 수 있게 된다. 도면 부호 1614, 1624는 리드부를 나타낸다.
도 15는, 본 발명의 제4 실시형태에 따른 커패시터의 내부 전극 형상을 나타내는 도면이다. 도 15를 참조하면, 제1 내부 전극(1071)은 슬롯(1712)에 의해 분할된 2개의 도전성 패턴(1711)을 구비한다. 또한, 제2 내부 전극(1072)은, 동일 선상에 형성된 2개의 슬롯(1722, 1723)을 갖는 하나의 도전성 패턴(1721)을 구비한다. 이 때, 제1 내부 전극(1071)에 형성된 슬롯(1712)과 제2 내부 전극(1072)의 도전성 패턴(1721)에 형성된 슬롯들(1722, 1723)은 상호 직교한다. 이때, 상하로 인접한 제1 내부 전극(1071)과 제2 내부 전극(1072) 간에는 서로 직교하는 전류가 흐르며, 이에 따라 자속의 상쇄 효과를 얻을 수 있게 된다. 도면 부호 1713, 1724는 리드부를 나타낸다.
도 16은, 본 발명의 제5 실시형태에 따른 커패시터의 내부 전극 형상을 나타내는 평면도이다. 도 16을 참조하면, 제1 내부 전극(1081)은, 동일 선상에 형성된 2개의 슬롯(1813)을 갖는 하나의 도전성 패턴(1811)을 구비한다. 또한, 슬롯(1822)에 의해 분할된 2개의 도전성 패턴(1821)을 구비한다. 이 때, 제1 내부 전극(1081)의 도전성 패턴(1811)에 형성된 슬롯들(1813)과 제2 내부 전극(1082)에 형성된 슬롯(1822)은 상호 직교한다. 이때, 상하로 인접한 제1 내부 전극(1081)과 제2 내부 전극(1082) 간에는 서로 직교하는 전류가 흐르며, 이에 따라 자속의 상쇄 효과를 얻을 수 있게 된다. 도면 부호 1812, 1814, 1823은 리드부를 나타낸다.
도 17은 본 발명의 제6 실시형태에 따른 커패시터의 내부 전극 형상을 나타내는 평면도이다. 도 17을 참조하면, 제1 내부 전극(1091)은 사각형의 하나의 도전성 패턴(1912)을 구비하며, 슬릿을 구비하고 있지 않다. 제2 내부 전극(1092)은 슬릿(1922)에 의해 분할된 한쌍의 도전성 패턴(1921)을 구비한다. 이 때, 상하로 인접한 제1 내부 전극(1081)과 제2 내부 전극(1082) 간에는 서로 직교하는 전류가 흐르며, 이에 따라 자속의 상쇄효과를 얻을 수 있다. 도면부호 1912, 1913은 리드부를 나타낸다.
도 18 내지 도 21에는, 본 발명의 여러 다양한 실시형태에 의한 적층형 칩 커패시터의 외부 전극, 내부 전극 및 리드부의 배치 형태를 나타내는 평면도들이다. 도 19 내지 도 21의 각 도면에서 좌측 컬럼은 외부 전극의 평면도를 나타내고, 중앙 컬럼은 제1 내부 전극의 평면도를 나타내며, 우측 컬럼은 제2 내부 전극의 평면도를 나타낸다. 상기 도 18 내지 도 21의 배치 구조에 따르면, 상하로 인접한 제1 내부 전극과 제2 내부 전극간에 반대 방향의 전류가 흐른다. 또한, 슬릿에 의해 분할된 한쌍의 도전성 패턴의 인접한 영역 간에도 반대방향의 전류가 흐른다. 나아가, 하나의 도전성 패턴 내에 슬릿이 형성된 경우, 상기 슬릿은 하나의 도전성 패턴 내의 전류 경로를 길게한다. 따라서, ESR이 너무 낮아지는 것을 방지할 수 있다. 또한, 상기 슬릿의 길이를 적절히 선택함으로써, ESR을 제어할 수 있다.
(실시예)
본 발명자는 본 발명에 따른 적층형 칩 커패시터의 특성 향상을 확인하기 위해, 종래예에 따른 적층형 칩 커패시터와 본 발명의 일 실시예의 3가지 실시예들에 따른 적층형 칩 커패시터의 ESL 특성을 비교하는 실험을 실시하였다. 상기 실험에 사용된 종래예의 커패시터로는, 도 1a 내지 도 1c에 도시된 바와 같은 대칭적 단면 구조를 갖는 커패시터를 사용하였다. 상기 제1 내지 제3 실시예의 커패시터는 도 13에 도시된 바와 같은 내부 전극 구조를 가진다. 상기 제1 실시예의 커패시터는, 도 3에 도시된 바와 같은 상하 비대칭적 단면 구조를 가진다. 상기 제2 실시예의 커패시터는, 도 10에 도시된 바와 같은 상하 비대칭적 단면 구조를 가진다. 제3 실시예의 커패시터는, 도 11에 도시된 바와 같은 상하 대칭적 단면 구조를 가진다. 상기 실시예들과 종래예의 적층형 칩 커패시터는 8단자 커패시터이다.
상기 종래예의 커패시터의 사이즈와 실시예의 커패시터의 사이즈는 모두 2.0mm × 1.25mm이며, 양 커패시터의 높이는 0.85 mm 로 정하였다. 특히, 실시예에서는, 하부 더미층의 두께가 50 ㎛ 이었다. 종래예에서는, 하부 더미층 및 상부 더미층의 두께가 각각 350 mm 이상으로 동일하다. 종래예 및 실시예들 모두에서, 내부 전극으로는 니켈(Ni) 전극을 사용하였으며, 외부 전극으로는 구리(Cu) 전극을 사용하였다. 커패시터의 용량은 모두 1 ㎌ 이었다.
상기 종래예의 커패시터와 실시예들의 커패시터에 대해, ESL을 측정하여 아래의 표 1에 기재된 바와 같은 결과를 얻었다.
종래예 제1 실시예 제2 실시예 제3 실시예
용량 1 ㎌ 1 ㎌ 1 ㎌ 1 ㎌
ESL 70 pH 25 pH 25 pH 30 pH
상기 표 1에 기재된 바와 같이, 실시예의 적층형 칩 커패시터의 ESL 특성은, 종래예의 적층형 칩 커패시터의 ESL 특성에 비하여 크게 향상되었다. 상기 표 1에 나타난 바와 같이, 제1 및 제2 실시예의 적층형 칩 커패시터는 종래예의 적층형 칩 커패시터에 비하여 약 65%의 ESL 감소효과를 얻었다. 25 pH 정도의 ESL 특성은 종래의 8단자 적층형 칩 커패시터로는 얻을 수 없는 값이다. 종래의 방식을 적용할 경우, 단자수를 12단자 이상으로 늘려야 30 pH 이하의 ESL을 가진 적층형 칩 커패시터를 얻을 수 있다. 그러나, 단자수를 늘릴 경우, 단자들 간의 피치가 줄어들게 되어 커패시터 마운팅시 쇼트(short) 불량을 야기하기 쉽다. 결국, 종래 방식으로 12단자 이상의 단자수를 가진 적층형 칩 커패시터를 사용하는 것보다 본 발명에서 제안한 8단자 적층형 칩 커패시터를 사용하는 것이 유리하다. 참고로, 본 실시예와는 반대로 하부 더미층의 두께(650 ㎛ 정도)를 상부 더미층의 두께(50 ㎛)보다 더 크게 한 경우에는, ESL 값이 100 pH 정도가 되었다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다. 예를 들어, 본 발명의 적층형 커패시터에 채용될 수 있는 내부 전극의 형상이나 외부 전극의 수는 전술한 실시형태와 다를 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, 상부 더미층의 두께에 비하여 하부 더미층의 두께를 작게 함으로써 외부 전극을 통해 흐르는 전류로 인한 ESL 기여분을 억제할 수 있고, 커패시터 전체의 ESL을 저감시킬 수 있게 된다. 또한, 상부 더미층이 하부 더미층의 두께보다 더 큰 두께를 가짐으로써, 커패시터의 두께를 충 분히 확보하여 커패시터의 기계적 강도를 강화시킬 수 있다. 이에 따라, 적층형 칩 커패시터를 고주파 회로에 사용할 경우, 전기적 특성을 향상시킬 수 있고 기계적 파손을 방지할 수 있게 된다.
또한, 내부 전극에 하나 이상의 슬롯을 형성시킴으로써, ESR이 너무 낮아지는 것을 방지할 수 있으며, ESR을 적절히 제어할 수 있게 된다. 이에 따라, 타겟 임피던스를 만족시키가 용이하고, 파워 분배 네트워크를 안정적으로 설계할 수 있게 된다.

Claims (20)

  1. 상부 더미층 및 하부 더미층;
    상기 상부과 하부 더미층 사이에 개재된 복수의 내부 전극; 및
    상기 내부 전극에 연결된 외부 전극을 포함하되,
    상기 하부 더미층의 두께는 상기 상부 더미층의 두께보다 더 작은 것을 특징으로 하는 적층형 칩 커패시터.
  2. 제1항에 있어서,
    상기 상부 더미층의 두께에 대한 상기 하부 더미층의 두께의 비는 0.8 이하인 것을 특징으로 하는 적층형 칩 커패시터.
  3. 제1항에 있어서,
    상기 적층형 칩 커패시터의 상면과 하면은 서로 다른 색을 나타내는 것을 특징으로 하는 적층형 칩 커패시터.
  4. 제1항에 있어서,
    상기 커패시터의 상면에는 커패시터의 상하를 구별하기 위한 마킹이 표시되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
  5. 제4항에 있어서,
    상기 마킹은 채색된 유리로 이루어진 것을 특징으로 하는 적층형 칩 커패시터.
  6. 제1항에 있어서,
    상기 복수의 내부 전극 사이에는 박막의 유전체층이 형성되어 있으며,
    상기 상부 더미층과 하부 더미층은 상기 유전체층과 동일한 재료로 형성된 것을 특징으로 하는 적층형 칩 커패시터.
  7. 제1항에 있어서,
    상기 복수의 내부 전극 사이에는 박막의 유전체층이 형성되어 있으며,
    상기 상부 더미층은,
    상기 유전체층과 동일한 재료로 형성된 상부 더미 유전체층과;
    상기 상부 더미 유전체층 상에 형성된 상부 보강층을 포함하는 것을 특징으로 하는 적층형 칩 커패시터.
  8. 제7항에 있어서,
    상기 상부 보강층은, 플라스틱, 유리 또는 세라믹으로 형성된 것을 특징으로 하는 적층형 칩 커패시터.
  9. 제1항에 있어서,
    상기 상부 더미층 위에 하나 이상의 내부 전극을 더 포함하는 것을 특징으로 하는 적층형 칩 커패시터.
  10. 제1항에 있어서,
    상기 상부 더미층 위에 하나 이상의 더미층을 더 포함하는 것을 특징으로 하는 적층형 칩 커패시터.
  11. 제1항에 있어서,
    상기 적층형 칩 커패시터는 상하 비대칭적인 단면 구조를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
  12. 제1항에 있어서,
    상기 적층형 칩 커패시터는 상하 대칭적인 단면 구조를 갖는 것을 특징으로 하는 적층형 칩 커패시터.
  13. 상부 더미층 및 하부 더미층;
    상기 상부 및 하부 더미층 사이에 개재된 복수의 제1 내부 전극 및 제2 내부 전극;
    상기 내부 전극에 연결된 외부 전극을 포함하되,
    상기 하부 더미층의 두께는 상기 상부 더미층의 두께보다 더 작고,
    상기 제1 내부 전극 및 제2 내부 전극은 유전체층들에 의해 분리되어 서로 교대로 배치되고, 상기 제1 내부 전극 및 제2 내부 전극 각각은, 상기 외부 전극에 연결된 리드부를 가지며, 상기 제1 내부 전극 및 제2 내부 전극 중 적어도 하나에는, 하나 이상의 슬롯이 형성되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
  14. 제13 항에 있어서,
    상기 제1 및 제2 내부 전극 각각은, 상호 인접하여 배치되는 한쌍의 분할된 도전성 패턴을 가지며,
    상기 한쌍의 도전성 패턴 각각에는, 상기 도전성 패턴 내의 전류 흐름을 변경시키도록 상기 도전성 패턴의 하나 이상의 변으로부터 중심방향으로 연장된 하나 이상의 슬롯이 형성되어 있으며,
    상기 한쌍의 도전성 패턴의 인접한 영역에서는 상호 역방향의 전류가 흐르는 것을 특징으로 하는 적층형 칩 커패시터.
  15. 제14항에 있어서,
    상기 한쌍의 도전성 패턴은 서로 같은 극성을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
  16. 제14항에 있어서,
    상기 한쌍의 도전성 패턴은 서로 다른 극성을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
  17. 제13항에 있어서,
    상기 제1 내부 전극과 제2 내부 전극에는 상호 직교방향의 전류가 흐르는 것을 특징으로 하는 적층형 칩 커패시터.
  18. 제17항에 있어서,
    상기 제1 내부 전극 각각은 하나의 사각형의 제1 도전성 패턴을 구비하며, 상기 제1 도전성 패턴의 대향하는 2변으로부터 중심방향으로 연장된 2개의 슬롯이 형성되어 있고,
    상기 제2 내부 전극 각각은 하나의 사각형의 제2 도전성 패턴을 구비하며, 상기 제1 내부 전극의 슬롯들과는 직교하도록 상기 제2 도전성 패턴의 대향하는 2변으로부터 중심방향으로 연장된 2개의 슬롯이 형성되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
  19. 제17항에 있어서,
    상기 제1 내부 전극 각각은 제1 슬롯에 의해 분할된 한 쌍의 제1 도전성 패턴을 구비하고,
    상기 제2 내부 전극 각각은 하나의 사각형의 제2 도전성 패턴을 구비하며, 상기 제1 슬롯과는 직교하도록 상기 제2 도전성 패턴의 대향하는 2변으로부터 중심방향으로 연장된 2개의 제2 슬롯이 형성되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
  20. 제17항에 있어서,
    상기 제1 내부 전극 각각은 하나의 제1 도전성 패턴을 구비하며, 상기 제2 내부 전극 각각은 슬롯에 의해 분할된 한쌍의 제2 도전성 패턴을 구비하는 것을 특징으로 하는 적층형 칩 커패시터.
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