KR20060076071A - 씨모스 이미지 센서 화소의 전달 트랜지스터 및 그 제조방법 - Google Patents

씨모스 이미지 센서 화소의 전달 트랜지스터 및 그 제조방법 Download PDF

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Abstract

CMOS 이미지 센서의 전달 특성을 개선하기 위한 화소 제조 방법은 광 다이오드 영역과 전달 트랜지스터를 포함하며, 전달 트랜지스터의 제1 소스/드레인 영역은 광 다이오드 영역과 공유된 화소에 적용되며, (A) 광 다이오드 영역과 전달 트랜지스터가 형성될 P형 기판 전면에 N-2 이온주입을 하여 기판 표면에 N-2 영역(150)을 형성하는 단계와, (B) 전달 트랜지스터의 제2 소스/드레인 영역만 개방되도록 한 상태에서 N+ 이온주입을 하여 기판에 N+ 영역(160)을 형성하는 단계와, (C) 광 다이오드 영역만 개방되도록 한 상태에서 이온주입을 하여 기판 내부에 PDN 영역(170)을 형성하는 단계와, (D) 광 다이오드 영역만 개방되도록 한 상태에서 이온주입을 하여 기판 표면에 PDP 영역(190)을 형성하는 단계와, (E) 열공정을 통해 PDN 영역이 기판 표면까지 확산되도록 하여 PDN/N-2 확산 영역을 형성하는 단계를 포함한다. 이러한 방법으로 제조된 CMOS 이미지 센서 화소의 전달 트랜지스터는 제1 소스/드레인 영역에는 기판 내부에서 기판 표면쪽으로 확산된 PDN/N-2 확산 영역이 형성되어 있고, 채널 영역은 광 다이오드 영역 쪽의 기판 표면에 형성되어 있는 PDN/N-2 확산 영역과 접하고 있다.
CMOS 이미지 센서, 전달 트랜지스터, 화소(pixel)

Description

씨모스 이미지 센서 화소의 전달 트랜지스터 및 그 제조 방법{Transfer Transistor of CMOS Image Sensor and Manufacturing Method Thereof}
도 1은 종래 기술에 따른 CMOS 이미지 센서 화소의 단면도.
도 2는 본 발명에 따른 CMOS 이미지 센서 화소의 회로 구성도.
도 3은 본 발명에 따른 CMOS 이미지 센서 화소의 레이아웃 배치도.
도 4a~4e는 본 발명에 따른 제조 방법의 공정 단계별 단면도.
도 5는 본 발명에 따라 제조된 CMOS 이미지 센서 화소의 단면도.
본 발명은 CMOS 이미지 센서에 관한 것으로서, 좀 더 구체적으로는 전달 특성이 개선된 CMOS 이미지 센서 및 이러한 CMOS 이미지 센서 화소의 전달 트랜지스터 구조 개선에 관한 것이다.
CMOS 이미지 센서는 빛 에너지를 전기적인 신호로 변환하는 수많은 화소(pixel)를 포함하는 집적회로가 내장된 반도체 소자로서, 디지털 카메라, PC 카메라, 지문인식장비, 휴대전화, 장난감, 우주항공분야, 초소형 비행체의 영상 촬영 장치 등에 널리 사용되고 있다.
CMOS 이미지 센서로는 4개의 트랜지스터(Tr)와 1개의 광 다이오드가 하나의 화소를 구성하는 4-Tr 구조를 가장 많이 사용하는데, 4-Tr 구조의 경우 CCD (촬상소자)와 마찬가지로 출력단으로 부유 확산 노드(floating diffusion node)를 이용하므로 이미지 끊김(image lagging)이 발생할 가능성이 높다. 이러한 이미지 끊김 문제를 해결하기 위하여 광 다이오드 상단에 포토 게이트라는 전극을 올려 축적된 신호를 출력 노드로 잘 전달될 수 있는 구조가 제안되어 있으나, 포토 게이트를 폴리 전극으로 이용할 경우 제조된 소자의 광 응답 특성이 나빠지는 단점이 있으며 이를 극복하기 위해 투과 전극을 사용해야 한다는 번거로움이 있다.
종래 4-Tr 구조의 CMOS 이미지 센서 화소에서 전달 트랜지스터와 광 다이오드는 도 1과 같이 형성된다.
도 1에서 보는 것처럼, 4-Tr 구조의 CMOS 이미지 센서 화소의 전달 트랜지스터(5)는 기판의 P형 웰(10) 위에 분리 산화막 또는 게이트 산화막(2)을 형성하고 이 게이트 산화막(2) 위에 게이트 전극(4)을 형성한 다음 P형 웰 내부에 이온 주입 공정으로 형성되는 소스/드레인 영역(12, 14)로 구성된다. 전달 트랜지스터(5)의 제1 소스/드레인 영역(12)은 광 다이오드(PD) 영역과 공유된다. 전달 트랜지스터(5)의 제2 소스/드레인 영역(14)은 LDD (Lightly Doped Drain) 구조로 되어 있다. LDD 구조는 게이트 전극(4)의 측벽에 형성되어 있는 절연막 스페이서(6)가 이온 주입 공정에서 기판 표면의 일부 영역으로는 이온이 주입되지 못하게 하는 장벽층 역할을 하도록 함으로써 생성될 수 있는데, 도 1의 전달 트랜지스터(5)에서는 게이트 전극(4)의 왼쪽에 있는 스페이서에 의해 제2 소스/드레인 영역(14)에 고농도의 N+ 영역과 저농도의 N- 영역(16)이 형성된다. 제2 소스/드레인 영역(14)에서 N+ 영역은 도핑 농도가 1E20~21/cm3 이고 N- 영역(16)의 도핑 농도는 1E19~20/cm3 이다. 한편, 광 다이오드(PD) 쪽에 형성되어 있는 제1 소스/드레인 영역(12)에는 고농도 도핑에 의한 광 다이오드의 누설 전류를 방지하기 위하여 고농도 도핑을 하지 않고, N- 영역(16)과 동일한 농도의 N형 도핑을 한다(이것을 ‘PDN 영역’이라고도 한다). 그 다음 게이트 전극(4)의 오른쪽에 있는 스페이스를 장벽층으로 하여 광 다이오드(PD) 영역의 기판 표면에 저농도의 P형 불순물을 주입하여 P-형 PDP 영역(18)을 형성한다. PDP 영역(18)은 표면누설(surface leakage)를 줄이기 위한 것이다.
이러한 종래 구조에서는 기판 표면쪽의 채널 영역(즉, 게이트 전극(4) 바로 아래의 기판 영역)과 접하는 PDN 영역(12)의 농도가 상대적으로 낮아 전달 트랜지스터(5)의 채널을 형성할 때 전하(주로 전자)의 전달 능력이 미흡하게 되어 CMOS 이미지 센서의 특성에 나쁜 영향을 주게 된다.
이를 방지하기 위하여 도핑 농도나 에너지를 조절하여 실리콘 기판 표면쪽의 PDN 농도를 높이게 되면 전하 전달 능력은 높일 수 있지만, 광 다이오드 고유의 전하 저장 능력이나 광전자 수집 능력에 직접적인 영향을 주므로 이 방법을 채택하기는 어렵다.
본 발명의 목적은 CMOS 이미지 센서의 전하 전달 특성을 개선하는 것이다.
본 발명의 다른 목적은 CMOS 이미지 센서 화소의 채널 저항을 낮추고 광 다이오드 영역 사이의 전위장벽을 줄이는 것이다.
본 발명에 따른 CMOS 이미지 센서의 화소를 제조하는 방법은 광 다이오드 영역과 전달 트랜지스터를 포함하며, 전달 트랜지스터의 제1 소스/드레인 영역은 광 다이오드 영역과 공유된 화소에 적용되며, (A) 광 다이오드 영역과 전달 트랜지스터가 형성될 P형 기판 전면에 N-2 이온주입을 하여 기판 표면에 N-2 영역(150)을 형성하는 단계와, (B) 전달 트랜지스터의 제2 소스/드레인 영역만 개방되도록 한 상태에서 N+ 이온주입을 하여 기판에 N+ 영역(160)을 형성하는 단계와, (C) 광 다이오드 영역만 개방되도록 한 상태에서 이온주입을 하여 기판 내부에 PDN 영역(170)을 형성하는 단계와, (D) 광 다이오드 영역만 개방되도록 한 상태에서 이온주입을 하여 기판 표면에 PDP 영역(190)을 형성하는 단계와, (E) 열공정을 통해 PDN 영역이 기판 표면까지 확산되도록 하여 PDN/N-2 확산 영역을 형성하는 단계를 포함한다.
이러한 방법으로 제조된 CMOS 이미지 센서 화소의 전달 트랜지스터는 P형 기판에 형성된 제1 소스/드레인 영역, 제2 소스/드레인 영역과 기판 위에 형성된 게이트 전극을 포함하며, 게이트 전극 아래의 제1 소스/드레인 영역과 제2 소스/드레인 영역 사이에는 게이트 전극에 소정의 바이어스 전압이 인가된 경우 채널 영역이 형성되고, 제1 소스/드레인 영역에는 기판 내부에서 기판 표면쪽으로 확산된 PDN/N-2 확산 영역이 형성되어 있고, 채널 영역은 광 다이오드 영역 쪽의 기판 표 면에 형성되어 있는 PDN/N-2 확산 영역과 접하고 있다.
본 발명의 다른 실시예에 따르면, PDN 영역을 형성하기 전에 또는 형성한 후에 N-2 이온주입을 하는 것도 가능하며, PDN 영역(170)을 열확산 한 다음 N-2 이온주입을 하여 PDN/N-2 확산 영역을 형성할 수도 있고, PDN 영역을 먼저 형성한 다음 N+ 이온 주입을 진행하는 것도 가능하다.
본 발명에서 N- 영역은 비소(As)를 10keV 에너지, 3E14/cm2 (또는 E19/cm3)의 농도로 이온주입하여 형성될 수 있고, N-2 영역은 주입 이온을 인(Phosphorous)으로 하는 경우 도핑 농도를 1E16/cm3~1E17/cm3으로 하고 이온주입 에너지를 10KeV~50KeV로 하며, 주입 이온을 비소(arsenic)로 하는 경우 도핑 농도를 1E16/cm3~1E17/cm3으로 하고 이온주입 에너지를 30KeV 이하로 이온주입함으로써 형성될 수 있으며, N+ 영역은 이온주입을 비소(As), 에너지를 65 KeV, 도핑 농도를 E20/cm3~E21/cm3의 범위로 이온주입하여 형성될 수 있으며, PDN 영역(170)은 인(Ph)을 주입이온으로 하고, 100~160 KeV의 에너지, E16/cm3 (또는 3E12/cm2) 이하의 도핑 농도로 이온주입하여 형성될 수 있고, PDP 영역은 BF2를 주입이온으로 하고 20KeV의 에너지, E16/cm3 (또는 2E12/cm2) 이하로 이온주입함으로써 형성될 수 있다.
　　　　
구현예
이하 도면을 참조로 본 발명의 구현예에 대해 설명한다.
도 2는 본 발명이 적용될 수 있는 CMOS 이미지 센서의 단위 소자인 센서 화소의 회로 구성도이고, 도 3은 센서 화소의 레이아웃 도면이다. 도 2와 도 3을 참조로 CMOS 이미지 센서의 단위 소자인 센서 화소의 동작에 대해 설명한다.
센서 화소는 도 2와 도 3에서 보는 것처럼 1개의 광 다이오드(30)와 4개의 트랜지스터 즉, 전달 트랜지스터(32), 리셋 트랜지스터(36), 구동 트랜지스터(38), 선택 트랜지스터(40)로 구성된다. 전달 트랜지스터(32)와 리셋 트랜지스터(36)가 턴온(turn on)되면 VDD가 광 다이오드(30)로 전달된다. 그 다음 전달 트랜지스터(32)와 리셋 트랜지스터(36)를 턴 오프하고, 일정 시간 동안 광 다이오드(30)에서 광집적 시간을 가지는데, 광집적은 외부에서 수광부인 광 다이오드(30)에 빛이 입사하면 이에 비례하여 전자-정공쌍(EHP: Electron Hole Pair)이 생성되는 과정을 말한다. 이렇게 생성된 신호 전하에 의하여 전달 트랜지스터(32)의 소스는 그 전위가 생성된 신호 전하의 양에 비례하여 변한다. 전달 트랜지스터(32)의 게이트에 입력되는 신호 Tx에 의해(예컨대, 고전압의 Tx 신호에 의해) 전달 트랜지스터(32)가 턴온되면, 축적된 신호 전자는 부유 확산 노드(34, FD)로 전달되며, 전달되는 신호 전하량에 비례하여 FD 노드(34)의 전위가 변한다. FD 노드(34)의 전위 변화에 따라 구동 트랜지스터(38)의 게이트 바이어스가 변하는데, 이것은 결국 구동 트랜지스터(38)의 소스 전위의 변화를 초래하게 된다. 구동 트랜지스터(38)는 소스 폴로워(source follower) 트랜지스터로서, 일종의 신호 증폭기의 역할을 하며, 잡 음이나 잔류전하량을 개선하는 역할도 한다. 이 때 선택 트랜지스터(40)가 게이트 신호 Sx에 따라 턴온되면 출력 Vout을 통해 데이터를 읽게 된다. 리셋 트랜지스터(36)는 게이트 신호 Rx에 의해 턴온/턴오프가 제어되는데, 리셋 트랜지스터(36)가 턴온되면 FD 노드(34)는 VDD가 되어 기준값을 검출하고 다음으로 감지한 신호를 기다리게 된다. 즉, 리셋 신호는 센서 화소를 초기화하는 역할을 한다.
이러한 센서 화소의 동작 설명을 통해 알 수 있는 것처럼, 전달 트랜지스터(32)의 전하 전달 능력은 광 다이오드(30)에서 감지한 광 신호를 최종 출력단 Vout에서 전기적 신호로 출력하는 데에 매우 중요하며, 이것은 전체 CMOS 이미지 센서의 특성에 큰 영향을 준다. 특히 광 다이오드(30)에서 생성된 EHP는 전달 트랜지스터(32)가 턴온되는 순간 전달 트랜지스터(32)의 소스로 입력되고, 채널을 통해 전달 트랜지스터(32)의 드레인(즉, FD 노드)로 전달되는데, 이러한 전달 트랜지스터(32)의 EHP 전달 특성이 나쁘면 전달 과정에서 전하가 손실되거나 변형될 수 있다.
도 4a~4d는 본 발명에 따른 전달 트랜지스터의 제조 공정을 보여주는 단면도이다.
먼저 도 4a를 참조하면, 기판 또는 P형 웰(100)에 분리 산화막 또는 게이트 산화막(110)을 도포하고 그 위에 게이트 전극(120)을 패턴 형성한다. 게이트 산화막(110)과 게이트 전극(120)은 통상적인 방법으로 패턴 형성될 수 있다. 그 다음 감광막(photoresist)을 도포하고 사진식각 공정을 통해 제2 소스/드레인 영역(140)만 개방되도록 감광막 패턴층(131)을 형성한다. 감광막 패턴층(131)을 마스크로 하여 1차 이온주입(132)을 하여 제2 소스/드레인 영역에 N- 영역(140)을 형성한다. 여기서 1차 이온주입(132)은 예컨대, 비소(As)를 10keV 에너지, 3E14/cm2 (또는 E19/cm3)의 농도로 진행할 수 있다.
다음으로 도 4b에서 보는 것처럼, 감광막(131)을 제거하고 기판 전면에 2차 이온주입(134) 공정을 하여 N-2 영역을 형성한다. 2차 이온주입(134)은 매우 낮은 농도 예컨대 도핑 농도 1E16/cm3~1E17/cm3 (또는 1E11/cm2~5E11/cm2 )로 기판 표면에 얕게 이루어진다. 이와 같이 매우 낮은 도핑 농도로 진행되는 2차 이온주입(134)은 추가의 사진 공정 없이 기판 전면에 대해 이루어지므로, 제2 소스/드레인 영역(140)과 PD 영역(제1 소스/드레인 영역) 모두에 N-2 영역(150)이 형성된다.
N-2 영역(150)을 형성하는 2차 이온주입(134)은 주입 이온을 인(Phosphorous)으로 하는 경우에는 예컨대 도핑 농도를 1E16/cm3~1E17/cm3으로 하고 이온주입 에너지를 10KeV~50KeV로 하며, 주입 이온을 비소(arsenic)로 하는 경우에는 도핑 농도를 1E16/cm3~1E17/cm3으로 하고 이온주입 에너지를 30KeV 이하로 할 수 있다.
그 다음 도 4c에서 보는 것처럼, 게이트 전극(120)의 측벽에 스페이서(122)를 형성한 다음, 감광막(135)을 패턴 형성하여 PD 영역은 가리고 제2 소스/드레인 영역만 노출되도록 한 상태에서 3차 이온주입(136)을 하여 N+ 영역(160)을 형성한다. N+ 영역(160)은 MOS 트랜지스터에서 통상적인 소스/드레인 영역에 대응되며, LDD 구조로 형성된다. 이 3차 이온주입(136)은 예컨대 이온주입을 비소(As), 에너지를 65 KeV, 도핑 농도를 E20/cm3~E21/cm3의 범위로 진행할 수 있다. 게이트 전극(120)의 스페이서(122)는 게이트 전극 위에 산화막을 도포한 다음 이 산화막을 이방성 식각하여 게이트의 측벽에만 산화막이 남도록 하는 통상적인 방법으로 형성될 수 있다.
도 4d를 참조하면, 감광막(137)을 패턴 형성하여 전달 트랜지스터의 제2 소스/드레인 영역은 차단되고, PD 영역이 개방되도록 한 상태에서 4차 이온주입(138)을 하여 제1 소스/드레인 영역의 기판 내부에 PDN 영역(170)을 형성한다. 4차 이온주입(138)은 예컨대, 인(Ph)을 주입이온으로 하고, 100~160 KeV의 에너지, E16/cm3 (또는 3E12/cm2) 이하의 도핑 농도로 진행될 수 있다.
그 다음 도 4e에서 보는 것처럼, 감광막(139a)을 패턴 형성하여 전달 트랜지스터의 제2 소스/드레인 영역은 차단하고, PD 영역은 개방한 상태에서 5차 이온주입(139b)을 하여 기판 표면에 저농도의 PDP 영역(190)을 형성한다. 5차 이온주입(139b)은 예컨대, BF2를 주입이온으로 하고 20KeV의 에너지, E16/cm3 (또는 2E12/cm2) 이하의 도핑 농도로 진행될 수 있다. PDP 이온주입(139b)은 기판 표면 가까이에 얕은 P-형 영역(190)을 형성함으로써, 표면 누설을 줄이기 위한 것이며, 이온주입 에너지가 낮고 도핑 농도가 낮기 때문에, 감광막 패턴(139a)에 의해 게이트 전극(120)이 부분적으로 노출되더라도 문제가 되지 않는다.
PDP 영역(190)을 형성한 다음에 열공정을 진행하면, 전달 트랜지스터 및 PD 영역의 도펀트 프로파일(dopant profile)이 도 5에 나타낸 것처럼 된다. 한편, 열공정 이후 PDN/N-2 확산 영역(180)이 도 5에 나타낸 프로파일을 보이는 것은 기판 내부에 일정한 깊이로 형성되어 있던 PDN 영역(170)이 열공정으로 인해 도펀트가 가우시안(Gaussian) 분포로 상하로 확산되기 때문이다. 나머지 도핑 영역들(140, 160, 190)은 실리콘 기판(100) 표면에 형성되어 있기 때문에 열공정 이후에도 그 프로파일을 그대로 유지하면서 확산되는 데에 비해, PDN/N-2 확산 영역(180)은 PDN 영역(170)이 기판 내부에서 상하로 확산되면서 형성되기 때문에 도 5에 나타낸 프로파일을 나타낸다.
도 5에서 보는 것처럼, 본 발명에 따른 CMOS 이미지 센서 화소에서 전달 트랜지스터는 P형 기판(100)에 형성된 제1 소스/드레인 영역(PD), 제2 소스/드레인 영역과 기판 위에 형성된 게이트 전극(120)을 포함하며, 게이트 전극(120) 아래의 제1 소스/드레인 영역(140, 160)과 제2 소스/드레인 영역(PD) 사이에는 게이트 전극(120)에 소정의 바이어스 전압이 인가된 경우 채널 영역이 형성되고, 제1 소스/드레인 영역(140, 160) 에는 기판 내부에서 기판 표면쪽으로 확산된 PDN/N-2 확산 영역이 형성되어 있고, 채널 영역은 광 다이오드 영역 쪽의 기판 표면에 형성되어 있는 PDN/N-2 확산 영역과 접하고 있다. 또한, N-2 영역은 게이트 전극(120)의 스페이스(122) 아래의 기판 영역을 지나 게이트 전극(122) 아래의 채널 영역까지 뻗어 있다.
지금까지 설명한 것처럼 본 발명의 제1 구현예에 따르면, CMOS 이미지 센서 의 화소는 다음과 같은 공정을 거쳐 제조된다.
(S1) 제2 소스/드레인 영역만 개방되도록 한 상태에서 N- 이온주입.
(S2) 기판 전면에 N-2 이온주입.
(S3) 스페이서를 형성한 다음 제2 소스/드레인 영역만 개방되도록 한 상태에서 N+ 이온 주입.
(S4) PD 영역만 개방되도록 한 상태에서 N 이온주입을 하여 기판 내부에 PDN 영역(170) 형성.
(S5) PD 영역만 개방되도록 한 상태에서 P 이온주입을 하여 기판 표면에 PDP 영역(190) 형성.
(S6) 열공정을 통해 PDN 영역이 기판 표면까지 확산되도록 PDN/N-2 확산 영역(180) 형성.
한편, 본 발명의 제2 구현예에 따르면, 제1 구현예에서 설명했던 기판 전면에 N-2 이온주입을 하는 단계 S2를 단계 S4 다음에 진행하거나 단계 S4에서 함께 진행할 수도 있다. 즉, 도 4d에 나타낸 것처럼, 감광막(137)을 패턴 형성한 다음 전달 트랜지스터의 제2 소스/드레인 영역은 차단하고 PD 영역만 개방되도록 한 상태에서 4차 이온주입(138)을 하여 PDN 영역(170)을 형성하기 전에 또는 형성한 후에 N-2 이온주입을 하는 것도 가능하다. 이러한 실시예에 따르면, N-2 이온주입에 의해 형성되는 영역은 도 4b에 나타낸 것처럼 제1 소스/드레인 영역과 제2 소스/드레인 영역에 모두 형성되는 것이 아니라, 제1 소스/드레인 영역(즉, PD 영역쪽)에만 형성될 것이다.
본 발명의 제3 구현예에 따르면, PDN 영역(170)을 먼저 형성한 다음 N+ 이온 주입을 진행한다. 즉, 제3 구현예에서는 제1 구현예의 단계 S3과 단계 S4를 그 순서를 바꾸어 진행할 수 있다.
본 발명의 제4 구현예에 따르면, N-2 이온주입을 PDN 영역(170)을 열확산 한 다음에 진행하여 PDN/N-2 확산 영역(180)을 형성한다. 즉, 제4 구현예에서는 제1 구현예의 단계 S2가 단계 S6 다음에 진행된다.
지금까지 도면을 참조로 본 발명의 구현예에 대해 설명하였지만, 이것은 해당 기술분야에서 통상의 지식을 가진 자가 본 발명을 쉽게 이해하고 그대로 재현할 수 있도록 하기 위한 것이고, 발명의 범위를 제한하려는 것이 아니다. 해당 기술분야에서 통상의 지식을 가진 자라면 발명의 사상과 범위를 벗어나지 않고서도, 앞에서 설명했던 구현예를 여러 가지로 변형하거나 수정할 수 있다는 점을 쉽게 이해할 수 있을 것이다. 예컨대, 제1~제4 구현예는 모두 LDD 구조의 소스/드레인 영역을 중심으로 설명하였기 때문에, 제2 소스/드레인 영역에 N- 이온주입을 하는 단계와, 게이트 전극 양측벽에 스페이서를 형성하는 단계가 포함되어 있지만, 본 발명이 반드시 LDD 구조에만 한정되지는 않기 때문에, 이러한 단계를 생략하는 것은 얼마든지 가능하다.
본 발명에 따르면, 전달 트랜지스터의 채널 영역과 접하는 제1 소스/드레인 영역(즉, PD 영역쪽)에는 N-2 영역과 PDN 영역(170)이 확산된 PDN/N-2확산 영역(180)이 존재하기 때문에, 소스/드레인의 채널 저항 및 높은 전위 장벽을 낮출 수 있고, 따라서 전하 전달 능력을 개선할 수 있다. CMOS 이미지 센서에서는 PD에서 생성된 광전자를 얼마나 손실 없이 전달 트랜지스터에게 전달하느냐가 매우 중요한데, 본 발명과 같이 전하 전달 능력이 개선되면, CMOS 이미지 센서의 특성을 크게 향상시킬 수 있다.
본 발명에서 채널과 접하는 PD 영역에 형성된 N-2 영역은 도핑 농도가 낮기는 하지만, 종래 구조의 전달 트랜지스터 및 PD 영역과 비교할 때 거의 P 웰 농도 뿐이고 N- 농도가 없는 영역을 N-2 이온주입한 것이기 때문에, P 웰 농도를 상쇄시켜 저항 감소 효과가 많이 있다.

Claims (12)

  1. CMOS 이미지 센서의 화소를 제조하는 방법으로서,
    상기 화소는 광 다이오드 영역과 전달 트랜지스터를 포함하며, 전달 트랜지스터의 제1 소스/드레인 영역은 상기 광 다이오드 영역과 공유되며, 상기 방법은,
    상기 광 다이오드 영역과 전달 트랜지스터가 형성될 P형 기판 전면에 N-2 이온주입을 하여 기판 표면에 N-2 영역(150)을 형성하는 단계와,
    전달 트랜지스터의 제2 소스/드레인 영역만 개방되도록 한 상태에서 N+ 이온주입을 하여 기판에 N+ 영역(160)을 형성하는 단계와,
    상기 광 다이오드 영역만 개방되도록 한 상태에서 이온주입을 하여 기판 내부에 PDN 영역(170)을 형성하는 단계와,
    상기 광 다이오드 영역만 개방되도록 한 상태에서 이온주입을 하여 기판 표면에 PDP 영역(190)을 형성하는 단계와,
    열공정을 통해 상기 PDN 영역이 기판 표면까지 확산되도록 하여 PDN/N-2 확산 영역을 형성하는 단계를 포함하는 CMOS 이미지 센서 화소의 제조 방법.
  2. CMOS 이미지 센서의 화소를 제조하는 방법으로서,
    상기 화소는 P형 기판에 형성되는 광 다이오드 영역과 전달 트랜지스터를 포함하며, 전달 트랜지스터의 제1 소스/드레인 영역은 상기 광 다이오드 영역과 공유되며, 상기 방법은,
    전달 트랜지스터의 제2 소스/드레인 영역만 개방되도록 한 상태에서 N+ 이온주입을 하여 기판에 N+ 영역(160)을 형성하는 단계와,
    상기 광 다이오드 영역만 개방되도록 한 상태에서 이온주입을 하여 기판 내부에 PDN 영역(170)을 형성하는 단계와,
    상기 광 다이오드 영역만 개방되도록 한 상태에서 이온주입을 하여 기판 표면에 PDP 영역(190)을 형성하는 단계와,
    열공정을 통해 상기 PDN 영역이 기판 표면까지 확산되도록 하는 단계를 포함하며,
    상기 PDN 영역(170)을 형성하는 단계에서 광 다이오드 영역을 개방한 다음에 N-2 이온주입을 하여 기판 표면에 N-2 영역(150)을 형성함과 동시에 광 다이오드 영역에 PDN/N-2 확산 영역(180)이 형성되도록 하는 단계가 진행되는 것을 특징으로 하는 CMOS 이미지 센서 화소의 제조 방법.
  3. CMOS 이미지 센서의 화소를 제조하는 방법으로서,
    상기 화소는 P형 기판에 형성되는 광 다이오드 영역과 전달 트랜지스터를 포함하며, 전달 트랜지스터의 제1 소스/드레인 영역은 상기 광 다이오드 영역과 공유되며, 상기 방법은,
    전달 트랜지스터의 제2 소스/드레인 영역만 개방되도록 한 상태에서 N+ 이온주입을 하여 기판에 N+ 영역(160)을 형성하는 단계와,
    상기 광 다이오드 영역만 개방되도록 한 상태에서 이온주입을 하여 기판 내 부에 PDN 영역(170)을 형성하는 단계와,
    상기 광 다이오드 영역만 개방되도록 한 상태에서 이온주입을 하여 기판 표면에 PDP 영역(190)을 형성하는 단계와,
    열공정을 통해 상기 PDN 영역이 기판 표면까지 확산되도록 하여 PDN 확산 영역을 형성하는 단계와,
    기판 전면에 N-2 이온주입을 하여 기판 표면에 N-2 영역(150)을 형성함과 동시에 광 다이오드 영역에 PDN/N-2 확산 영역(180)이 형성되도록 하는 단계를 포함하는 것을 특징으로 하는 CMOS 이미지 센서 화소의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에서,
    상기 N+ 영역(160)을 형성하는 단계는 상기 PDN 영역(170)을 형성하는 단계 다음에 진행되는 것을 특징으로 하는 CMOS 이미지 센서 화소의 제조 방법.
  5. 제1항 내지 제3항 중 어느 한 항에서,
    상기 N+ 영역을 형성하는 단계 이전에는 제2 소스/드레인 영역만 개방되도록 한 상태에서 N- 이온주입을 하는 단계와, 게이트 전극의 양측벽에 스페이서를 형성하는 단계가 더 포함되는 것을 특징으로 하는 CMOS 이미지 센서 화소의 제조 방법.
  6. 제1항 내지 제3항 중 어느 한 항에서,
    상기 N-2 영역을 형성하기 위한 이온주입은 N형 불순물을 도핑 농도 1E16/cm3~1E17/cm3 (또는 1E11/cm2~5E11/cm2)로 기판 표면에 얕게 이온주입하는 것을 특징으로 하는 CMOS 이미지 센서 화소의 제조 방법.
  7. 제6항에서,
    상기 N형 불순물을 인(Phosphorous)으로 하는 경우에는 도핑 농도를 1E16/cm3~1E17/cm3으로 하고 이온주입 에너지를 10KeV~50KeV로 하며, N형 불순물을 비소(arsenic)로 하는 경우에는 도핑 농도를 1E16/cm3~1E17/cm3으로 하고 이온주입 에너지를 30KeV 이하로 하는 것을 특징으로 하는 CMOS 이미지 센서 화소의 제조 방법.
  8. 제1항 내지 제3항 중 어느 한 항에서,
    상기 PDN 영역을 형성하기 위한 이온주입은 N형 불순물을 E16/cm3 (또는 3E12/cm2) 이하의 도핑 농도 것을 특징으로 하는 CMOS 이미지 센서 화소의 제조 방법.
  9. 제1항 내지 제3항 중 어느 한 항에서,
    상기 PDP 영역을 형성하기 위한 이온주입은 P형 불순물을 E16/cm3 (또는 2E12/cm2) 이하의 도핑 농도로 주입하는 것을 특징으로 하는 CMOS 이미지 센서 화소의 제조 방법.
  10. CMOS 이미지 센서의 화소로서,
    상기 화소는 광 다이오드 영역과 전달 트랜지스터를 포함하며,
    상기 전달 트랜지스터는 P형 기판에 형성된 제1 소스/드레인 영역, 제2 소스/드레인 영역과 상기 기판 위에 형성된 게이트 전극을 포함하며,
    상기 게이트 전극 아래의 제1 소스/드레인 영역과 제2 소스/드레인 영역 사이이에는 게이트 전극에 소정의 바이어스 전압이 인가된 경우 채널 영역이 형성되고,
    상기 제1 소스/드레인 영역은 광 다이오드 영역과 공유되고, 제1 소스/드레인 영역에는 기판 내부에서 기판 표면쪽으로 확산된 PDN 확산 영역이 형성되어 있고,
    상기 채널 영역은 광 다이오드 영역 쪽의 기판 표면에 형성되어 있는 저농도의 N-2 영역과 접하는 것을 특징으로 하는 CMOS 이미지 센서 화소.
  11. 제10항에서,
    상기 게이트 전극 양쪽 측벽에는 스페이스가 형성되고 상기 N-2 영역은 스페이스 바로 아래의 기판 영역을 지나 채널 영역까지 뻗어 있는 것을 특징으로 하는 CPDN 이미지 센서 화소.
  12. 제10항의 화소를 포함하는 CMOS 이미지 센서로서,
    상기 전단 트랜지스터의 제2 소스/드레인 영역과 연결된 부유 확산 노드와 리셋 트랜지스터, 구동 트랜지스터, 선택 트랜지스터를 포함하며,
    상기 리셋 트랜지스터는 VDD 전원 단자와 상기 부유 확산 노드 사이에 연결되고,
    상기 구동 트랜지스터는 상기 부유 확산 노드에 연결된 게이트와 상기 VDD 전원 단자에 연결된 드레인을 포함하며,
    상기 선택 트랜지스터는 상기 구동 트랜지스터와 출력 단자 사이에 연결된 것을 특징으로 하는 CMOS 이미지 센서
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