KR20060072679A - 반도체 장치 제조방법 - Google Patents

Abstract

본 발명은 반도체 장치 제조방법에 관한 것으로, 특히 일정한 영역에서 형성하는 패턴의 수가 다른 영역에 비하여 상대적으로 적은 저밀도 패턴영역에 사진식각공정을 통해 메인 패턴을 형성하는 반도체 장치 제조공정에 있어서, 상기 메인 패턴이 형성되어 있는 활성 영역과 인접하는 비활성 영역 위에 상기 메인 패턴의 측면으로부터 소정거리 이격시켜 적어도 하나 이상의 더미 패턴을 함께 형성하도록 구성되어 있는 반도체 장치 제조방법에 관한 것이다. 이와 같이 구성되는 본 발명은 저밀도 패턴영역의 메인 패턴 측면에 디자인 룰에 따라 반도체 장치에 영향을 주지 않는 더미 패턴을 함께 형성함으로써, 실질적으로 저밀도 패턴영역을 고밀도 패턴영역 또는 중간밀도 패턴영역과 같은 패턴 밀도가 되도록 하여 공정 마진을 향상시키고, 패턴의 임계영역 균일도를 향상시켜 반도체 장치의 수율을 향상시킬 수 있는 효과가 있다.

더미패턴, 저밀도, 고밀도, 공정마진

Description

반도체 장치 제조방법{Manufacturing method for semiconductor device}

도 1은 일반적으로 반도체 장치의 밀도가 다른 패턴영역들을 설명하기 위해 나타낸 평면도.

도 2는 종래 기술에 따른 어시스트 피이처를 적용한 저밀도 패턴영역의 평면도.

도 3은 어시스트 피이처가 적용된 공정과 적용되지 않은 공정의 초점 깊이 공정 마진 차이를 보인 그래프.

도 4는 본 발명의 실시예에 따른 반도체 장치의 제조방법에 있어서 더미 패턴을 적용한 상태를 나타낸 평면도.

도 5는 본 발명과 종래기술의 식각 바이어스를 비교한 그래프.

도 6은 본 발명과 종래기술의 노광공정 마진을 비교한 그래프와 표.

-- 도면의 주요 부분에 대한 부호의 설명 --

1 : 게이트 패턴 2 : 활성 영역

3 : 비트라인 콘택 5 : 더미 패턴

6 : 비활성 영역

본 발명은 반도체 장치 제조방법에 관한 것으로, 특히 포토리소그래피 공정에서 형성할 패턴의 밀도가 상대적으로 다른 부분 중 낮은 부분에 더미 패턴을 마련하되, 활성 영역이 아닌 인접하는 비활성 영역 위에 형성하고자 하는 패턴의 크기와 동일한 크기를 가지는 더미 패턴을 마련하여 식각 바이어스의 조절을 용이하게 하고, 패턴의 공정마진을 향상시킬 수 있는 반도체 장치 제조방법에 관한 것이다.

일반적으로 반도체 장치의 제조공정은 특정한 박막을 증착하고, 포토리소그래피 공정을 통해 그 박막의 일부를 선택적으로 식각하여 원하는 형상의 패턴을 제조하는 과정을 포함한다.

이와 같은 과정에서 상기 패턴은 좁은 지역에 다수의 반복적인 패턴이 위치하는 고밀도 패턴영역, 넓은 지역에 소수의 패턴이 위치하는 저밀도 패턴영역, 그리고 고밀도와 저밀도의 중간밀도 패턴영역이 있을 수 있다.

도 1은 일반적으로 반도체 장치의 밀도가 다른 패턴영역들을 설명하기 위해 나타낸 평면도이다. 여기서, 도면부호 1은 메인 패턴인 게이트 패턴, 도면 부호 2와 3은 각각 활성 영역과 비트라인 콘택을 가리킨다.

또한, 도 1에서 A영역은 고밀도 패턴영역, B는 중간밀도 패턴영역, C는 저밀도 패턴영역을 나타낸다.

상기 저밀도 패턴영역(C)은 고밀도 패턴영역(A)에 비하여 포토리소그래피 공정에서의 공정마진이 저하되며 이를 보완하기 위하여 보다 작은 파장, 다양한 RET(Resolution Enhancement Technology) 공정을 사용하고 있으나, 저밀도 패턴영역(C)은 초점 깊이(depth of focus) 공정의 마진에서 현격한 감소 현상을 발생시킨다.

또한 저밀도 영역(C)의 패턴에 대한 식각과정에서 고밀도 영역의 패턴(A)에 비하여 상대적으로 큰 바이어스를 적용되어 노광공정에서 보다 작은 공정마진으로 구현해야 하며, 노광후 포토레지스트의 프로파일이 열화되기 때문에 임계영역 균일도 또한 크게 저하되는 문제가 있다.

종래에는 저밀도 패턴 영역(C)에 대한 임계영역 균일도 마진을 향상시키기 위하여 어시스트 피이처(assist feature)를 구비하는 노광 마스크를 이용하였다.

그러나 어시스트 피이처는 실제 웨이퍼 상에 패턴을 형성하는 것은 아니며, 상기 초점 깊이 공정마진을 향상시키는 것이 적기 때문에 식각 바이어스의 제어와 임계영역 균일도 개선에는 도움이 되지 않는다.

도 2는 종래 어시스트 피이처를 적용한 저밀도 패턴영역 형성의 예를 도시한 것으로, 이에 도시한 바와 같이 게이트 패턴(1)의 측면부에 광이 투과되는 어시스트 피이처(4)가 마련된다.

이러한 어시스트 피이처(4)는 메인 패턴인 게이트 패턴(1)에 비하여 그 폭이 대단히 작으며, 노광 마스크에서만 나타나며 실제 웨이퍼 상에서 패턴을 형성하는 것은 아니다.

도 3은 상기 어시스트 피이처(4)를 적용한 공정을 어시스트 피이처가 적용되지 않은 공정의 초점 깊이 공정 마진을 비교할 수 있도록 각 패턴의 밀도별 초점 깊이 공정마진을 나타낸 표이다.

이에 도시한 바와 같이 어시스트 피이처(4)가 적용된 공정의 저밀도 패턴영영의 초점 깊이 공정마진은 어시스트 피이처(4)가 적용되지 않은 공정에 비하여 개선되었으나, 고밀도 패턴영역과 중간 밀도 패턴영역에 비해서는 보다 많은 개선이 필요한 것을 알 수 있다.

상기와 같은 문제점을 감안한 본 발명은 저밀도 패턴영역에서도 초점 깊이 공정 마진을 향상시킬 수 있는 반도체 장치 제조방법을 제공함에 그 목적이 있다.

또한 본 발명은 저밀도 패턴영역의 식각 바이어스를 낮춰 임계영역 균일도를 보다 향상시킬 수 있는 반도체 장치 제조방법을 제공함에 다른 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명은 일정한 영역에서 형성하는 패턴의 수가 다른 영역에 비하여 상대적으로 적은 저밀도 패턴영역에 사진식각공정을 통해 메인 패턴을 형성하는 반도체 장치 제조공정에 있어서, 상기 메인 패턴이 형성되어 있는 활성 영역과 인접하는 비활성 영역 위에 상기 메인 패턴의 측면으로부터 소정거리 이격시켜 적어도 하나 이상의 더미 패턴을 함께 형성하는 것을 특징으 로 하는 반도체 장치 제조방법을 제공한다.

여기서, 상기 더미 패턴은 디자인 룰에 따라 상기 메인 패턴과의 이격거리, 더미 패턴 상호간의 이격거리 및 크기를 결정하는 것이 바람직하다.

또한, 상기 더미 패턴은 메인 패턴과 동일한 방향 또는 수직인 방향으로 형성하는 것을 바람직하다.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.

도 4는 본 발명의 실시예에 따른 반도체 장치의 제조방법에 있어서 더미 패턴을 적용한 상태를 나타낸 평면도로서, 이에 도시한 바와 같이, 저밀도 패턴영역에 메인 패턴인 게이트 패턴(1)을 형성하는 과정에서 그 게이트 패턴(1)의 측면으로부터 소정거리 이격된 위치 즉, 게이트 패턴(1)이 형성되어 있는 활성 영역(2)과 인접한 비활성 영역(6) 위에 복수의 더미 패턴(5)을 형성한다.

상기 더미 패턴(5)은 주위의 활성 영역(2), 비트라인 콘택(3) 등과의 디자인 룰을 고려하여 게이트 패턴(1)의 측면부에 소정의 거리 이격되도록 일정한 크기, 일정한 수로 형성한다.

예를 들어 메인 패턴인 게이트 패턴(1)의 크기가 150nm이고, 활성 영역(2)과 게이트 패턴(1) 사이의 디자인 룰이 100nm인 경우 활성 영역(2)의 끝단으로부터 100nm 이격된 위치인 비활성 영역 위에 게이트 패턴(1)과 동일 크기의 더미 패턴(5)을 형성한다.

또한 더미 패턴(5) 사이의 거리도 디자인 룰에 따라 적당하게 이격시켜야 한다.

상기 더미 패턴(5)의 형성에 따라 실질적으로 상기 저밀도 패턴영역은 중간밀도 또는 고밀도 패턴영역과 같은 밀도를 가질 수 있다.

상기 더미 패턴(5)은 앞서 설명한 종래 기술에 따른 어시스트 피이처를 사용하는 방식과는 달리 실제 웨이퍼 상에 형성되는 것이며, 이는 저밀도 패턴영역의 밀도를 실질적으로 높여 고밀도 또는 중간밀도 패턴영역과 같은 초점 깊이 공정 마진을 확보할 수 있게 된다.

식각 바이어스는 인접 패턴과의 밀도에 크게 의존하는 것이며, 식각 바이어스는 밀도가 높을수록 감소하는 것이며, 식각 바이어스의 값이 작을수록 높은 임계영역 균일도를 가질 수 있다.

본 발명에서는 더미 패턴(5)을 메인 패턴인 게이트 패턴(1)의 측면부에 마련하여 밀도를 높여 식각 바이어스를 줄일 수 있게 된다.

도 5는 본 발명과 종래기술의 식각 바이어스를 비교한 그래프로서, 이에 도시한 바와 같이 본 발명에 의한 식각 바이어스는 종래에 비하여 현저하게 감소하였음을 알 수 있다.

상기와 같이 식각 바이어스가 감소한 경우 얻어지는 효과는 목표한 임계영역 타겟이 150nm라고 가정하고, 식각 바이어스가 50nm이면, 노광공정에서 구현해야하는 임계영역은 100nm가 되며, 식각 바이어스가 그 보다 작은 20nm인 경우에는 노광공정의 130nm를 구현하면 되기 때문에 노광공정의 공정 마진을 향상시키는 것이 가능하다.

이와 같은 노광 공정의 공정마진의 차이를 도 6의 그래프와 표에 나타내었다.

상기 표에서 Isolated로 표시된 부분은 어시스트 피이처가 적용되지 않은 경우 저밀도 영역에서의 공정 마진을 나타내며, 종래기술은 어시스트 피이처가 적용된 것을 나타낸다.

이와 같이 본 발명은 초점 깊이 공정마진을 크게 향상시킴을 알 수 있다.

상기와 같은 공정마진의 향상은 반도체 장치의 수율과 직접적인 관계가 있으며, 본 발명은 공정마진의 향상으로 인해 반도체 장치의 수율을 향상시킬 수 있게 된다.

상기 더미 패턴(5)의 형성방향은 상기 게이트 패턴(1)과 동일한 방향이거나, 그 게이트 패턴(1)에 대하여 수직인 방향을 가지는 다수의 패턴을 형성하는 경우에도 동일한 효과를 얻을 수 있다.

이상에서는 본 발명을 특정의 바람직한 실시 예들을 들어 도시하고 설명하였으나, 본 발명은 상기한 실시 예들에 한정되지 않으며 본 발명의 개념을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의 해 다양한 변경과 수정이 가능하다.

상기한 바와 같이 본 발명은 저밀도 패턴영역의 메인 패턴 측면에 디자인 룰에 따라 반도체 장치에 영향을 주지 않는 더미 패턴을 함께 형성함으로써, 실질적으로 저밀도 패턴영역을 고밀도 패턴영역 또는 중간밀도 패턴영역과 같은 패턴 밀도가 되도록 하여 공정 마진을 향상시키고, 패턴의 임계영역 균일도를 향상시켜 반도체 장치의 수율을 향상시킬 수 있는 효과가 있다.

Claims (3)

1. 일정한 영역에서 형성하는 패턴의 수가 다른 영역에 비하여 상대적으로 적은 저밀도 패턴영역에 사진식각공정을 통해 메인 패턴을 형성하는 반도체 장치 제조공정에 있어서,

   상기 메인 패턴이 형성되어 있는 활성 영역과 인접하는 비활성 영역 위에 상기 메인 패턴의 측면으로부터 소정거리 이격시켜 적어도 하나 이상의 더미 패턴을 함께 형성하는 것을 특징으로 하는 반도체 장치 제조방법.
2. 제1항에 있어서,

   상기 더미 패턴은 디자인 룰에 따라 상기 메인 패턴과의 이격거리, 더미 패턴 상호간의 이격거리 및 크기가 결정되는 것을 특징으로 하는 반도체 장치 제조방법.
3. 제1항 또는 제2항에 있어서,

   상기 더미 패턴은 메인 패턴과 동일한 방향 또는 수직인 방향으로 형성하는 것을 특징으로 하는 반도체 장치 제조방법.

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