KR20060065525A

KR20060065525A - 잉크제트 기록 헤드용 기판, 구동 제어 방법, 잉크제트기록 헤드 및 잉크제트 기록 장치

Info

Publication number: KR20060065525A
Application number: KR1020050119539A
Authority: KR
Inventors: 다쯔오 후루까와
Original assignee: 캐논 가부시끼가이샤
Priority date: 2004-12-09
Filing date: 2005-12-08
Publication date: 2006-06-14
Also published as: TWI276547B; TW200621514A; KR100791851B1; JP4785375B2; JP2006159783A; US20060125871A1; CN100445097C; CN1796126A; US7775620B2

Abstract

본 발명에 따르면 잉크를 토출하기 위해 이용되는 열에너지를 발생시키기 위한 전기열 변환소자, 및 상기 전기열 변환소자를 구동하기 위한 구동 회로를 탑재한 잉크제트 기록 헤드용 기판으로서, 제1 전압 진폭 레벨의 입력 신호에 기초하여, 구동할 전기열 변환소자를 지정하기 위한 선택 신호를 제2 전압 진폭 레벨로 출력하기 위한 논리 회로; 상기 논리 회로로부터의 선택 신호에 기초하여 전기열 변환소자를 블록 단위로 구동하기 위한 구동 회로; 및 상기 구동 회로에서 1개의 선택 신호가 공급되는 모든 게이트를 구동 가능한 전류 공급 능력을 갖고, 상기 논리 회로와 상기 구동 회로의 사이에서 상기 선택 신호를 중계하는 버퍼 회로를 포함하는 잉크제트 기록 헤드용 기판이 제공된다.

펄스 진폭 변환, 잉크제트, 전기열 변환소자, 상승에지, 하강에지

Description

잉크제트 기록 헤드용 기판, 구동 제어 방법, 잉크제트 기록 헤드 및 잉크제트 기록 장치{SUBSTRATE FOR INK JET RECORDING HEAD, DRIVING CONTROL METHOD, INK JET RECORDING HEAD, AND INK JET RECORDING APPARATUS}

도 1은 제1 실시예에 따른 잉크제트 기록 헤드의 구성을 설명하는 도면.

도 2는 제1 실시예에 따른 잉크 토출용 히터에 전류를 공급하고 그 히터를 구동하기 위한 1 세그먼트의 등가 회로도.

도 3은 본 실시예의 시프트 레지스터(103) 구성을 도시한 도면.

도 4는 블록 선택 신호, 소자 구동 신호 및 각 구동 블록의 접속관계를 설명하는 도면.

도 5는 제2 실시예에 따른 잉크제트 기록 헤드용 기판을 설명하기 위한 도면.

도 6은 일반적인 잉크제트 기록 헤드용의 반도체 기판을 개략적으로 도시하는 도면.

도 7a는 잉크를 토출하기 위한 히터에 전류를 구동하기 위한 1 세그먼트의 등가 회로도.

도 7b는 인자 대상 화상 데이터를 일시적으로 저장하기 위한 시프트 레지스터 및 래치 회로의 1 비트에 상당하는 등가 회로도.

도 8은 시프트 레지스터(503)에 인자 정보를 보내고 히터에 전류를 공급하여 히터를 구동하는 일련의 동작을 설명하기 위한 타이밍도.

도 9는 펄스 진폭 변환 회로의 등가 회로를 도시한 도면.

도 10은 본 발명이 적용될 수 있는 잉크제트 기록 장치의 외관도.

도 11은 잉크제트 카트리지(IJC)의 상세한 구성을 나타내는 외관 사시도.

도 12는 3색의 컬러 잉크를 토출하는 기록 헤드(IJHC)의 입체적인 구조를 도시한 사시도.

도 13은 도 10에 도시한 잉크제트 기록 장치의 기록 제어를 위한 제어 구성을 도시한 도면.

도 14는 도 2의 회로 구성에서 AND 게이트(201)를 NOR 게이트로 대체 구성한 예를 도시한 도면.

<도면의 주요 부분에 대한 부호의 설명>

100: 잉크제트 기록 헤드용 기판

101: 히터/드라이버 어레이

102: 잉크 공급구(공급로)

103: 시프트 레지스터

104: 입력 회로

107: 디코더

110: 입력 단자

121: 온도 검지 블록

130: VHT 전압 발생 회로

140: 펄스 진폭 변환 회로

170: 버퍼 회로

[특허문헌] 미국 특허 제6,290,334호

본 발명은 잉크제트 기록 헤드용 기판, 잉크제트 기록 헤드 및 이 기록 헤드를 이용한 기록 장치에 관한 것으로, 특히 잉크를 토출하기 위해 필요한 열에너지를 발생시키는 전기열 변환소자 및 이 전기열 변환소자를 구동하기 위한 구동 회로를 동일한 기판 상에 형성한 잉크제트 기록 헤드 및 이 기록 헤드를 이용한 기록 장치에 관한 것이다.

일반적으로, 잉크제트 방식에 따르는 기록 장치에 탑재되는 기록 헤드의 전기열 변환소자(히터) 및 이 전기열 변환소자의 구동 회로는, 예를 들어 미국 특허 제6,290,334호 명세서에 개시되고 있는 반도체 프로세스 기술을 이용하여 동일 기판 상에 형성되어 있다. 또한, 이 구동 회로 외에 추가로, 이러한 기판의 상태, 예를 들어 기판 온도를 검지하기 위한 디지털 회로 등이 동일 기판 상에 형성되고 잉크 공급구가 기판의 중앙 부근에 배치되고 이 잉크 공급구를 사이에 두고 히터가 마주 대하고 있는 기록 헤드가 제안되어 있다.

도 6은 이러한 잉크제트 기록 헤드용 반도체 기판, 즉, 온도 검지를 위한 디지털 신호를 출력하는 회로를 포함하는 잉크제트 기록 헤드용의 반도체 기판을 개략적으로 도시하는 도면이다.

도 6에서, 참조번호 500은 히터 및 구동 회로가 반도체 프로세스 기술에 의해 일체로 형성되어 있는 기판이다. 참조번호 501은 히터/드라이버 어레이이며, 히터 및 드라이버 회로를 복수개 배치한 구성을 갖는다. 참조번호 502는, 기판 이면으로부터 잉크를 공급하기 위한 잉크 공급구이다.

또한, 참조번호 503은 기록 대상 인자 데이터(print data)를 일시적으로 유지하기 위한 시프트 레지스터이다. 참조번호 507은 디코더 회로이며, 히터/드라이버 어레이(501) 중의 히터를 각 히터 블록마다 구동하기 위한 히터 블록 선택 신호를 출력한다. 참조번호 504는 입력 회로이며, 시프트 레지스터(503) 및 디코더(507)에 디지털 신호를 입력하기 위한 버퍼 회로를 포함한다. 참조번호 510은 입력 단자이며, 논리 소자용 전압 VDD를 공급하기 위한 단자, 클럭 신호를 입력하기 위한 단자(CLK), 인자 데이터 등의 데이터를 입력하기 위한 단자 등을 포함한다.

도 8은 시프트 레지스터(503)에 인자 정보를 보내고 히터에 전류를 공급하여 히터를 구동하는 일련의 동작을 설명하기 위한 타이밍도이다.

CLK 단자에 입력된 클록 펄스에 동기하여 인자 데이터가 DATA_A 및 DATA_B 단자에 공급된다. 시프트 레지스터(503)는 공급된 인자 데이터를 일시적으로 저장하며, 래치 회로는 BG 단자에 인가되는 래치 신호에 응답하여 이 인자 데이터를 유지한다. 그 후, 원하는 블록으로 분할된 히터군을 선택하기 위한 블록 선택 신호, 및 래치 신호에 응답하여 유지된 인자 데이터(소자 선택 신호)가 매트릭스 형상으로 AND 연산되고, 전류 구동 시간을 직접 결정하는 HE 신호에 동기하여 히터 전류가 인가된다. 이 일련의 동작을 각 블록마다 반복하여 인자(printing)가 행하여진다.

도 7a는 잉크를 토출하기 위한 히터에 전류를 공급하기 위한 1 세그먼트의 등가 회로도이다. 도 7b는 인자될 화상 데이터를 일시적으로 저장하기 위한 시프트 레지스터와 래치 회로의 1 비트에 상당하는 등가 회로도이다.

여기서, AND 회로(601)에 입력되는 블록 선택 신호는, 거의 동일한 타이밍에서 구동 가능한 타이밍 블록으로 분할된 히터군을 선택하기 위하여 디코더(507)로부터 보내져 온 신호이다. 또한, AND 회로(601)에 입력되는 소자 선택 신호는, 시프트 레지스터(503)에 전송된 다음 래치 신호에 응답하여 유지된 화상 신호에 기초하는 신호이다. 인자 데이터에 따라 각 세그먼트를 선택적으로 턴온하기 위해서, 블록 선택 신호 및 소자 선택 신호는, AND 회로(601)에 의해 매트릭스 형상으로 AND 연산된다.

참조번호 605는 히터 구동용 전원으로서 기능하는 VH 전원 라인이며, 참조번호 606은 히터이며, 참조번호 607은 히터(606)를 통해 전류를 흘리기 위한 드라이버 트랜지스터이다. 참조번호 602는 AND 회로(601)의 출력에 응답하여 버퍼로서 기능하는 인버터 회로이다. 참조번호 603은 인버터 회로(602)의 전원으로서 기능하는 VDD 전원 라인이다. 참조번호 608은 인버터 회로(602)의 버퍼 출력을 수신하는 버퍼로서 기능하는 인버터 회로이다. 참조번호 604는 인버터 회로(608)를 포함 하는 버퍼에 전력을 공급하고 드라이버 트랜지스터의 게이트 전압을 공급하기 위한 전원으로서 기능하는 VHT 전원 라인이다.

일반적으로 인버터(602) 및 시프트 레지스터(503) 등은 디지털 회로이며, 기본적으로 Lo/Hi 펄스에 의해 동작된다. 또한, 기록 헤드의 원본 인자 정보의 인터페이스, 및 히터 구동을 위한 인가 펄스도 동일하게 디지털 신호이며, 이들 신호는 Lo/Hi 논리 펄스에 의해 외부와 송수신된다. 이들 논리 펄스의 진폭은 일반적으로 0V/5V 또는 0V/3.3V이다. 디지털 회로의 전원 VDD에는 이들 전압 중의 하나가 공급된다. 따라서, VDD 전압의 진폭을 갖은 펄스가 AND 회로(601)에 입력되고, 또한 2단의 인버터 회로(602)를 구비하는 버퍼를 통하여 다음 단의 인버터 회로(608)에 입력된다.

그 후단의 인버터 회로(608)도 논리 회로이지만 전단의 인버터(602)보다 높은 전압에서 동작한다.

한편, 드라이버 트랜지스터(607)는, 그 ON 상태에서의 저항값, 소위 온(ON) 저항이 작을수록 바람직하다. 이것은, 히터 이외의 부분에 의해 소비되는 전력을 최소화하면, 기판 온도의 상승을 방지하고 기록 헤드를 안정적으로 구동할 수 있기 때문이다. 드라이버 트랜지스터(607)의 온 저항이 크면, 이 부분을 통하여 히터 전류가 흐르는 것에 의한 전압 강하가 증가하여, 과도하게 높은 전압이 히터에 인가되어야 하므로, 과도한 전력이 소비되게 된다.

드라이버 트랜지스터(607)의 온 저항을 작게 하기 위해서는 드라이버 트랜지스터(607)의 게이트에 인가되는 전압을 높게 설정해야 한다. 이 때문에, 도 7a의 회로에서는 전압 VDD보다 높은 전압의 진폭을 갖은 펄스로 변환하기 위한 회로가 필요하게 된다. 그래서, 도 7a의 회로에서는, 전압 VDD보다도 높은 전압 VHT의 전원 라인(604)이 제공된다. VDD 전압의 진폭을 갖은 펄스로 입력된 세그먼트 선택 신호(히터를 선택적으로 구동하는 신호)가, 인버터 회로(608)를 포함하는 버퍼 회로에 의해서 전압 VHT의 진폭을 갖은 펄스로 변환되다. 전압 VHT의 진폭을 갖은 펄스로 변환한 후, 이 펄스는 드라이버 트랜지스터(607)의 게이트에 인가된다. 즉, 도 7a에 도시한 바와 같이, VDD의 전압 진폭(논리 회로 구동용 전압)의 펄스에 의해 이들 신호는 외부와 송수신되며 내부 디지털 회로에서의 신호 처리가 행해진다. 그리고, 각 세그먼트에 회로(펄스 진폭 변환 회로)가 부가된다. 이 회로는 드라이버 트랜지스터(607)의 게이트가 구동되기 직전에 VHT의 전압 진폭(소자 구동용 전압)의 펄스로 신호를 변환한다.

일반적으로, 기록 헤드는 고밀도로 배열된 복수의 세그먼트를 갖는다. 그러므로, 예를 들어 세그먼트들을 600dpi의 밀도로 배열하는 경우, 배열 방향의 세그먼트 폭은 대략 42.3㎛에 한정된다. 이 피치 중에, 각 세그먼트를 구동하기 위한 도 7a의 회로를 전부 넣으려고 한 경우, 각 세그먼트는 그 배열 방향과 수직한 방향에 그 소자의 갯수에 상당하는 큰 면적을 필요로 하게 된다. 그 면적은 보다 낮은 배열 밀도를 갖는 구성에 비하여 크다.

도 9는 도 7a의 펄스 진폭 변환 회로의 구체적 구성을 도시한 등가 회로도이다. 도 9에 도시한 바와 같이, 펄스 진폭 변환 회로, 특히 점선으로 나타낸 레벨 변환부는 다수의 트랜지스터에 의해서 구성되기 때문에, 큰 칩 면적이 필요하다.

이러한 구성을 갖는 기록 헤드용 기판의 레이아웃의 경우, 각 세그먼트마다 부가되는 펄스 진폭 변환 회로는 각 세그먼트의 길이를 증대시키게 됨으로써, 칩 사이즈의 증대 및 비용 상승을 가져온다. 구체적으로, 전술한 레이아웃에서는, 세그먼트 어레이에 수직한 방향으로 칩이 연장하므로, 칩 사이즈가 현저하게 증대된다. 또한, 각 세그먼트마다 펄스 진폭 변환 회로를 부가하는 경우, 예를 들어 세그먼트 수가 256개인 경우, 필요한 버퍼 회로의 수는 적어도 256개의 인버터와 같아진다. 이러한 구성은 수율을 떨어뜨리고 회로 구성을 복잡하게 하여, 비용 상승을 가져온다.

본 발명은 상기한 문제점을 고려하여 고안된 것이다. 본 발명의 목적은, 각 세그먼트의 배열 방향에 대하여 수직한 방향의 길이를 증대시키지 않고, 논리 구동용 전압을 소자 구동용 전압으로 변환하는 회로 구성을 제공함과 함께, 펄스 진폭 변환 회로에서의 펄스 에지의 라운딩(완만)을 억제하여 잉크의 토출 특성을 향상시키는 것에 있다.

본 발명의 다른 목적은, 펄스 진폭 변환 회로, 및 기판 상에 형성되는 소자 수를 줄임으로써 수율을 향상시키고 회로 구성을 간소화하는 것에 있다.

본 발명의 일면에 따르면, 상기의 목적을 달성하기 위한 잉크제트 기록 헤드용 기판은 이하의 구성을 갖는다.

잉크를 토출하기 위해 이용되는 열에너지를 발생시키기 위한 전기열 변환소 자, 및 상기 전기열 변환소자를 구동하기 위한 구동 회로를 탑재한 잉크제트 기록 헤드용 기판으로서, 상기 기판은,

제1 전압 진폭 레벨의 입력 신호에 기초하여, 구동할 전기열 변환소자를 지정하기 위한 선택 신호를 제2 전압 진폭 레벨로 출력하는 논리 회로;

상기 논리 회로로부터의 선택 신호에 기초하여 전기열 변환소자를 블록 단위로 구동하는 구동 회로; 및

상기 구동 회로에서 1개의 선택 신호가 공급되는 모든 게이트를 구동 가능한 전류 공급 능력을 가지며, 상기 논리 회로와 상기 구동 회로의 사이에서 상기 선택 신호를 중계하는 버퍼 회로를 구비한다.

또한, 본 발명에 따르면, 상기 잉크제트 기록 헤드용 기판을 이용한 잉크제트 기록 헤드, 및 상기 잉크제트 기록 헤드를 이용한 잉크제트 기록 장치가 제공된다.

본 발명의 다른 특징 및 잇점들은 첨부된 도면을 참조한 아래의 상세한 설명으로부터 보다 명확해질 것이며, 도면에 있어서 유사한 참조부호로써 동일 내지 유사한 부분을 나타낸다.

본 명세서의 한 부분을 구성하는 첨부된 도면은 상세한 설명부와 함께 본 발명의 실시예를 예시하고 있으며 본 발명의 원리를 설명하는 기능을 한다.

<실시예>

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.

본 명세서에서, "기록(recording)"("프린트(printing)"라고 하는 경우도 있 음)이라 함은, 문자 및 도형을 포함한 유의의 정보를 형성하는 경우뿐만 아니라, 그 정보의 유의성 여부, 또한 인간이 눈으로 지각할 수 있는지의 여부를 막론하고, 널리 기록 매체 상에 화상, 모양, 패턴을 포함한 정보를 형성하는 것 또는 매체를 가공하는 것을 나타낸다.

또한, "기록 매체"라 함은, 일반적인 기록 장치에서 이용되는 종이만을 나타내는 것이 아니라, 잉크를 수용할 수 있는 매체도 포함한다. 예를 들어, 천, 플라스틱 필름, 금속판, 글래스, 세라믹스, 목재, 피혁 등을 이용할 수 있다.

또한, "잉크"("액체"라고 하는 경우도 있음)라 함은, 상기 "기록(프린트)"의 정의와 마찬가지로 널리 해석되어야 하며, 기록 매체 상에 가해져, 화상, 모양, 패턴 등을 형성하거나, 또는 기록 매체를 가공하거나, 또는 잉크를 처리(예를 들어, 기록 매체에 가해지는 잉크 중의 색제의 응고 또는 불용화)하는 액체를 나타낸다.

또한, "노즐"이라 함은, 달리 언급되지 않는 한, 토출구 내지 이것에 연결되는 액로 및 잉크 토출에 이용되는 에너지를 발생시키는 소자를 총칭하는 것이다.

또한, 아래의 설명에서 "소자 기체의 위"라 함은, 단순히 소자 기체의 위를 지시하는 것뿐만 아니라, 소자 기체의 표면, 표면 근방의 소자 기체 내측도 나타내는 것이다. 또한, 본 명세서에서 "빌트인(built-in)"이라 함은, 분리되어 있는 각 소자를 단순히 기체 상에 배치하는 것만을 나타내는 것이 아니라, 각 소자를 반도체 회로의 제조 공정 등에 의해 소자 기체 상에 일체적으로 형성 및 제조하는 것도 나타내는 것이다.

이하에 설명하는 실시예의 잉크제트 기록 헤드용 기판(이하, 헤드 기판이라 고도 함)에서는, 펄스 진폭의 전압 변환(도 7a 참조)을 AND 회로(601) 전단에서 행한다. 종래, 펄스 진폭의 전압 변환(도 7a 참조)은 드라이버 트랜지스터(607)의 게이트 단자 직전에서 행하였다. 즉, 각 세그먼트마다 디코더 출력(블록 선택)과 시프트 레지스터 출력(비트)을 AND 연산하기 전에 전압 변환이 수행된다. 따라서, 각 세그먼트마다 AND 연산을 수행하는 부분의 회로(AND 회로(601)에 상당)에는 논리 전압보다도 높은 전압이 인가된다. 이 때문에, 본 실시예에서는 이 부분의 소자를 디코더 및 시프트 레지스터(S/R)와 같은 다른 논리 회로보다도 높은 내전압(withstand voltage)을 갖는 트랜지스터로 하고 있다. 이러한 구성에 의해, 각 세그먼트의 배열 방향에 대하여 수직한 방향의 길이를 증대시키지 않고, VDD 전압의 진폭을 갖은 펄스로 입력된 세그먼트 선택 신호를 VHT 전압의 진폭을 갖은 펄스로 변환할 수 있다. 특히, 본 실시예의 구성에서는, 디코더로부터의 출력 신호와 시프트 레지스터로부터의 신호를 AND 연산하기 전에, 펄스 진폭을 변환하기 때문에, 각 세그먼트마다 펄스 진폭 변환 회로를 부가할 필요가 배제된다. 그 결과, 펄스 진폭 변환 회로의 수를 시분할 구동을 위한 블록 수(디코더로부터의 신호의 출력 수)와 각 블록에 대응하는 데이터 수(시프트 레지스터로부터의 출력 수)의 합으로 줄일 수 있어, 수율을 향상시키고 회로 구성을 간소화시킬 수 있다.

<제1 실시예>

우선, 본 발명이 적용될 수 있는 잉크제트 기록 장치의 예를 설명한다. 도 10은 본 발명의 대표적인 실시예에 따른 잉크제트 기록 장치(1)의 구성의 개요를 나타내는 외관 사시도이다.

도 10에 도시한 바와 같이, 잉크제트 기록 장치(이하, 기록 장치라 함)는, 잉크제트 방식에 따라서 잉크를 토출함으로써 기록을 행하는 기록 헤드(3)를 탑재한 캐리지(2)를 갖는다. 캐리지 모터(M1)에 의해서 발생되는 구동력은 전달 기구(4)를 통해 캐리지(2)에 전달되어, 캐리지(2)가 화살표 A 방향을 따라 왕복이동하게 된다. 그리고, 기록지 등의 기록 매체(P)를 급지 기구(5)를 통하여 급지하여 기록 위치까지 반송한다. 그 기록 위치에서 기록 헤드(3)로부터 기록 매체(P)에 잉크를 토출함으로써 기록을 행한다.

기록 헤드(3)를 양호한 상태로 유지하기 위해, 캐리지(2)를 회복 장치(10)의 위치까지 이동시켜, 간헐적으로 기록 헤드(3)의 토출 회복 처리를 행한다.

기록 장치(1)의 캐리지(2)에는 기록 헤드(3) 외에도 기록 헤드(3)에 공급되는 잉크를 수용하기 위한 잉크 카트리지(6)가 탑재되어 있다. 잉크 카트리지(6)는 캐리지(2)로부터 착탈 가능하게 되어 있다.

도 10에 도시한 기록 장치(1)는 컬러 기록이 가능하다. 컬러 기록을 위해, 캐리지(2)에는 마젠타(M), 시안(C), 옐로(Y), 블랙(K)의 잉크를 수용하기 위한 4개의 잉크 카트리지가 탑재되어 있다. 이들 4개의 잉크 카트리지는 각각 독립적으로 착탈가능하다.

캐리지(2) 및 기록 헤드(3)는, 필요한 전기 접속을 이루고 유지하기에 적당한 접촉을 이룬 밀착면을 갖는다. 기록 헤드(3)는, 기록 신호에 응답하여 인가되는 에너지에 의해, 복수의 토출구로부터 잉크를 선택적으로 토출함으로써 기록을 행한다. 특히, 본 실시예의 기록 헤드(3)는 열에너지를 이용하여 잉크를 토출하는 잉크제트 방식을 채용하고 있다. 기록 신호에 응답하여 전기열 변환소자에 펄스 전압을 인가함으로써 대응하는 토출구로부터 잉크가 토출된다.

도 10에서, 참조번호 14는 기록 매체(P)를 반송하기 위해 반송 모터(M2)에 의해서 구동되는 반송 롤러이다.

또한, 전술한 예에서, 기록 헤드 및 잉크를 수용하는 잉크 카트리지는 분리 가능하다. 그러나, 이하에 설명한 바와 같이, 기록 헤드 및 잉크 카트리지를 일체화한 헤드 카트리지를 캐리지(2)에 탑재할 수도 있다.

도 11은 헤드 카트리지의 구성의 일례를 나타내는 외관 사시도이다. 도 10에서는 잉크 카트리지(6) 및 기록 헤드(3)가 서로 분리되어 있지만, 잉크 카트리지 및 기억 헤드를 일체화한 헤드 카트리지에도 본 발명의 잉크제트 기록 헤드용 기판을 적용할 수 있다.

도 11에 도시한 바와 같이, 잉크제트 카트리지(IJC)는 블랙 잉크를 토출하는 카트리지 IJCK, 및 C, M, Y의 3색의 컬러 잉크를 토출하는 카트리지 IJCC로 구성되어 있다. 이들 2개의 카트리지는 서로 분리가 가능하며, 각각 독립적으로 캐리지(2)로부터 탈착이 가능하다.

카트리지 IJCK는 블랙 잉크를 수용하는 잉크 탱크(ITK) 및 블랙 잉크를 토출하여 기록하는 기록 헤드(IJHK)로 이루어져 있다. 이들 잉크 탱크(ITK) 및 기록 헤드(IJHK)는 일체형으로 구성되어 있다. 마찬가지로, 카트리지 IJCC는 C, M, Y의 3색의 컬러 잉크를 수용하는 잉크 탱크(ITC) 및 이들 컬러 잉크를 토출하여 기록하는 기록 헤드(IJHC)로 이루어져 있다. 이들 잉크 탱크(ITC) 및 기록 헤드(IJHC)는 일체형으로 구성되어 있다. 본 실시예에서는 카트리지 내의 잉크 탱크에 잉크가 충전되어 있다.

또한, 도 11로부터 알 수 있는 바와 같이, 블랙 잉크를 토출하는 노즐 열, 시안 잉크를 토출하는 노즐 열, 마젠타 잉크를 토출하는 노즐 열, 옐로 잉크를 토출하는 노즐 열은 캐리지 이동 방향으로 배열되어 있다. 또한, 노즐들은 캐리지 이동 방향에 대해 직교하는 방향으로 배열되어 있다.

다음으로, 이와 같이 구성된 기록 장치의 기록 헤드(3)에 이용되는 헤드 기판에 대하여 설명한다. 도 12는 3색의 컬러 잉크를 토출하는 기록 헤드(IJHC)의 입체적인 구조를 도시한 사시도이다.

도 12는 잉크 탱크(ITC)로부터 공급되는 잉크의 흐름을 도시한 것이다. 기록 헤드(IJHC)에는 C, M, Y 각각의 잉크를 공급하는 잉크 채널(33C, 33M, 33Y)이 구비되어 있다. 그리고, 잉크 탱크(ITC)는 각각의 잉크 채널에 기판의 이면측으로부터 잉크를 공급하는 공급로(도시 생략)가 구비되어 있다.

이들 잉크 채널을 통과한 후, C, M, Y 각각의 잉크는, 잉크 유로(31C, 31M, 31Y)를 통해 기판 상에 설치된 전기열 변환소자(히터)(41)에 유도된다. 전기열 변환소자(히터)(41)가 후술하는 회로를 통하여 통전되면, 전기열 변환소자(히터)(41) 상의 잉크가 가열된다. 이 열에 의해 잉크가 비등하면, 거품(bubble)에 의해서 토출구(32C, 32M, 32Y)로부터 잉크 액적(30C, 30M, 30Y)이 토출된다.

도 12에서, 참조번호 51은 후술하는 전기열 변환소자, 이것을 구동하는 각종 회로, 메모리, 및 캐리지(HC)와의 전기적 접점으로서 기능하는 각종 패드 및 각종 신호선이 형성되어 있는 헤드 기판이다.

또한, 1개의 전기열 변환소자(히터)와 이것을 구동하는 MOS-FET를 통합하여 기록 소자라고 하며, 복수의 기록 소자를 총칭하여 기록 소자부라고 한다.

도 12에서는 컬러 잉크를 토출하는 기록 헤드(IJHC)의 입체적인 구조를 나타내고 있다. 블랙 잉크를 토출하는 기록 헤드(IJHK)도 마찬가지의 구조를 갖는다. 단, 그 구조는 도 12에 도시한 구성의 3분의 1이다. 구체적으로, 1개의 잉크 채널만 구비되며, 헤드 기판의 규모도 도 12에 도시한 구성의 대략 3분의 1이다.

다음으로, 상기 잉크제트 기록 장치의 제어 구성에 대하여 설명한다. 도 13은 도 10에 도시한 기록 장치의 제어 구성을 도시한 블록도이다.

도 13에 도시한 바와 같이, 컨트롤러(60)는 MPU(60a), 후술하는 제어 시퀀스에 대응하는 프로그램, 소요의 테이블, 그 밖의 고정 데이터를 저장한 ROM(60b)을 구비한다. 또한, 컨트롤러(60)에서, ASIC(60c)은 캐리지 모터(M1), 반송 모터(M2), 및 기록 헤드(3)를 제어하기 위한 제어 신호를 생성한다. RAM(60d)은 화상 데이터의 전개 영역 및 프로그램 실행을 위한 작업 영역을 제공한다. 시스템 버스(60e)는 MPU(60a), ASIC(60c), RAM(60d)을 서로 접속하여 데이터의 교환를 행한다. A/D 변환기(60f)는 이하에 설명하는 센서군으로부터의 아날로그 신호를 입력받아, 그 신호를 디지털 신호로 변환하고, 디지털 신호를 MPU(60a)에 공급한다.

도 13에서, 참조번호 61a는 화상 데이터의 공급원이 되는 컴퓨터(또는 화상 판독용의 리더, 디지털 카메라 등)이며 호스트 장치라고 총칭된다. 호스트 장치(61a)와 기록 장치(1) 사이에서는 인터페이스(I/F)(61b)를 통하여 화상 데이터, 커 맨드, 스테이터스 신호 등이 송수신된다.

또한, 참조번호 62는 조작자로부터 입력된 명령을 수신하기 위한 스위치들로 구성되는 스위치군이다. 스위치군(62)은 예를 들어, 전원 스위치(62a), 프린트 개시를 명령하기 위한 프린트 스위치(62b), 및 기록 헤드(3)의 잉크 토출 성능을 양호한 상태로 유지하기 위한 처리(회복 처리)의 기동을 지시하기 위한 회복 스위치(62c)를 포함한다. 참조번호 63은 장치의 상태를 검출하는 센서군이며, 홈 위치(h)를 검출하기 위한 포토커플러 등의 위치 센서(63a), 환경 온도를 검출하기 위해 기록 장치의 적절한 위치에 설치된 온도 센서(63b)를 구비한다.

또한, 참조번호 64a는 캐리지(2)를 화살표 A 방향을 따라 왕복 주사시키기 위한 캐리지 모터(M1)를 구동시키는 캐리지 모터 드라이버이며, 참조번호 64b는 기록 매체(P)를 반송하기 위한 반송 모터(M2)를 구동시키는 반송 모터 드라이버이다.

ASIC(60c)은 기록 헤드(3)에 의한 기록 및 주사 시에 RAM(60d)의 기억 영역에 직접 액세스하면서 기록 헤드에 대하여 기록 소자(히터)의 구동 데이터(DATA)를 전송한다.

다음으로, 이렇게 구성된 기록 장치의 기록 헤드에 이용되는 헤드 기판(소자 기체)에 대하여 상세히 설명한다. 특히, 헤드 기판(히터 보드) 상에 구축된 구동 회로의 구성을 중심으로 설명한다. 또한, 전술한 바와 같이, 헤드 기판의 위에는 각 기록 소자에 대응하는 잉크 토출구(30C, 30M, 30Y) 및 이 잉크 토출구에 연결된 유로(31C, 31M, 31Y)를 형성하는 부재(도시 생략)가 설치되어 있다. 이들 잉크 토출구 및 부재에 의해 기록 헤드가 구성된다. 그리고, 이 기록 소자 상에 공급되는 잉크를 기록 소자의 구동에 의해서 가열함으로써, 막 비등에 의해 기포가 발생되고 토출구로부터 잉크가 토출된다.

도 1은 제1 실시예에 따른 잉크제트 기록 헤드의 소자 기체의 구성을 설명하는 도면이다. 도 1에 도시한 소자 기체는 도 11의 기록 헤드(IJHK, IJHC)의 일부분을 구성한다. 참조번호 100은 히터 및 구동 회로를 반도체 프로세스 기술에 의해 일체로 형성하여 탑재하고 있는 기판이다. 이 소자 기체(100)는 잉크제트 기록 헤드용 기판(도 12의 51)에 상당하는 것이다. 참조번호 102는 기판 이면으로부터 잉크를 공급하기 위한 잉크 공급구(공급로)이다. 참조번호 101은 2개 이상의 히터 및 드라이버 회로를 배치한 히터/드라이버 어레이이다. 이 히터/드라이버 어레이(101)는 잉크를 토출하기 위한 전기열 변환소자인 히터 및 히터를 선택적으로 구동하기 위한 드라이버 어레이를 포함한다. 참조번호 103은 기록 대상 인자 데이터를 일시적으로 유지하기 위한 시분할 구동의 1 블록에 대응하는 데이터를 갖는 시프트 레지스터이다. 참조번호 107은 히터/드라이버 어레이 중의 히터를 각 히터 블록마다 선택 및 구동하기 위한 디코더 회로이다. 참조번호 104는 시프트 레지스터(103) 및 디코더(107)에 디지털 신호를 입력하기 위한 버퍼 회로를 포함하는 입력 회로이다. 참조번호 110은 입력 단자이다.

또한, 참조번호 130은 펄스 진폭 변환 회로에 공급하는 VHT 전압을 히터구동 전원 전압(VH)에 기초하여 발생시키는 VHT 전압 발생 회로이다. 여기서는 VH보다 낮은 전압을 VHT 전압으로서 발생시키고 있다. 참조번호 140은 VDD 전압 진폭의 디지털 신호를 VHT 전압 진폭을 갖는 드라이버 트랜지스터의 게이트 구동 펄스로 변환하는 펄스 진폭 변환 회로이다. 도 1에 도시한 바와 같이, 본 실시예의 펄스 진폭 변환 회로(140)는 디코더 회로(140)의 출력단 및 시프트 레지스터(103)의 출력단에 각각 설치된다. 참조번호 170은 버퍼 회로이며, 펄스 진폭 변환 회로(140)로부터의 각 출력 신호마다 설치되고, 히터/드라이버 어레이(101) 내의 해당 출력 신호가 접속되는 게이트의 수에 대응하는 용량을 갖는다.

참조번호 121은 온도 검지 블록이며, 반도체 기판(100)의 온도를 검지하기 위한 소자를 포함하여 구성된다. 또한, 기판의 상태를 모니터하기 위한 소자로서 기판의 온도를 검지하는 온도 검지 블록(121)을 예시하였다. 그러나, 전기열 변환소자의 저항값을 검지하기 위한 소자 또는 전류 구동용 트랜지스터의 동작 시의 저항값을 검지하기 위한 소자를 구비할 수도 있다. 또한, 복수 종류의 검지 소자를 설치할 수도 있고 설치하지 않을 수도 있다.

도 2는 제1 실시예에 따른 잉크 토출용 히터에 전류를 공급하고 구동하기 위한 1 세그먼트의 등가 회로도이다. 도 3은 인자 대상 화상 데이터를 일시적으로 저장하기 위한 시프트 레지스터 및 래치 회로의 1 비트에 상당하는 등가 회로도이다.

도 6 및 도 7a에 도시한 종래의 회로에서는, 펄스 진폭 변환 회로가 각 세그먼트(잉크 토출용 발열 소자)마다 부가되어 있다. 종래의 회로와 대조적으로, 도 1에 도시한 바와 같이, 본 실시예의 잉크제트 기록 헤드용 기판(100)에서는 펄스 진폭 변환 회로가 시프트 레지스터(103) 및 디코더(107)의 출력부에 부가되어 있다. 즉, 디코더 회로(107)의 출력 신호(블록 선택 신호) 및 시프트 레지스터 회로 (103)의 출력 신호(소자 선택 신호)를 AND 연산하기 전(최종의 논리 연산을 완료하기 전)에 펄스 진폭 전압이 높게 설정된다. 이 때문에, 도 2에 도시한 바와 같이, 각 세그먼트에는 진폭이 VHT 전압까지 증가된 펄스가 공급된다. 각 세그먼트에는 변환 회로가 필요하지 않기 때문에, 변환 회로에 해당하는 소자 면적이 불필요하다.

여기서, 각 세그먼트마다 AND 연산을 행하는 AND 회로(201)에는 높은 전압이 인가되기 때문에, 그 회로를 구성하는 트랜지스터를 보다 높은 내압 소자로 할 필요가 있다. 종래의 회로에서는 이 부분에 논리 전압에 상당하는 낮은 전압밖에 인가되지 않으므로, 이 부분은 낮은 내전압을 갖는 소자로 구성되고 있었다. 본 실시예에서는 이 부분을 다른 논리 회로를 구성하는 트랜지스터보다도 높은 내전압을 갖도록 한다. 구체적으로, AND 회로를 구성하는 트랜지스터를 높은 내전압 소자로 한다.

이러한 높은 내전압의 트랜지스터(MOS 트랜지스터)의 경우, 트랜지스터들의 크기가 낮은 내전압의 트랜지스터에 비하여 커진다. 그러나, 후술하는 바와 같이, 펄스 진폭 변환 회로(승압 회로(level converter))의 수를 줄일 수 있을 뿐만 아니라, 펄스 진폭 변환 회로를 각 세그먼트로부터 떨어진 위치에 배치할 수 있다. 이 때문에, 전체적으로 잉크제트 기록 헤드용 기판(100)의 크기를 소형화할 수 있다.

도 3은 본 실시예에 따른 시프트 레지스터(103) 및 펄스 진폭 변환 회로(140)의 구성을 도시한 도면이다. 도 7b에 도시한 시프트 레지스터의 회로 구성과 달리, 펄스 진폭 변환 회로가 출력단에 부가되어 있고, 여기서 펄스의 진폭이 VDD 전압으로부터 이것보다 높은 전압 진폭을 갖는 VHT 전압으로 변환된다.

시프트 레지스터(103) 및 디코더 회로(107)의 출력단의 수는 전체 세그먼트를 시분할 방식으로 구동하는 경우의 분할의 수에 의해서 결정된다. 이 경우, 대략 8∼32개의 분할이 얻어진다. 예를 들어, 256개의 세그먼트를 16 분할하는 경우(각 블록은 16개의 세그먼트를 갖는다), 필요한 펄스 진폭 변환 회로의 수는 16 * 2(시프트 레지스터측 및 디코더측) = 32개로 된다. 이것은 모든 세그먼트에 펄스 진폭 변환 회로를 부가한 경우에 얻어지는 256개의 회로에 대하여 상당히 줄어든 것이다. 이 때문에, 세그먼트의 배열 방향에 수직한 방향의 칩 길이(소자 기체의 길이)를 줄일 수 있다. 시프트 레지스터(103) 및 디코더 회로(107)에 펄스 진폭 변환 회로가 부가됨으로써, 배열 방향의 칩 길이가 늘어난다. 그러나, 이러한 칩 길이의 증가는 수직한 방향의 길이의 감소에 비해서는 미미한 것이므로, 전체적인 칩 면적은 감소된다.

또한, 도 1에 도시한 바와 같이, 펄스 진폭 변환 회로(140)의 출력에는 부하를 조정하기 위한 버퍼(170)가 접속되어 있다. 구체적으로, 버퍼(170)는 2개의 인버터로 구성된다. 도 3에 도시한 바와 같이, 버퍼(170)는 펄스 진폭 변환 회로의 출력단에 각 신호선마다 설치된다. 도 4에 도시한 바와 같이, 블록 선택 신호의 버퍼(170) 및 소자 선택 신호의 버퍼(170)는 양자 모두 복수의 AND 게이트에 접속된다.

펄스 진폭 변환 회로(140)의 출력에는 각 세그먼트마다 설치된 AND 회로의 게이트 전극들이 모두 용량성 부하로서 달려있다. 예를 들어, 도 4에 도시한 바와 같이, 1개의 블록 선택 신호는, 1개의 구동 블록(300) 내의 각 세그먼트에 대응하는 모든 AND 게이트(201)에 입력된다. 즉, 각 블록 선택 신호에는 1개의 구동 블록 내의 세그먼트의 수에 대응하는 AND 회로의 게이트 전극들이 용량성 부하로서 달려있다. 또한, 1개의 소자 선택 신호는 각 구동 블록의 1개의 AND 게이트에 접속된다. 즉, 각 소자 선택 신호에는, 전체 구동 블록의 수에 대응하는 AND 회로의 게이트 전극들이 용량성 부하로서 달려있다. 따라서, 1개의 펄스 진폭 변환 회로에 1개의 게이트 전극이 접속되는 도 7a에 도시한 구성에 비해, 펄스 진폭 변환 후의 파형이 CR 시상수에 의해서 완만해질 수 있다. 특히, 본 실시예에서와 같이 높은 전압으로 논리 동작이 수행되는 경우 및 다수의 세그먼트를 갖는 헤드의 경우에는 파형이 CR 시상수에 의해 크게 영향을 받는다.

펄스 에지가 완만해지면, 원하는 펄스 폭(시간)보다 짧은 펄스밖에 인가할 수 없기 때문에, 원하는 잉크 토출 특성을 얻을 수 없다. 버퍼 170은 이러한 문제를 해소하기 위해 부가한 조정용의 버퍼 회로이다. 버퍼 회로의 크기는 세그먼트의 수에 대응하는 용량에 대하여 충분한 구동력을 갖도록 설정(반도체 기판에 구축되는 회로의 크기를 늘린다)함으로써, 펄스 에지의 라운딩(완만)을 줄일 수 있고 히터를 보다 이상적으로 구동하는 할 수 있다. 버퍼 회로(170)는 다음과 같은 조건을 갖는다.

(a) 미리 정해진 상승/하강 특성(속도)을 유지하는 펄스 신호에 의해 필요한 수의 게이트를 모두 구동할 수 있는 것.

(b) 소자(인버터)의 용량 증가에 따른 기판 상에서의 면적의 증가를 미리 정 해진 허용 범위 내로 억제하는 것.

예를 들어, 256개의 노즐을 16개의 블록으로 분할하여 구동하는 경우 필요한 게이트의 수는 16개이다. 즉, 분할되는 블록의 수와 동일한 수의 게이트를 구동하게 된다. 인버터에 의한 면적 증가는 세그먼트의 배열 방향과 수직한 방향으로의 면적 증가에 비해서는 충분히 흡수될 수 있는 것이다. 이것은 변환 회로가 칩의 단부에 배치되기 때문이다. 본 실시예의 회로 구성에 따르면, 면적 증가의 허용 범위 내에서 충분한 전류 공급 능력(용량)을 갖는 버퍼 회로를 설치하는 것이 가능하다.

전술한 실시예에서는 버퍼(170)를 2개의 인버터로 구성했지만, 인버터의 수는 이것에 한정되는 것이 아니다. 예를 들어, 버퍼(170)가 1개의 인버터를 구비하고 도 2의 AND 게이트(201)를 NOR 게이트로 변경할 수도 있다. 도 14는 AND 게이트(201) 대신에 NOR 게이트(210)를 이용한 구성을 나타내고 있다. 또한, 예를 들어 도 3의 펄스 진폭 변환 회로(140)의 최종 단의 인버터(141)를 부하 조정 가능한 용량으로 하고, 버퍼(170)를 생략하는 것도 가능하다.

<제2 실시예>

도 5는 제2 실시예에 따른 잉크제트 기록 헤드용 소자 기체를 설명하기 위한 도면이다. 도 5에 있어서, 도 1과 동일한 구성에 대해서는 동일한 참조번호로써 지칭하며, 이에 대한 상세한 설명은 생략한다.

제2 실시예에서는, 펄스 진폭 변환 회로(140)를 입력 회로(104) 바로 다음에 삽입하고 있다. 본 실시예에서는, 입력 단자(CLK, DAT_A, DAT_B, BG, HE_A, HE_B 의 논리 입력 단자)와 동일한 수의 펄스 진폭 변환 회로만을 필요로 하므로, 칩 사이즈를 더욱 줄일 수 있다.

제1 실시예에서와 같이, 구동 회로(히터/드라이버 어레이(101))의 전단에 버퍼(170)를 접속함으로써, 펄스의 상승 및 하강 속도가 유지된다.

이상 설명한 바와 같이, 전술한 실시예에 따르면, 펄스 진폭의 전압 변환을 드라이버 트랜지스터의 게이트 단자 직전에 수행하고 있는 종래기술과 달리, 디코더 출력과 시프트 레지스터 출력을 AND 연산하기 전에 펄스 진폭의 전압 변환이 행해진다. 이러한 구성에 의해, 각 세그먼트의 배열 방향에 대하여 수직한 방향의 길이를 증대시키지 않고, VDD 전압의 진폭을 갖은 펄스로서 입력된 세그먼트 선택 신호를 VHT 전압의 진폭을 갖은 펄스로 변환할 수 있게 된다.

또한, 각 세그먼트마다 부가되는 펄스 진폭 변환 회로의 수를 대폭 줄일 수 있는 회로 구성을 실현할 수 있게 된다. 따라서, 칩 사이즈의 저감 및 소자 수의 감소에 의한 수율의 향상, 및 회로 구성의 간소화에 의한 비용 절감을 기대할 수 있다. 또한, 블록 선택 신호 및 소자 구동 신호에 응답하여 히터를 구동하는 구동 회로의 전단에 버퍼(170)를 삽입함으로써, 펄스 에지의 라운딩 및 인자 품질의 열화를 방지할 수 있다.

본 발명의 사상 및 범주를 일탈하지 않는 범위 내에서 본 발명의 다른 많은 실시예가 가능하므로, 본 발명은 첨부된 특허청구범위에 정의된 것들을 제외하고 특정 실시예에 국한되는 것으로 이해되어서는 안 된다.

본 발명에 따르면, 각 세그먼트의 배열 방향에 대하여 수직한 방향의 길이를 증대시키지 않고, 논리 구동용 전압을 소자 구동용 전압으로 변환하는 회로 구성을 제공할 수 있다. 또한, 본 발명에 따르면, 펄스 진폭 변환 회로의 수를 감소시키고, 기판 상에 형성되는 소자의 수를 감소시킴으로써, 수율을 향상시키고 회로 구성을 간소화할 수 있다.

Claims

잉크를 토출하기 위해 이용되는 열에너지를 발생시키기 위한 전기열 변환소자, 및 상기 전기열 변환소자를 구동하기 위한 구동 회로를 탑재한 잉크제트 기록 헤드용 기판으로서,

제1 전압 진폭 레벨의 입력 신호에 기초하여, 구동할 전기열 변환소자를 지정하기 위한 선택 신호를 제2 전압 진폭 레벨로 출력하기 위한 논리 회로;

상기 논리 회로로부터의 선택 신호에 기초하여 전기열 변환소자를 블록 단위로 구동하기 위한 구동 회로; 및

상기 구동 회로에서 1개의 선택 신호가 공급되는 모든 게이트를 구동 가능한 전류 공급 능력을 갖고, 상기 논리 회로와 상기 구동 회로의 사이에서 상기 선택 신호를 중계하는 버퍼 회로

를 포함하는 잉크제트 기록 헤드용 기판.
제1항에 있어서,

상기 논리 회로는, 상기 제1 전압 진폭 레벨의 입력 신호를 이용하여 상기 선택 신호를 생성하며, 이 선택 신호를 제2 전압 진폭 레벨의 선택 신호로 변환하며, 이 변환된 선택 신호를 출력하는 잉크제트 기록 헤드용 기판.
제1항에 있어서,

상기 논리 회로는, 상기 제1 전압 진폭 레벨의 입력 신호를 상기 제2 전압 진폭 레벨의 신호로 변환하며, 이 변환된 신호를 이용하여 상기 선택 신호를 생성하며, 이 선택 신호를 출력하는 잉크제트 기록 헤드용 기판.
제1항에 있어서,

상기 논리 회로는 최종 단에 인버터 회로를 포함하며,

상기 최종 단의 인버터 회로는 상기 버퍼 회로로서도 기능하는 잉크제트 기록 헤드용 기판.
제1항의 잉크제트 기록 헤드용 기판을 이용한 기록 헤드.
제5항에 있어서,

상기 기록 헤드는 잉크를 토출하여 기록을 행하는 잉크제트 기록 헤드인 기록 헤드.
헤드 카트리지에 있어서,

제6항의 잉크제트 기록 헤드; 및

상기 잉크제트 기록 헤드에 공급되는 잉크를 수용하기 위한 잉크 탱크

를 포함하는 헤드 카트리지.
제5항의 기록 헤드를 구비하는 기록 장치로서,

상기 기록 장치는 상기 기록 헤드를 이용하여 기록을 행하는 기록 장치.
제7항의 헤드 카트리지를 구비하는 기록 장치로서,

상기 기록 장치는 상기 헤드 카트리지를 이용하여 기록을 행하는 기록 장치.