KR20060060599A - 전자 부품 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 종래 기술보다 간단한 방법 또한 간단한 구조를 갖고, 높은 신뢰성의 전자 부품 및 그 제조 방법을 제공하는 것이다.
절연 기판(10)과, 절연 기판(10) 위에 직접 설치된 1개 이상의 캐패시터(12, 13) 및 인덕터(14)와, 캐패시터 및 인덕터의 상측 방향으로부터 이들을 접속하는 배선(15, 16, 17)과, 이들의 배선과 동일 종류의 도체로 절연 기판(10) 위에 형성된 외부 접속용 패드부(18∼21)를 갖는 전자 부품. 예를 들면, 전자 부품은 또한 캐패시터 및 인덕터를 피복하는 절연막을 갖고, 이 절연막 위에 상기 배선이 설치되어 있다.
절연 기판, 캐패시터, 인덕터, 배선, 패드부

Description

전자 부품 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 일 실시 형태를 나타내는 조감도.
도 2는 도 1에 도시한 실시 형태의 일부 확대조감도.
도 3은 본 발명의 실시예 1 내지 실시예 6의 전자 부품의 단면도.
도 4는 실시예 1의 구성 및 제조 방법을 도시하는 도면.
도 5는 실시예 2의 구성 및 제조 방법을 도시하는 도면.
도 6은 실시예 2의 다른 제조 방법을 도시하는 도면.
도 7은 실시예 3의 구성 및 제조 방법을 도시하는 도면.
도 8은 실시예 4의 구성 및 제조 방법을 도시하는 도면.
도 9는 실시예 5의 구성 및 제조 방법을 도시하는 도면.
도 10은 절연 기판의 재질과 인덕턴스의 특성과의 관계를 나타내는 그래프.
도 11은 도 1에 도시한 실시 형태를 갖는 IDP칩의 통과 특성(S21)을 도시하는 도면.
도 12는 도 1에 도시한 실시 형태를 갖는 IDP칩의 입력측 반사 특성(S11)을 도시하는 도면.
도 13은 도 1에 도시한 실시 형태를 갖는 IDP칩의 출력측 반사 특성(S22)을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 절연 기판
12, 13 : 캐패시터
14 : 인덕터
15, 16, 17 : 배선
18, 19, 20, 21 : 패드부
25, 26, 27 : 인덕터와 동일층의 배선
특허 문헌 1 : 일본 특개평 5-3404
특허 문헌 2 : 일본 특개평 4-61264
특허 문헌 3 : 미국 특허 제5,175,518
비특허 문헌 1 : Harrier A C Timans, et al., "MEMS for wireless communications : 'from RF-MEMS components to RF-MEMS-Sip", IMEC vzw. Division Microsystems, Components and Packaging, 2003, pp.S139-S163
본 발명은 전자 부품 및 그 제조 방법에 관한 것으로, 특히 와이어리스 커뮤니케이션으로 사용하는 RF(Radio Frequency) 시스템용 고주파 모듈용 디바이스 및 그 제조 방법에 관한 것이다. 이 종류의 디바이스 중에서도, 휴대 단말기에서의 RF 시스템에서는, 한층 더 고성능화, 경량화, 소형화, 저소비 전력화 그리고 저코스트화 등의 요구도 많다. 이들을 실현하기 위해, 인덕터나 캐패시터와 같은 패시브 디바이스(수동 부품)을 집적한 IPD(Integrated Passive Device, 집적화 수동 부품)의 사용이 불가결하게 되어 있고, 본 발명은 그 IPD의 구조와 제조 방법에 관한 것이다.
지금까지, 수동 소자를 기판 내에 내장, 집적함으로써 소형화가 도모되어 왔지만, 이 기술에서는, 한층 더 소형화, 저코스트화에의 대응이 어렵다. 예를 들면, LTCC(Low-temperature co-fired ceramic)를 이용한 다층 기판의 층간에 수동 소자를 형성하고, 그 위에 IC나 SAW 필터 등의 디바이스를 와이어로 접속하는 방법을 들 수 있다. 그러나, 소형화를 위해 한층 더 다층화가 필요해지고, 그것에 의하여 코스트의 증가와 설계의 난이도가 증가하는 경향이 있다. 따라서, 이들의 문제를 해결하기 위해, 세라믹, 글래스, 실리콘 등의 기판 위에 박막을 적층함으로써 수동 소자를 집적하는 IPD의 개발이 주목받기 시작하고 있다. 예를 들면, 비특허 문헌 1에 기재되어 있는 IPD는, 글래스 기판 위에 배선, 캐패시터를 형성하고, 그 위에 유전체층(저유전율 수지, 예를 들면 ε=2.65의 BCB)을 형성하고, 그것을 토대로 하여 스파이럴 인덕터를 형성한다. 또한, 인덕터 상에 다른 유전체를 형성함으로써 인덕터를 커버하고, 더욱 배선이나 다른 디바이스와 접속하기 위한 와이어나 범프를 형성하기 위한 패드를 형성한다. 이들의 프로세스 기술로 제작한 IPD 칩을 이용하여, SMT(Surface mount technology), CSP(Chip-scale package) 또한, SoC(System-on-chip)나 SiP(System-in-a-package) 등의 실장 기술과 조합하는 것에 의한 모듈에의 후면 장착, IC나 SAW 필터에의 다이렉트 마운트가 가능해지고, 그것에 의한 모듈의 대폭적인 저코스트화 및 소형화가 기대되고 있다. 또한, 비특허 문헌 1에는, IPD를 탑재한 RF 모듈의 여러가지의 형태가 제안되어 있다. 또한, IPD에 대해서는, 상기 비특허 문헌 1 외, 특허 문헌 1∼3에 기재된 형태가 알려져 있다.
그러나, 이러한 종래의 디바이스 구조에서는, 다수의 공정과 재료가 필요하여, 지나치게 코스트가 들기 때문에, 휴대 전화에 이용하는 저가격인 모듈에 사용하는 것을 목적으로 한 염가인 디바이스의 제작은 어렵다. 또한, 후막 유전체를 사용한 프로세스를 2회 이상 행한 후에, 도금 공정에서 사용한 금속막을 제거하는 공정도 많이 들어가기 때문에, 프로세스 조건의 안정화를 도모하는 것이 어렵다. 층수가 많기 때문에, 디바이스의 내열성 등의 신뢰성도 저하하는 원인으로 되어 있었다. 또한, 다층의 후막 유전체를 이용하는 공정이기 때문에, 얇은 기판을 이용한 경우에, 기판과 유전체의 열팽창 계수와의 차이에 의해서 기판이 크게 휘는 문제도 발생하여, 대구경의 기판을 이용한 프로세스를 행하는 데에 있어서의 방해로 되어 있었다. 덧붙여서, 배선의 일부에서는 스퍼터나 증착 등에 의해서 형성된 박막 금속을 사용하고 있기 때문에, 고주파에서의 표피 효과에 의한 저항값이 커져, 디바이스의 특성의 손실이 발생하는 원인으로 되어 있었다.
따라서, 본 발명은 상기 종래 기술의 문제점을 해결하여, 종래 기술보다 간 단한 방법 또한 간단한 구조를 갖고, 높은 신뢰성의 전자 부품 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은, 절연 기판과, 그 절연 기판 위에 직접 형성된 1개 이상의 캐패시터 및 인덕터와, 그 캐패시터 및 인덕터의 상측 방향으로부터 이들을 접속하는 배선과, 해당 배선과 동일 종류의 도체로 상기 절연 기판 위에 형성된 외부 접속용 패드부를 갖는 전자 부품이다. 캐패시터와 인덕터가 절연 기판 위에 직접 형성되어 있고, 또한 이들의 상측 방향으로부터 접속하는 배선과 동일 종류의 도체로 형성되는 패드부를 갖추고 있기 때문에, 간단한 구성으로 높은 신뢰성의 전자 부품을 실현할 수 있다.
이 전자 부품에서, 인덕터와 캐패시터의 하부 전극이 동일면 상인 구성으로 할 수 있다. 또한, 상기 캐패시터 및 인덕터를 피복하는 절연막을 갖고, 그 절연막 위에 상기 배선이 형성되어 있는 구성으로 할 수 있다. 또한, 상기 전자 부품은 상기 패드부의 표면을 제외하고, 컨포멀인 절연막에 의해서 피복되어 있는 구성으로 할 수 있다. 또한, 상기 배선이 상기 인덕터 및 캐패시터를 걸치도록 프리스탠딩 상태로 형성되어 있는 구성으로 할 수 있다. 또한, 상기 전자 부품은 더욱 저항을 포함하는 구성으로 할 수 있다. 또한, 상기 패드부는 상기 절연 기판의 볼록부 위에 형성되어 있는 구성으로 할 수 있다. 또한, 상기 패드부는 인덕터를 형성하는 층과 동일한 층, 및 상기 배선을 형성하는 층과 동일한 층의 2층으로 형성되어 있는 구성으로 할 수 있다. 또한, 상기 배선을 형성하는 층이, 상기 인덕터 와 동일층으로 형성한 복수 영역 중 적어도 1개의 외주를 피복하는 구성으로 할 수 있다. 또한, 상기 캐패시터의 상부 전극은 상기 인덕터와 동일한 층인 구성으로 할 수 있다. 또한, 상기 캐패시터의 상부 전극 위에 절연막이 상기 상부 전극의 외주부를 피복하도록 형성되어 있고, 피복되어 있지 않은 부분이 상기 배선을 통하여 상기 인덕터와 접속되어 있는 구성으로 할 수 있다. 상기 구성의 전자 부품은 2㎓ 이하로 이용하는 것이 바람직하다.
본 발명은 또한, 절연 기판 위에 캐패시터, 인덕터를 다이렉트로 직접 형성하는 공정과, 도금 처리에 의해 패드와, 상기 캐패시터와 인덕터를 접속하는 배선을 동시에 형성하는 공정을 갖는 전자 부품의 제조 방법을 포함한다. 이 제조 방법에서, 상기 캐패시터와 인덕터를 피복하는 절연막을 형성하는 공정과, 해당 절연막에 상기 패드 및 배선을 접속하기 위한 패턴을 형성하는 공정을 갖는 구성으로 할 수 있다. 또한, 상기 캐패시터와 인덕터를 피복하는 절연막을 형성하는 공정과, 그 절연막에 패드 및 배선을 접속하기 위한 패턴을 형성하는 공정과, 상기 절연막을 제거하고 나서 상기 캐패시터, 인덕터 및 배선을 컨포멀인 절연막으로 피복하는 공정을 갖는 구성으로 할 수 있다.
<실시 형태>
도 1은 본 발명의 일 실시 형태에 따른 전자 부품을 나타내는 조감도, 도 2는 다른 각도로부터 본 전자 부품의 조감도이다. 이 전자 부품은, 절연 기판(10)과, 절연 기판(10) 위에 직접 형성된 1개 이상의 캐패시터(12, 13) 및 인덕터(14)와, 캐패시터(12, 13) 및 인덕터(14)의 상측 방향으로부터 이들을 접속하는 배선 (15∼17)과, 배선(15∼17)과 동일 종류의 도체로 절연 기판(10) 위에 형성된 외부 접속용 패드부(18∼21)를 갖는다. 전자 부품은, 캐패시터(12, 13) 및 인덕터(14)를 피복하는 후술하는 절연막(36)(도 1, 2에서는 도시를 생략함)을 갖고, 이 절연막(36) 위에 배선(15∼17)이 형성되어 있다. 이 절연막(36)은 컨포멀인 절연막으로서, 패드부(18∼21)의 표면을 제외하고, 전자 부품의 회로 형성면(부품 형성면) 전체를 스텝 커버리지 좋게 피복하고 있다. 배선(15∼17)은, 프리스탠딩 상태, 즉 캐패시터(12, 13)나 인덕터(14) 위를, 공극을 통하여 걸치도록 형성할 수 있다. 이 전자 장치는, 또한 저항을 포함하는 구성으로 할 수 있다. 또한, 후술하는 바와 같이, 패드부(18∼21)는 절연 기판(10)의 볼록부 위에 형성하는 구성으로 할 수 있다. 또한, 패드부(18∼21)는 스파이럴 형상의 인덕터(14)를 형성하는 층과 동일한 층, 및 배선(15∼17)을 형성하는 층과 동일한 층의 2층으로 형성할 수 있다. 예를 들면, 패드(18)는 인덕터(14)를 형성하는 층과 동일한 층(181), 및 배선(15∼17)을 형성하는 층과 동일한 층(182)으로 구성되어 있다. 또한, 후술하는 바와 같이, 배선(15∼17)을 형성하는 층이, 인덕터(14)와 동일층으로 형성한 복수 영역 중 적어도 1개의 외주를 피복하는 구성으로 할 수 있다. 또한, 캐패시터(12, 13)의 상부 전극은 인덕터(14)와 동일한 층으로 할 수 있다. 캐패시터(12, 13)의 상부 전극 위에 절연막이, 상부 전극의 외주부를 피복하도록 형성되고, 피복되어 있지 않은 부분이 배선(16, 17)을 통하여 인덕터와 접속되어 있는 구성으로 할 수 있다.
이하, 본 발명의 실시예를 설명한다. 도 3의 (a)∼도 3의 (f)는 각각, 실시 예 1∼ 실시예 6에 의한 전자 부품의 단면도이다. 이들의 단면도는, 도 1 및 도 2에 도시한 패드(18), 배선(15), 인덕터(14), 캐패시터(12) 및 패드(21)를 포함하도록 전자 부품의 단면을 취한 것이다. 각 실시예의 구성은, 이하에 설명하는 각 실시예의 제조 방법과 더불어 설명한다.
<실시예 1>
도 4에, 도 3의 (a)에 도시한 실시예 1에 따른 전자 부품의 제조 방법을 나타낸다. 석영(합성 석영을 포함함)이나 글래스(파이렉스(등록상표), 템팩스, 알루미노 실리케이트, 붕소 규소산 글래스 등)의 절연 기판(10) 위에, 메탈 패턴(31)을 형성한다(공정 (a)). 이 메탈 패턴(31)은 MIM(Metal-Insulator-Metal) 구성의 캐패시터(12)의 하부 전극으로 된다. 이 1층째 메탈 패턴(31)의 재료는, 비교적 저항이 낮은 Al, Au 또는 Cu를 메인 재료로서 이용하는 것이 바람직하다. 메탈 패턴(31)은 다층 구성이라도 된다. 예를 들면, 메탈 패턴(31), Ti/Au/Ni/Au(20㎚/500㎚/20㎚/500㎚)의 4층 구성으로 할 수 있다. 다음으로, 캐패시터(12)의 패턴(32)을 형성한다. 물론, 도 4에는 도시하지 않지만, 동시에 캐패시터(13)의 패턴도 형성된다. 캐패시터(12, 13)의 패턴(32)의 재료로서, 스퍼터나 PECVD(Plasma enhanced chemical vapor deposition)에 의한 SiO2, Si3N4, Al2O3, Ta2O5 등의 유전체막을 사용할 수 있다. 예를 들면, 패턴(32)은 두께 195㎚의 PECVDSiO2막이다. 다음으로, 전기 도금용 시드 메탈층(33)을 형성한다(공정 (b)). 시드 메탈(33)의 재료로서, 후에 전기 도금을 행하는 재료와 동일한 것이 바람직하고, 예를 들면 Ti/Cu(20㎚/500㎚)의 스퍼터 메탈막이다.
다음으로, 시드 메탈(33)층 위에 도금의 형태로 되는 포토 레지스트 패턴(34)을 형성한다(공정 (c)). 도금 높이, 도금액, 패턴 형성 시의 온도 등에 따라서 레지스트를 선택한다. 예를 들면, 내 알칼리성의 레지스트를 이용하여 두께 12㎛의 패턴으로 형성된다. 또한, 스파이럴 인덕터(14)는 예를 들면, 폭 10㎛, 간격 10㎛의 패턴을 형성했다. 전기 도금에 의해서 도금층(35)을 형성한 후(공정 (d)), 포토 레지스트(34) 및 시드 메탈층(33)을 제거한다(공정 (e)). 예를 들면, 높이 10㎛의 Cu 도금을 행하여, 인덕터(14) 및 이것과 동일층의 배선(예를 들면, 도 1의 25∼27)을 형성한다. 그리고, 전용의 레지스트 박리액에 의해서 레지스트(34)를 제거하여, 시드 메탈층(33)을 제거한다. 시드 메탈층(33)의 제거에는, 이온 밀링을 사용할 수 있다. 다음으로, 컨포멀인 후막의 유전체막(36)을 형성한다(공정 (f)). 재료로서, 폴리이미드, BCB(Benzocyclobutene) 등이 이용 가능하다. 유전체막(36)은, 인덕터(14)가 완전하게 피복되는 막 두께로 한다. 패드부(18)와 코일(14)의 중심의 기초가 노출되도록 패턴을 형성하고, 경화 공정을 거쳐서, 시드층(37)을 형성한다(공정 (g)). 시드층(37)은 예를 들면, 전술과 마찬가지의 Ti/Cu(20㎚/500㎚)의 스퍼터 메탈막이다. 또한, 패드(18∼21)의 상부 배선(도 1의 182에 상당), 인덕터(14)의 상부 배선을 형성하기 위한 도금용 포토 레지스트 패턴(38)을, 패드부(18∼21)의 높이보다도 2㎛ 이상 높아지게 되도록 형성한다(공정 (h)).
그리고, 메탈의 도금층(39)을 형성하고, 인덕터(14) 상부의 배선 및 패드(18∼21)를 완성시킨다(공정 (i)). 도금층(39)은 복수층(예를 들면, 니켈과 금)으로 형성하여도 된다. 마지막으로, 포토 레지스트(38) 및 시드 메탈층(37)을 제거하여(공정 (j)), IPD가 완성된다(도 3의 (a)). 도 4의 (i)의 패드 형성 공정에서는, 또한 패드부(18∼21)에 도금층이나 스퍼터 메탈층을 추가해도 된다. BCB에서 형성되는 유전체막(36)의 막 두께의 차이에 의해서, 인덕터(14)와 그 위의 배선(39)과의 거리가 다르기 때문에, 기생 용량의 차가 발생한다. 이 기생 용량에 의해서 특성에 차가 발생하기 때문에, 유전체막(36)이 막 두께를 두껍게 함으로써 상부 배선(39)과 인덕터(14)의 거리를 분리하는 것이 바람직하다. 예를 들면, 인덕터(14) 상의 막 두께가 2.5㎛로 되도록 BCB를 도포하고, 그 위에 상부 배선(39)을 형성한다. 패드부(18∼21) 및 배선(15∼17)의 일부(상부)만이 유전체막(36)으로부터 노출하고 있고, 인덕터(14) 및 캐패시터(12, 13)는 BCB 막(36)에 피복되어 있다.
또한, 도 3의 (a) 및 도 4의 (j)에서, 패드부(18∼21)는 스파이럴 형상의 인덕터(14)를 형성하는 층과 동일한 층, 및 배선(15∼17)을 형성하는 층과 동일한 층(도금층(39))과의 2층(도 1, 2의 층(181, 182)에 상당)으로 구성되어 있다. 도 3의 (a) 및 도 4의 (j)에 도시한 도금층(39)은, 니켈 위에 금을 도금한 2층 구성을 나타내고 있다. 또한, 배선(15∼17)을 형성하는 층(도금층(39))은, 인덕터(14)와 동일층으로 형성한 복수 영역 중 적어도 1개의 외주, 즉 인덕터(14)와 동일한 층으로 형성되는 패드부(18∼21)의 1층째의 외주를 피복하고 있다. 또한, 캐패시터(12, 13)의 상부 전극은 인덕터(14)와 동일한 층이다. 캐패시터(12, 13)의 상부 전극 위에 절연막(36)이, 상부 전극의 외주부를 피복하도록 형성되고, 피복되어 있지 않은 부분이 배선(16, 17)을 통하여 인덕터와 접속되어 있다.
또한, 실시예 1에서, 예를 들면 배선(25)의 부분이나, 다른 비어 있는 영역에 저항층을 형성할 수 있다. 즉, 인덕터(14) 및 캐패시터(12, 13)에 더하여 저항을 갖춘 IPD를 구성할 수 있다. 저항을 설치하는 구성은 실시예 1에 한정되지 않고, 이하에 설명하는 실시예 2∼6의 IDP에서도 마찬가지로 채용할 수 있다.
(실시예 2)
도 5는, 도 3의 (b)에 도시한 실시예 2에 따른 전자 부품의 제조 방법을 도시하는 도면이다. 도 5의 (a)에 도시한 공정 이외에는, 도 4의 (b)∼도 4의 (j)와 동일하다. 실시예 2는, 도 5의 (a)에 도시한 바와 같이, 2층째 메탈(40)을 형성하는 점에서 상이하다. 실시예 1에서는 Cu 도금층(35)을 캐패시터층(32)의 상부에 형성되는 상부 전극으로서 이용했지만, 이 구성에서는 2층째 메탈(40)을 상부 전극으로서 이용한다. 실시예 1에서, Cu 도금층(35)이 두꺼운 경우에는 패터닝 정밀도가 저하하기 때문에, 원하는 캐패시턴스를 얻는 것이 어렵게 된다. 2층째 메탈(40)을 형성해 놓고, 그 위에 Cu 도금층(35)을 형성함으로써, 캐패시턴스 정밀도를 유지할 수 있다. 메탈 재료와 그 프로세스 공정에 의해서, 시드층의 제거 공정과 함께 2층째 메탈(40)도 제거되는 경우가 있다. 그 경우, 도 6에 도시한 프로세스로 대응한다. 도 6에 도시한 바와 같이, 2층째 메탈(40)의 상부의 엣지 근방에, 캐패시터막(32)이 필요한 면적이 얻어지도록 유전체막(예를 들면 산화막 등)(41)을 형성한다. 그 위에 시드층(33) 및 Cu 도금층(35)을 형성한다. Cu 도금 후의 시드층(33) 제거에서는, 2층째 메탈(40)의 상부에 형성한 유전체막(41)에 의해 2층째메탈(40)이 에칭되지 않는다. 그 때문에, 산화막에서 구성되는 캐패시터막(32)의 막 두께와, 2층째 메탈(40)의 상부에 형성한 유전체막(41)의 패턴 폭의 제어에 의해서, 캐패시턴스를 정할 수 있다.
(실시예 3)
도 7에, 도 3의 (c)에 도시한 실시예 3에 따른 전자 부품의 제조 방법을 나타낸다. 도 4의 (a)∼(e)의 공정에 의해, 인덕터(14)를 형성하기 위한 도금층(35)을 형성하고, 시드층(33)을 제거한 후, 실시예 1, 2에서 인덕터(14)를 커버하기 위한 유전체막(36) 대신에 포토 레지스트 패턴(43)을 형성한다(공정 (a)). 포토 레지스트 패턴(43) 위에 시드층(37)을 형성한 후(공정 (b)), 또한 포토 레지스트 패턴(38)을 형성한다(공정 (c)). 이 포토 레지스트 패턴(38)을 형으로서, 패드부(18∼21) 및 인덕터(14)의 상부 배선을 형성하기 위한 도금층(39)을 형성하고(공정 (d)), 포토 레지스트(38)를 제거한다(공정 (e)). 그리고, 시드층(37)을 제거한 후(공정 (f)), 포토 레지스트(43)를 제거한다(공정 (g)). 포토 레지스트(43)를 제거함으로써, 인덕터(14) 상부에 형성한 배선(15)이 프리스탠딩의 배선(인덕터(14)와 배선(15) 사이에 공극이 형성되어 있다)으로 된다. 이것에 의해서, 인덕터(14)와 배선(15) 사이에서의 기생 용량을 저감할 수 있다. 다음으로,공기중에 노출한 인덕터(14) 및 배선(15∼17)의 산화를 방지하기 위해, 전체에 컨포멀인 막(44)을 형성한다(공정 (h)). 프리스탠딩의 배선(15∼17) 전체에 컨포멀인 막(44)을 형성하 기 위해, 여기서는, 예를 들면 파릴렌을 이용한다. 파릴렌은 CVD법에 의해서, 컨포멀인 막으로 되어, 프리스탠딩인 배선(15∼17)의 하측도 커버할 수 있다. 다음으로, 패드부(18∼21)를 노출시키기 위한 파릴렌막의 에칭을 행한다. 이것은, 포토 레지스트 패턴(45)을 형성하고(공정 (i)), 더욱 O2 플라즈마 처리에 의해서, 패드부(18∼21) 상의 파릴렌을 에칭할 수 있다(공정 (j)). 파릴렌 에칭 후, 포토 레지스트를 제거하여 IPD가 완성된다(공정 (k)).
(실시예 4)
도 8은, 도 3의 (d)에 도시한 실시예 4에 따른 전자 부품의 제조 방법을 도시하는 도면이다. 도 4의 (a)∼(e)의 공정을 거친 후, 도 4의 (f)에서는 후막의 유전체막(36)을 형성하였지만, 이 대신에, 실시예 4에서는 도 8의 (a)에 도시한 바와 같이, 포토 레지스트(43)를 사용한다. 고가의 BCB나 폴리이미드를 사용하지 않기 때문에, 대폭적인 코스트 삭감이 가능하게 된다. 이 포토 레지스트 패턴은, 그대로 디바이스층에 남기 때문에, 200℃ 이상의 고온으로 포스트베이킹을 행하는 것이 바람직하다. 또한, 도 8의 (a)∼(f)에 도시한 공정은 각각, 전술한 도 7의 (a)∼(f)에 도시한 공정과 동일하다.
(실시예 5)
지금까지의 도 4∼도 8의 프로세스 플로우에서는, 패드부(18∼21)의 도금 높이를 올리기 위해서, 인덕터(14)를 형성하는 도금 공정과 동시에, 패드부(18∼21)의 내측에도 마찬가지의 도금층을 형성함으로써 패드부의 높이를 올리고 있었다. 이것은, 패드 높이를 올림으로써, 실장 시의 신뢰성 향상, 코스트 삭감이 가능하게 되기 때문이다. 예를 들면, 다른 칩에 본 발명의 IPD 칩을 마운트한 형태를 생각하면, 패드 높이가 높은 경우, 범프의 높이를 낮게 할 수 있는 데다가, 동시에 IPD 칩과 다른 칩사이의 클리어런스가 커진다. 범프의 높이를 낮게 할 수 있기 때문에, 특히 Au를 범프에 사용하는 경우에는, 대폭적인 코스트 다운으로 된다. 동시에, 칩사이의 클리어런스의 마진(클리어런스가 적더라도 칩이 접촉하지 않음)이 커지기 때문에, 실장 공정 상의 신뢰성이 향상한다. 도금층을 패드부의 내측에 형성하고 있었던 것은, 예를 들면, Cu와 같이 비교적 부드러운 금속을 이용하는 경우, 후의 범프 형성 시나 와이어 본딩 시에서의 변형이 생각되기 때문에, Cu의 외주부에 비교적 딱딱한 금속의 Ni 도금층을 형성해 두는 것이 바람직하기 때문이다. 그러나, 여기서는, 단순하게 2층으로 하는 것도 가능하다.
한편, 도 9에 도시한 실시예 5의 제조 방법을 선택하는 것도 가능하게 된다. 도 9는, 도 3의 (e)에 도시한 전자 부품의 제조 방법을 나타낸다. 여기서는, 패드부(18∼21)의 내측에는 인덕터(14)를 형성하는 도금 공정과 동일한 도금층은 형성하지 않는다. 이것은, 예를 들면 패드 면적이 작은 경우에, 패드의 하층에 인덕터(14)와 동일한 도금층을 형성하면 후 공정에서 패드가 변형하게 되는 경우에, 이러한 단층의 방법이 유효하게 된다.
도 9의 (a)∼(j)는 각각, 도 4의 (a)∼(j)에 대응하는 공정을 나타낸다. 도 9의 (a)와(b)는 각각 도 4의 (a), (b)와 동일하다. 도 9의 (c)에서, 포토 레지스트 패턴(34)은 패드부 형성 영역에도 설치되어 있는 점이, 도 4의 (c)와는 다르다. 그리고, 도 4의 (d)∼(j)와 마찬가지의 공정이 도 9의 (d)∼(j)에서 행해진다. 도 9의 (j)에 도시한 전자 부품에서는, 패드부(18∼21)는, 표면에 Au 도금층을 갖는 Ni 도금층(39)으로 형성되어 있다. 패드부(18∼21)는 무른 Cu 층을 갖지 않기 때문에, 본딩의 신뢰성이 향상된다.
(실시예 6)
도 3의 (f)는, 실시예 6에 따른 전자 부품의 단면도이다. 미리 패드부(18∼21)가 위치하는 부분에 볼록부(10A)를 형성한 절연 기판(10)을 이용함으로써, 패드의 높이를 올릴 수 있다. 이것에 의해서, 패드부(18∼21)의 도금막 두께를 두껍게 하지 않고, 다른 칩에의 마운트 시에서의 IPD 칩과 다른 칩 사이의 클리어런스를 크게 취할 수 있다.
도 10은, 절연 기판의 재질과 인덕턴스의 특성과의 관계를 나타내는 그래프이다. 상기 절연 기판(10)을 쇼트사제 D263(ε=6.7 at 1㎒)로 제작한 경우와, 합성 석영(ε=4 at 1 ㎒)으로 제작한 경우를 예시하고 있다. 도 10의 횡축은 주파수(㎓), 좌측의 종축은 Q값을 나타내고, 우측의 종축은 인덕턴스(nH)를 나타낸다. 인덕터(14)의 내부 직경은 150㎛에서, 3.5권으로 했다. D263을 사용한 경우도 합성 석영을 사용한 경우도, 2㎓ 정도까지는 Q값 및 인덕턴스값과도 거의 차이는 없다. 즉, 2㎓ 정도까지의 주파수에서는, 종래 기술과 같이 높은 유전율의 층 위에 인덕터를 형성한 경우의 특성과 거의 동일한 특성이, 유전율이 작은 합성 석영과 같은 절연 기판 위에 인덕터를 직접 형성한 경우에서도 얻어지는 것을 알았다. 따라서, 본 발명은 D263의 글래스 기판을 사용하는 경우에는, 2㎓ 이하의 주파수에서 이용하는 것이 특히 바람직하다.
도 11, 도 12 및 도 13은 각각 도 1에 도시한 실시 형태를 갖는 IDP 칩의 통과 특성(S21), 입력측 반사 특성(S11) 및 출력측 반사 특성(S22)을 도시하는 도면이다. 종축은 주파수(㎓), 횡축은 각각의 파라미터를 나타낸다. 측정에서는, 도 1에 도시한 패드부(20)를 신호 단자로 하고, 패드부(21)를 그랜드 단자로서 포트 1을 설정하고, 패드부(18)를 신호 단자로 하고, 패드부(19)를 그랜드 단자로서 포트 2를 설정했다. 도 11에 도시한 바와 같이, 도 1의 IPD 칩은 2.05㎓ 정도까지는 손실이 거의 없다. 또한, 도 12 및 도 13에 도시한 바와 같이, 입력측 및 출력측 반사 특성도 양호하다.
이상, 본 발명의 실시예를 설명했다. 본 발명은 상기 실시예에 한정되는 것이 아니라, 본 발명의 범위 내에서, 다른 실시예나 변형예를 포함하는 것이다.
종래 기술보다 간단한 방법 또한 간단한 구조를 갖고, 높은 신뢰성의 전자 부품 및 그 제조 방법을 제공할 수 있다.

Claims (15)

  1. 절연 기판과, 상기 절연 기판 위에 직접 형성된 1개 이상의 캐패시터 및 인덕터와, 상기 캐패시터 및 인덕터의 상측 방향으로부터 이들을 접속하는 배선과, 상기 배선과 동일 종류의 도체로 상기 절연 기판 위에 형성된 외부 접속용의 패드부를 갖는 것을 특징으로 하는 전자 부품.
  2. 제1항에 있어서,
    인덕터와 캐패시터의 하부 전극이 동일면 상인 것을 특징으로 하는 전자 부품.
  3. 제1항에 있어서,
    상기 캐패시터 및 인덕터를 피복하는 절연막을 갖고, 상기 절연막 위에 상기 배선이 형성되어 있는 것을 특징으로 하는 전자 부품.
  4. 제1항에 있어서,
    상기 전자 부품은 상기 패드부의 표면을 제외하고 절연막에 의해서 피복되어 있는 것을 특징으로 하는 전자 부품.
  5. 제1항에 있어서,
    상기 배선이 상기 인덕터 및 캐패시터를 걸치도록 프리스탠딩 상태로 형성되어 있는 것을 특징으로 하는 전자 부품.
  6. 제1항에 있어서,
    저항을 더 포함하는 것을 특징으로 하는 전자 부품.
  7. 제1항에 있어서,
    상기 패드부는 상기 절연 기판의 볼록부 위에 형성되어 있는 것을 특징으로 하는 전자 부품.
  8. 제1항에 있어서,
    상기 패드부는 인덕터를 형성하는 층과 동일한 층, 및 상기 배선을 형성하는 층과 동일한 층의 2층으로 형성되어 있는 것을 특징으로 하는 전자 부품.
  9. 제6항에 있어서,
    상기 배선을 형성하는 층이, 상기 인덕터와 동일층으로 형성한 복수 영역 중 적어도 1개의 외주를 피복하는 것을 특징으로 하는 전자 부품.
  10. 제1항에 있어서,
    상기 캐패시터의 상부 전극은 상기 인덕터와 동일한 층인 것을 특징으로 하 는 전자 부품.
  11. 제1항에 있어서,
    상기 캐패시터의 상부 전극 위에 절연막이 상기 상부 전극의 외주부를 피복하도록 형성되어 있고, 피복되어 있지 않은 부분이 상기 배선을 통하여 상기 인덕터와 접속되어 있는 것을 특징으로 하는 전자 부품.
  12. 제1항에 있어서,
    상기 전자 부품이 2㎓ 이하에서 이용되는 것을 특징으로 하는 전자 부품.
  13. 절연 기판 위에 캐패시터, 인덕터를 다이렉트로 직접 형성하는 공정과, 도금 처리에 의해 패드와, 상기 캐패시터와 인덕터를 접속하는 배선을 동시에 형성하는 공정을 갖는 것을 특징으로 하는 전자 부품의 제조 방법.
  14. 제13항에 있어서,
    상기 캐패시터와 인덕터를 피복하는 절연막을 형성하는 공정과, 상기 절연막에 상기 패드 및 배선을 접속하기 위한 패턴을 형성하는 공정을 갖는 것을 특징으로 하는 전자 부품의 제조 방법.
  15. 제13항에 있어서,
    상기 캐패시터와 인덕터를 피복하는 절연막을 형성하는 공정과, 상기 절연막에 패드 및 배선을 접속하기 위한 패턴을 형성하는 공정과, 상기 절연막을 제거하고 나서 상기 캐패시터, 인덕터 및 배선을 절연막으로 피복하는 공정을 갖는 것을 특징으로 하는 전자 부품의 제조 방법.
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