KR20060023936A

KR20060023936A - 지연 동기 루프 회로, 디지털 프리디스토션형 송신기, 및무선 기지국

Info

Publication number: KR20060023936A
Application number: KR1020050004937A
Authority: KR
Inventors: 호리가즈유끼; 스즈끼메이
Original assignee: 히다찌 커뮤니케이션 테크놀로지
Priority date: 2004-09-10
Filing date: 2005-01-19
Publication date: 2006-03-15
Also published as: CN1747460B; JP2006080931A; CN1747460A; US7555058B2; JP4961661B2; KR101176223B1; US20060056536A1

Abstract

본 발명은 디지털 프리디스토션형 무선 송신기의 송신 출력에 중첩되는 비선형 왜곡을 정확하게 추출 가능하도록 하기 위한 지연 동기 루프 회로, 디지털 프리디스토션형 송신기, 및 무선 기지국의 구성을 제공한다. 본 발명의 지연 동기 루프 회로는, 제1 입력 IQ 신호 Ir, Qr를 입력으로 하는 가변 지연 소자(105)와, 가변 지연 소자의 출력 신호 If, Qf 및 제2 입력 IQ 신호 Ii, Qi에 기초하는 신호 Id, Qd를 입력으로 하는 감산기(103)와, 가변 지연 소자의 출력 신호 If, Qf를 입력하는 지연 비교기(106)와, 지연 비교기의 출력 신호를 입력으로 하여 평활화하고, 가변 지연 소자에 출력하는 평활 필터(107)를 구비하고, 아날로그 회로부를 거침으로써 출력 IQ 신호에 발생하는 왜곡을 가변 지연 소자에 의해 억제하기 위한 지연 제어를 행하는 것을 특징으로 한다. 제1 및 제2 입력 IQ 신호 중 어느 한쪽은, 출력 IQ 신호 Io, Qo가 디지털 아날로그 변환되고, 아날로그 회로부를 거쳐, 또한 아날로그- 디지털 변환되어 생성된 신호이다. 가변 지연 소자로서는, 특히 IIR 디지털 필터를 이용할 수 있다.

기지국, 비선형 왜곡, 감산기, 전력 증폭부

Description

지연 동기 루프 회로, 디지털 프리디스토션형 송신기, 및 무선 기지국{DELAY LOCKED LOOP CIRCUIT, DIGITAL PREDISTORTION TYPE TRANSMITTER USING SAME, AND WIRELESS BASE STATION}

도 1은 본 발명의 제1 실시예를 나타내는 도면.

도 2는 본 발명의 제2 실시예를 나타내는 도면.

도 3은 프리디스토션형 무선 기지국 송신기의 구성을 나타내는 도면.

도 4는 프리디스토터의 구성을 나타내는 도면.

도 5는 지연 비교, 평활화 블록의 구성예를 나타내는 도면.

도 6은 IIR 필터의 구성예(라치스 2차 전역 통과형)를 나타내는 도면.

도 7은 군 지연 최대 평탄화한 경우의 군 지연 특성을 나타내는 도면.

도 8은 대역 fs/4까지 광대역화한 경우의 군 지연 특성을 나타내는 도면.

도 9는 본 발명의 제3 실시예를 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

101: 프리디스토터

102: 적응 처리부

103: 감산기

104: 지연기

105: IIR 필터

106: 지연 비교기

107: 평활 필터

108: 양자화기

109: 전환식 지연기

201, 202: 순시 전력 계산부

203, 204, 205: 단위 지연기

206, 207: 승산기

208: 감산기

209: 가산기

210: 단위 지연기

211: 승산기

301: 변조부

302: 베이스 밴드 처리부

303: 프리디스토션부

304: DA 변환기

305: 직교 변조기

306: 전력 증폭부

307: 선형 증폭기

308: 가산기

309: 안테나 공용기

310: 안테나

311: 믹서

312: AD 변환기

313: 직교복조기

401: 함수 Fl(P)

402 함수 F 2(P)

403, 405, 407, 413, 415, 417, 423, 425, 427, 433, 435, 437: 가산기

404, 414, 424, 434: 승산기

406, 416, 426, 436: 단위 지연기

본 발명은 지연 동기 루프(Delay Locked Loop, DLL) 회로에 관한 것으로, 특히, 아날로그 회로부(예를 들면, 전력 증폭부)에서 발생하는 비선형 왜곡을 베이스 밴드 대역에서 보상하는 디지털 프리디스토션 회로에 이용하기에 적합한 지연 동기 루프 회로, 그것을 이용한 디지털 프리디스토션형 송신기, 및 무선 기지국에 관한 것이다.

최근, 휴대 전화의 보급에 수반하여 전파 자원의 유효 이용은 필수로 되고 있고, 주파수 이용 효율이 높은 무선 통신 방식으로서 CDMA나 OFDM가 주목받고 있 다. 이들 기지국 송신기에서는, 평균 송신 전력에 대해 약 10dB 정도, 또는 그 이상의 큰 순시 최대 전력이 발생하는 것이 알려져 있다.

한편, 기지국 송신기의 전력 증폭부에서는, 일반적으로 대출력 운전시에는 높은 효율이 얻어지지만, 출력이 포화하기 때문에 선형성이 열화한다고 하는 성질이 있다. 이 비선형 왜곡에 의해 송신 스펙트럼이 확대되어, 다른 대역에 방해를 주게 되므로, 방해파의 발생량은 전파 법규에 의해 엄격히 규제되고 있다.

기지국 송신기에서는, 장치 사이즈나 러닝 코스트의 관점에서는 전력 증폭부의 출력 진폭을 올려, 고효율 상태에서 운전하는 것이 바람직하다고 하지만, CDMA나 OFDM에서는 비선형 왜곡이 발생하기 쉬운 경향이 있기 때문에, 고효율에서의 운전이 곤란하게 되어 있다.

이러한 문제점을 해결하는 방법으로서, 왜곡 보상 기술에 의해 전력 증폭부를 선형화하는 방법이 각종 고안되어 있고, 그 하나로서 베이스 밴드 대역에서 왜곡 보상을 행하는 디지털 프리디스토션이 알려져 있다. 디지털 프리디스토션의 구성으로서는, 종래, 지연부가 FIR형 디지털 필터로 구성된 것이 있다(특허 문헌 1 참조).

<특허 문헌 1> 특개2001-189685호 공보

디지털 프리디스토션형 무선 기지국 송신기의 구성예를 도 3, 프리디스토션부(303)의 구성예를 도 4에 나타낸다.

도 3에서, 제어부(300)로부터 공급되는 송신 신호는, 변조부(301)에서의 부 호화 처리를 행하고, 베이스 밴드 처리부(302)에서 대역 제한을 행하여 직교 IQ 신호 Ii, Qi를 출력하고, 프리디스토션부(303)에서 왜곡 보상 처리를 행하고, D/A 변환기(304)에서 아날로그 신호로 변환하고, 직교 변조기(305)에서 무선 주파수대로 주파수 변환을 행하고, 전력 증폭부(306)에서 전력 증폭을 행하고, 안테나 공용기(309)를 통해 안테나(310)로부터 공중으로 전파를 방사한다. 대출력 시에는 전력 증폭부(306)에서 비선형 왜곡이 발생하지만, 등가적으로는 선형 증폭기(307) 출력에 비선형 왜곡이 중첩되었다고 생각할 수 있다.

효과적으로 프리디스토션을 행하기 위해서는, 비선형 왜곡의 발생량을 정확하게 파악함으로써, 전력 증폭부(306)의 비선형 특성을 정확하게 부정하는 것이 필요해진다. 그 때문에, 송신파를 믹서(311)에서 IF대로 주파수 변환하고, A/D 변환기(312)에서 디지털 신호로 변환하고, 디지털 직교 복조기(313)에서 복조를 행하여 프리디스토션부(303)로 귀환한다. 또한, 복조부의 구성으로서는 복조 정밀도가 우수한 디지털 IF 방식에 대해 진술했는데, 이 이외에도 아날로그 직교 복조를 비롯해 여러가지 구성을 생각할 수 있다.

다음으로, 도 4에서 프리디스토션부(303)의 구성에 대해 설명한다. 도 4의 지연기(104)에서는 제1 입력 신호 Ii, Qi를 샘플 주기의 정수(n)배 지연한 신호 Id, Qd를 출력한다. 감산기(103)에서는 신호 Id, Qd와 제2 입력 신호 Ir, Qr와의 차가 연산된다. 이 차 신호에 기초하여 적응 처리부(102)에서 차 신호를 제로로 하도록 프리디스토터(101)를 제어한다. 적응 처리로서는, 구배법에 기초하는 Least Mean Square 알고리즘이나, Recursive Least Square 알고리즘 등의 제곱 오 차 즉 왜곡 전력을 최소화하는 알고리즘이 통상적으로 이용된다.

감산기(103)에서 정확하게 비선형 왜곡이 추출되어 있으면, 상기 적응 처리의 결과로서 비선형 왜곡이 저감되게 된다. 그러나, 비선형 왜곡 추출이 불완전하면 가령 비선형 왜곡이 제로의 상태이더라도 차 신호가 없어지지 않기 때문에 제어 에러를 야기한다. 즉, 효과적인 프리디스토션을 행하기 위해서는, 프리디스토터(1 01)로부터 직교 복조기(313)에 이르는 신호 경로의 지연이, 지연기(104)에 의해 보정되어 있는 것이 필요해진다.

그러나, 전자의 지연량은 아날로그 소자를 경유하기 때문에, 반드시 샘플 주기의 정수배로 되지 않는데 대해, 후자의 지연량은 래치 회로에서 만들어지기 때문에 샘플 주기의 정수배의 지연 밖에 생성할 수 없다. 즉, 전자의 지연량을 샘플 주기의 정수배 성분 n과 1 샘플에 채워지지 않는 성분 a로 분해하면, n은 보정 가능하지만, a는 보정이 곤란해진다.

상기 특허 문헌 1은, 이러한 1 샘플 주기 미만의 지연량 a를 보정하기 위한 기술을 개시한다. 여기서는 1 샘플 미만의 지연을 발생시키는 수단으로서, FIR 필터를 사용하고 있다. 이 예로서는 왜곡 보상 동작 개시 전에 지연 시간을 결정하기 때문에, 지연의 시간 변동에 대한 추종성이 나쁘다. 그 때문에, A/D 변환기(31 2)의 클럭 위상을 제어하는 지연 동기 루프를 구성하는 예도 개시되어 있다.

종래 기술에 기재된 FIR 필터에 의한 지연 보정 수단에서는, 진폭 특성이 평탄하게 되는 것은 탭 계수가[00…..010…..00]의 경우뿐이고, 1 샘플 미만의 지연으로 설정했을 때에는, 본질적으로 진폭 특성에 기복이 발생하기 때문에, 감산에 의한 왜곡 추출에 있어서 정확함이 손상되는 점이 문제로 된다. 또한, FIR로 실현하기 때문에 비교적 큰 헛된 지연(종래 기술의 실시예에서는 16 샘플 이상)이 부가되는 경향이 있어, 적응 처리를 고속화하는 데에 있어서의 저해 요인으로 된다.

또한, 종래 기술에 기재된 지연 동기 루프에서는, 도 3의 구성 외에 A/D 변환기(312)의 클럭을 제어하기 위한 D/A 변환기, 평활 필터, VCO라는 아날로그 부품의 추가를 필요로 하는 점이 문제로 된다. 또한, 아날로그 부품 점수의 증대 외에, D/A 변환기의 양자화 잡음이나 VC0의 열 잡음의 영향을 받아 클럭에 지터가 발생하기 쉽고, 또한 오프셋 전압의 영향에 의해 제어 전압의 유지 능력이 약하고 무신호 시에 동기가 벗어나기 쉽다고 한 성능상의 문제가 있다.

본 발명은 상기 종래 기술의 문제를 해결하기 위해 이루어진 것으로, 그 대표적인 일례를 들면 이하와 같다.

즉, 본 발명의 지연 동기 루프 회로는, 제1 입력 IQ 신호를 입력으로 하는 가변 지연 소자와, 상기 가변 지연 소자의 출력 단자에 접속되고, 그 가변 지연 소자의 출력 신호 및 제2 입력 IQ 신호에 기초하는 신호를 입력으로 하는 감산기와, 상기 가변 지연 소자의 출력 단자에 접속되고, 그 가변 지연 소자의 출력 신호를 입력으로 하는 지연 비교기와, 상기 지연 비교기의 출력 단자 및 상기 가변 지연 소자의 입력 단자에 접속되고, 상기 지연 비교기의 출력 신호를 입력으로 하여 평활화하여, 평활화된 신호를 상기 가변 지연 소자에 출력하는 평활 필터를 구비하여 이루어지고, 상기 제1 및 제2 입력 IQ 신호 중 어느 한쪽은, 출력 IQ 신호가 디지 털 아날로그 변환되고, 아날로그 회로부를 거쳐, 다시 아날로그-디지털 변환되어 생성된 신호이고, 상기 아날로그 회로부를 거침으로써 상기 출력 IQ 신호에 발생하는 왜곡을 상기 가변 지연 소자에 의해 억제하기 위한 지연 제어를 행하는 것을 특징으로 한다.

특히, 가변 지연 소자로서 IIR 필터를 사용함으로써, 지연 동기 루프로부터 아날로그 부품을 없애 완전하게 디지털화하는 것이 가능하게 되기 때문에, 아날로그 부품 점수의 삭감뿐만 아니라, 지터나 동기 벗어남 등의 문제를 회피할 수 있게 된다. 또한, 이 경우, FIR 필터를 이용하지 않기 때문에, 진폭 특성을 거의 완전하게 평탄하게 하는 것이 가능하여, 헛된 지연도 매우 작게 억제하는 것이 가능하게 된다.

이하, 본 발명의 제1 실시예를 도면을 이용하여 설명한다. 도 1의 구성은, 도 4의 구성에 지연 비교기(106)와 평활 필터(107)와, IIR 필터(105)를 추가한 구성으로 되어 있다. 지연 비교기(106)는, 제1 입력 신호 Ii, Qi를 지연시킨 신호 Id, Qd와 IIR 필터(105) 출력 If, Qf와의 지연 차에 따른 신호를 출력한다. 평활 필터(107)는 지연 비교기(106) 출력에 포함되는 고역 랜덤 성분을 제거한 신호 P를 출력한다. IIR 필터(105)는 제2 입력 신호 Ir, Qr에 대해 작용하는 필터 회로이고, 신호 P에 따라서 지연량을 변화시킨다.

지연 비교기(106)와 평활 필터(107)의 구성예를 도 5에 도시한다. 우선 기준 신호 Id, Qd와 입력 신호 If, Qf로부터 각각 순시 전력 Wd, Wf를 구한다. 순시 전력은 IQ의 제곱합을 계산하면 된다. 다음으로 순시 전력 Wd를 단위 지연(203)에 의해 1 샘플 지연시켜 두고, 순시 전력 Wf와의 곱을 승산기(206)로 계산한다. 이와는 별도로, 순시 전력 Wf를 단위 지연(204와 205)에서 2 샘플 지연시키고, 이와의 곱을 승산기(207)로 계산한다. 승산기(206) 출력과 승산기(207)와의 차를 감산기(208)로 계산함으로써, 신호의 상관에 기초하는 지연 비교를 행할 수 있다. 단, 지연 비교기(106) 출력에는, 시간 평균값에 지연 정보가 포함되어 있지만, 그 외에 신호기인의 고역 랜덤 성분을 포함하고 있기 때문에, 평활 필터(107)로 평활화하여 신호 P를 출력한다. 평활 필터(107)의 구성예로서, 가산기(209)와 단위 지연(210)과 상수배기(211)로 이루어지는 적분기를 이용할 수 있다. 무 신호시에는 지연 비교기(106) 출력은 제로로 되기 때문에, 평활 필터(107) 출력은 적분의 결과, 일정 값으로 유지되는 것으로 되지만, 디지털 회로이기 때문에 유지 능력은 완전하다.

다음으로 IIR 필터에 대해 설명한다. IIR 필터의 구성은 여러가지 생각할 수 있는데, 일례로서 도 6에 도시한 바와 같은 티치스 2차 전역 통과 필터를 들 수있다. 그 전달 함수는 수학식 1로 되어, 진폭 특성은 주파수에 따르지 않고 일정하고, 군 지연 특성은 승산 계수 P1와 P2의 2개의 파라미터에 의해 변화한다.

피드백 루프를 구성하기 위해서는, 단일의 매개 변수 P에 의해 제어되도록 할 필요가 있다. 따라서, 단일의 매개 변수 P에 기초하는 함수 P1=F1(P)와 P2=F2(P)를 설정하고, P1과 P2에 적당한 구속 조건을 부여함으로써 1 파라미터화 한다. 한편, IIR 필터에서는 본질적으로 직선 위상 특성(군 지연 평탄 특성)을 얻을 수 없기 때문에, 근사적으로 이것을 실현할 필요가 있다. 따라서, 전술한 구속 조건을 군 지연 평탄성을 부여하도록 정한다. 단, 근사의 방법에 의해 여러가지의 결정 방법을 생각할 수 있기 때문에, 이하에서는 2개가 예를 든다.

제1 예로서, 저역에서의 군 지연 특성을 최대 평탄하게 되도록 정하면, F1 (P)와 F2(P)는 수학식 2로 된다.

이 때 매개 변수 P를 파라미터로 하여 군 지연 특성을 플로팅한 것이 도 7의 주파수 특성이다. 저역에서의 군 지연 평탄도는 매우 양호한 것으로 되지만, 주파수의 증대에 수반하여 지연이 크게 변동한다.

제2 예로서, f=0의 군 지연량과 f=fs/4의 군 지연량이 동일하다고 하는 조건을 부가하면, F1(P)와 F2(P)는 수학식 3이 된다.

이 때 매개 변수 P를 파라미터로 하여 군 지연 특성을 플로팅한 것이 도 8의 주파수 특성이다. f=0으로부터 f=fs/4에 걸쳐 군 지연은 약간 꾸불꾸불한 것으로 되지만, 이 기복을 허용하면 제1 예보다도 광대역이라고 간주할 수 있다.

어떤 경우도, 매개 변수 P를 -1부터 O의 범위에서 움직임으로써, 지연량을 1 샘플로부터 2 샘플까지 연속적으로 변화시키는 것이 가능하게 된다.

또한, 함수 F1(P)과 F2(P)의 정밀식은 사칙 연산으로 이루어지고 있기 때문에 디지털 회로로의 실현이 가능하지만, 수학식 2 및 수학식 3에 기재한 바와 같이 다항식 근사를 행함으로써 승산과 가산만으로 이루어져, 연산을 간략화할 수 있다. 또한, 함수 대응 관계를 테이블에 저장해 두면, 연산을 행하지 않고 실현할 수도 있다.

본 실시예에 따르면, 지연 비교기(106)와, 평활 필터(107)와, IIR 필터(105)로 지연 동기 루프를 구성하고, 지연기(104)의 지연량을(n+1)로 설정함으로써, 지연기(104) 출력과 IIR 필터(105)의 타이밍을 맞추는 것이 가능하게 되기 때문에, 감산기(103)로 왜곡 성분의 정확한 추출이 가능하게 된다. 또한, 종래 기술과 달리 완전하게 디지털화되어 있기 때문에 잡음의 영향에 강하고, 무 신호시에는 평활 필터(107) 출력이 오프셋의 영향없이 유지되기 때문에 동기는 벗어나지 않는다. 또한, FIR 필터를 이용하지 않기 때문에, 진폭 특성은 원리적으로 평탄하고, 헛된 지연을 매우 작게 억제하는 것이 가능하게 된다.

<실시예 2>

다음으로 본 발명의 제2 실시예를 도 2를 이용하여 설명한다. 도 2의 구성은, 지연기(104) 대신에, IIR 필터(105)를 이용한 구성으로 되어 있다. 지연 비교기(106)는, 제1 입력 신호 Ir, Qr와 IIR 필터(105) 출력 If, Qf와의 지연 차에 따른 신호를 출력한다. 평활 필터(107)는 지연 비교기(106) 출력에 포함되는 고역 랜덤 성분을 제거한 신호 P를 출력한다. IIR 필터(105)는 제2 입력 신호 Ii, Qi에 대해 작용하는 필터 회로이고, 신호 P에 따라 지연량을 변화시킨다. 도 2는 IIR 필터를 2단 구성으로 한 경우를 나타내는데, 본 발명은 이에 한정되지 않는다. 즉, IIR 필터는 1단으로 구성해도 되고, 또한, 3단 이상(일반적으로 n단)으로 구성해도 된다(n은 1 이상의 정수). n단으로 구성하면, n단의 각 요소 IIR 필터의 지연량의 합계가 최종 단의 요소 IIR 필터의 출력 단자로부터 If, Qf로서 얻어지는 것으로 된다.

또한, 본 실시예는 도 2에 도시되는 구성에 한정되지 않고, 다른 여러가지 변형도 포함한다. 예를 들면, 도 2는 IIR 필터(105)를 프리디스토터(101)의 전단에 배치한 구성을 나타내는데, 본 실시예는 이에 한정되지 않고, 프리디스토터( 101)의 후단에 배치해도 되고, 또한, 전단에 배치한 것과 후단에 배치한 것을 조합하여, 이들의 위치 중 몇개로 분할하여 배치해도 된다.

본 실시예에 따르면, 지연량의 가변 폭을 넓게 취할 수 있음과 함께, 프리디스토터(101)로부터 감산기(103)에 이르는 신호 경로의 지연량을 최소화하는 것이 가능하게 된다. 또한, 종래 기술과 달리 완전하게 디지털화되어 있기 때문에 잡음의 영향에 강하고, 무 신호 시에는 평활 필터(107)의 출력이 오프셋의 영향없이 유지되기 때문에 동기는 벗어나지 않는다. 또한, FIR 필터를 이용하지 않기 때문에, 진폭 특성은 원리적으로 평탄하여, 헛된 지연을 매우 작게 억제하는 것이 가능하게 된다.

<실시예 3>

다음으로, 도 9를 이용하여 본 발명의 제3 실시예에 대해 설명한다. 도 9에서는, 가변 지연 소자로서 IIR 필터를 사용하는 대신에, 평활 필터(107)의 출력을 2치 양자화하는 양자화기(108)와, 양자화기(108)의 출력 값에 따라서 제로 샘플 지연 및 1 샘플 지연 중 어느 한쪽을 선택 가능하도록 구성된(선택적으로 전환하는) 전환식 지연기(109)를 이용하고 있다. 지연 비교기(106)는, 제1 입력 신호 Ii, Qi를 지연시킨 신호 Id, Qd와 전환식 지연기(109) 출력 If, Qf와의 지연 차에 따른 신호를 출력한다. 평활 필터(107)는 지연 비교기(106)의 출력에 포함되는 고역 랜덤 성분을 제거한 신호 P를 출력한다. 이 신호 P를 양자화기(108)가 입력받고, 2치 양자화하여 신호 P에 대응하는 2치의 출력 값(예를 들면 0 또는 1)을 전환식 지연기(109)에 출력한다. 전환식 지연기(109)는 신호 P에 대응하는 2치의 입력값( 예를 들면 O 또는 1)에 따라서 제2 입력 신호 Ir, Qr의 지연량을 변화시켜, If, Qf를 출력한다.

본 실시예에 따르면, 0 샘플 지연일 때는 지연량 부족이고, 1 샘플 지연일 때는 지연량 과다로 되기 때문에, 피드백의 작용으로서, 잘 알려진 시그마 델타 변조에 의해 지연량의 전환이 자동적으로 행해져, 평균적인 의미로 1 샘플 미만의 지연량 a를 설정할 수 있다. 따라서, 신호 대역에 비교하여 충분히 고속으로 지연량 전환을 행함으로써, IIR 필터를 이용하지 않고 제1 실시예와 동등한 효과를 얻을 수 있다.

<실시예 4>

다음으로, 도 3을 이용하여 본 발명의 제4 실시예에 대해 설명한다. 본 실시예는 본 발명의 지연 동기 루프 회로를 적용한 디지털 프리디스토션형 송신기( 무선 기지국 송신계)의 일례이다. 제어부(300)로부터 공급되는 송신 신호는, 변조부(301)에서의 부호화 처리를 행하고, 베이스 밴드 처리부(302)에서 대역 제한을 행하여 직교 IQ 신호 Ii, Qi를 출력하고, 프리디스토션부(303)에서 왜곡 보상 처리를 행하여, D/A 변환기(304)에서 아날로그 신호로 변환하고, 직교 변조기(305)에서 무선 주파수대로 주파수 변환을 행하고, 전력 증폭부(306)에서 전력 증폭을 행하고, 안테나 공용기(309)를 통해 안테나(310)로부터 공중으로 전파를 방사한다. 프리디스토션부(303)에는 상기 제1∼3의 실시예 중 어느 하나, 또는, 이들의 여러가지 변형이 적용된다. 대출력 시에는 전력 증폭부(306)에서 비선형 왜곡이 발생하는데, 등가적으로는 선형 증폭기(307) 출력에 비선형 왜곡이 중첩된다고 생각할 수 있다.

효과적으로 프리디스토션을 행하기 위해서는, 비선형 왜곡의 발생량을 정확 하게 파악함으로써, 전력 증폭부(306)의 비선형 특성을 정확하게 부정하는 것이 필요해진다. 그 때문에, 송신파를 믹서(311)에서 IF대로 주파수 변환하고, A/D 변환기 (312)에서 디지털 신호로 변환하고, 디지털 직교 복조기(313)로 복조를 행하여 프리디스토션부(303)로 귀환한다. 또한, 복조부의 구성으로서 여러가지 구성을 생각할 수 있는 점은 종래와 마찬가지이다.

본 실시예에 따르면, 디지털 프리디스토션형 송신기에 본 발명의 지연 동기 루프 회로를 이용함으로써, 전력 증폭부(306)에서 발생하는 비선형 왜곡을 정확하게 추출할 수 있기 때문에, 에러가 적은 왜곡 보상을 행하는 것이 가능하게 된다.

<실시예 5>

다음으로, 도 3을 이용하여 본 발명의 제5 실시예에 대해 설명한다. 본 실시예는 상기 제4 실시예에 도시하는 디지털 프리디스토션형 송신기를 송신계에 적용한 무선 기지국의 일례이다. 본 실시예는 상기 제4 실시예의 구성 외에 안테나 공용기(309)에 수신계가 더 접속된 구성이다. 안테나 공용기(309)는 송신계의 전력 증폭부(306)에서 전력 증폭된 송신 신호를 입력으로 하여 안테나(310)에 그 송신 신호를 출력하는 한편, 안테나(310)로부터 입력받은 수신 신호를 수신계로 출력한다. 수신계의 구체적 구성으로서는, 잘 알려진 여러가지의 양태를 적용할 수 있다.

본 실시예에 따르면, 신호 지연의 영향이 보정되어 비선형 왜곡이 정확하게 추출되기 때문에, 적응 처리에서의 제어 에러를 저감하는 것이 가능해져, 선형성이 향상된다. 따라서, 대진폭 시에서도 비선형 왜곡 보상이 적절하게 행해지기 때문 에, 대진폭 출력이 가능해져, 고효율 상태에서의 운전이 가능하게 된다.

본 발명의 지연 동기 루프 회로에 따르면, 2종류의 신호 사이의 지연을 1 샘플 주기에 차지 않는 미소 지연까지도 거의 정확하게 보정하는 것이 가능하게 된다.

Claims

제1 입력 IQ 신호를 입력으로 하는 가변 지연 소자와,

상기 가변 지연 소자의 출력 단자에 접속되고, 상기 가변 지연 소자의 출력 신호 및 제2 입력 IQ 신호에 기초하는 신호를 입력으로 하는 감산기와,

상기 가변 지연 소자의 출력 단자에 접속되고, 상기 가변 지연 소자의 출력 신호를 입력으로 하는 지연 비교기와,

상기 지연 비교기의 출력 단자 및 상기 가변 지연 소자의 입력 단자에 접속되고, 상기 지연 비교기의 출력 신호를 입력으로 하여 평활화하고, 평활화된 신호를 상기 가변 지연 소자에 출력하는 평활 필터를 구비하여 이루어지고,

상기 제1 및 제2 입력 IQ 신호 중 어느 한쪽은, 출력 IQ 신호가 디지털 아날로그 변환되고, 아날로그 회로부를 거쳐, 다시 아날로그-디지털 변환되어 생성된 신호이고,

상기 아날로그 회로부를 거침으로써 상기 출력 IQ 신호에 발생하는 왜곡을 상기 가변 지연 소자에 의해 억제하기 위한 지연 제어를 행하는 것을 특징으로 하는 지연 동기 루프 회로.
제1항에 있어서,

상기 가변 지연 소자는 IIR 필터인 것을 특징으로 하는 지연 동기 루프 회로.
제2항에 있어서,

상기 제1 입력 IQ 신호는, 상기 출력 IQ 신호가 디지털 아날로그 변환되고, 상기 아날로그 회로부를 거쳐, 다시 아날로그-디지털 변환되어 생성되고,

상기 제2 입력 IQ 신호는, 입력 신호에 대해 샘플 주기의 정수배의 지연을 부여하는 지연기에 의해 지연되고, 그 지연기의 출력 신호가 상기 감산기 및 상기 지연 비교기에 입력되고,

상기 지연 비교기는, 상기 지연기의 출력 신호와 상기 IIR 필터의 출력 신호와의 지연 차에 따른 신호를 상기 평활 필터에 출력하도록 구성되고,

상기 평활 필터의 출력에 기초하여, 상기 IIR 필터 내부의 승산기 계수를 제어하는 것을 특징으로 하는 지연 동기 루프 회로.
제2항에 있어서,

상기 IIR 필터는, 적어도 1단 이상의 요소 IIR 필터의 직렬 접속으로 구성되고, 상기 요소 IIR 필터 각각의 지연량의 합계를 최종 단 요소 IIR 필터의 출력 단자로부터 출력하는 것을 특징으로 하는 지연 동기 루프 회로.
제4항에 있어서,

상기 제1 입력 IQ 신호는 상기 IIR 필터에 의해 지연되고, 상기 IIR 필터의 출력 신호가 상기 감산기 및 상기 지연 비교기에 입력되고,

상기 제2 입력 IQ 신호는, 상기 출력 IQ 신호가 디지털 아날로그 변환되고, 상기 아날로그 회로부를 거쳐, 다시 아날로그-디지털 변환되어 생성되고,

상기 지연 비교기는, 상기 IIR 필터의 출력 신호와 상기 제2 입력 IQ 신호와의 지연 차에 따른 신호를 상기 평활 필터에 출력하도록 구성되고,

상기 평활 필터의 출력에 기초하여, 상기 IIR 필터를 구성하는 상기 요소 IIR 필터 각각의 내부의 승산기 계수를 제어하는 것을 특징으로 하는 지연 동기 루프 회로.
제1항에 있어서,

상기 가변 지연 소자는, 상기 평활 필터의 출력 신호를 2치 양자화하는 양자화기와, 그 양자화기의 출력치에 따라서 제로 샘플 지연 및 1 샘플 지연 중 어느 한쪽을 선택 가능하게 구성된 전환식 지연기를 구비하여 이루어지는 것을 특징으로 하는 지연 동기 루프 회로.
제6항에 있어서,

상기 제1 입력 IQ 신호는, 상기 출력 IQ 신호가 디지털 아날로그 변환되고, 상기 아날로그 회로부를 거쳐서, 다시 아날로그-디지털 변환되어 생성되고,

상기 제2 입력 IQ 신호는, 입력 신호에 대해 샘플 주기의 정수배의 지연을 부여하는 지연기에 의해 지연되고, 그 지연기의 출력 신호가 상기 감산기 및 상기 지연 비교기에 입력되고,

상기 지연 비교기는, 상기 지연기의 출력 신호와 상기 전환식 지연기의 출력 신호와의 지연 차에 따른 신호를 상기 평활 필터에 출력하도록 구성되고,

상기 평활 필터의 출력에 기초하여, 상기 전환식 지연기 내부의 지연량을 전환하는 것을 특징으로 하는 지연 동기 루프 회로.
전송로에 접속되고, 그 전송로를 통해 공급되는 송신 신호를 입력으로 하는 제어부와,

상기 제어부에 접속되고, 상기 제어부로부터 공급되는 송신 신호를 입력으로 하여 부호화 처리를 행하는 변조부와,

상기 변조부에 접속되고, 상기 변조부로부터 공급되는 변조된 송신 신호를 입력으로 하여 대역 제한을 행하여 직교 IQ 신호를 출력하는 베이스 밴드 처리부와,

상기 베이스 밴드 처리부에 접속되고, 상기 베이스 밴드 처리부로부터 공급되는 직교 IQ 신호를 입력으로 하여 왜곡 보상 처리를 행하는 프리디스토션부와,

상기 프리디스토션부에 접속되고, 상기 프리디스토션부로부터 공급되는 왜곡 보상 처리된 송신 신호를 입력으로 하여 아날로그 신호로 변환하는 D/A 변환기와,

상기 D/A 변환기에 접속되고, 상기 D/A 변환기로부터 공급되는 아날로그 신호를 입력으로 하여 무선 주파수대로 주파수 변환을 행하는 직교 변조기와,

상기 직교 변조기에 접속되고, 상기 직교 변조기로부터 공급되는 무선 주파수의 송신 신호를 입력으로 하여 그 송신 신호에 대해 전력 증폭을 행하는 전력 증 폭부와,

상기 전력 증폭부에 전기적으로 접속되고, 상기 전력 증폭부로부터 공급되는 전력 증폭된 송신 신호를 전파로서 방사하는 안테나와,

상기 전력 증폭부에 접속되고, 상기 전력 증폭부로부터 공급되는 전력 증폭된 송신 신호를 입력으로 하여 중간 주파수대에 주파수 변환하는 믹서와,

상기 믹서에 접속되고, 상기 믹서로부터 공급되는 중간 주파수의 신호를 입력으로 하여 디지털 신호로 변환하는 A/D 변환기와,

상기 A/D 변환기와 상기 프리디스토션부 사이에 접속되고, 상기 A/D 변환기로부터 공급되는 디지털 신호를 입력으로 하여 복조를 행하고, 복조된 디지털 신호를 상기 프리디스토션부에 출력하는 디지털 직교복조기를 구비하여 이루어지고,

상기 프리디스토션부는,

제1 입력 IQ 신호를 입력으로 하는 가변 지연 소자와,

상기 가변 지연 소자의 출력 단자에 접속되고, 상기 가변 지연 소자의 출력 신호 및 제2 입력 IQ 신호에 기초하는 신호를 입력으로 하는 감산기와,

상기 가변 지연 소자의 출력 단자에 접속되고, 상기 가변 지연 소자의 출력 신호를 입력으로 하는 지연 비교기와,

상기 지연 비교기의 출력 단자 및 상기 가변 지연 소자의 입력 단자에 접속되고, 상기 지연 비교기의 출력 신호를 입력으로 하여 평활화하고, 평활화된 신호를 상기 가변 지연 소자에 출력하는 평활 필터를 구비하여 이루어지고,

상기 제1 및 제2 입력 IQ 신호 중 어느 한쪽은, 상기 디지털 직교 복조기의 출력 신호이고,

상기 전력 증폭부에서 상기 송신 신호에 발생하는 왜곡을 상기 가변 지연 소자에 의해 억제하기 위한 지연 제어를 행하는 것을 특징으로 하는 디지털 프리디스토션형 송신기.
제8항에 있어서,

상기 가변 지연 소자는 IIR 필터인 것을 특징으로 하는 디지털 프리디스토션형 송신기.
제9항에 있어서,

상기 제1 입력 IQ 신호는, 상기 출력 IQ 신호가 디지털 아날로그 변환되고, 상기 아날로그 회로부를 거쳐, 다시 아날로그-디지털 변환되어 생성되고,

상기 제2 입력 IQ 신호는, 입력 신호에 대해 샘플 주기의 정수배의 지연을 부여하는 지연기에 의해 지연되고, 그 지연기의 출력 신호가 상기 감산기 및 상기 지연 비교기에 입력되고,

상기 지연 비교기는, 상기 지연기의 출력 신호와 상기 IIR 필터의 출력 신호와의 지연 차에 따른 신호를 상기 평활 필터에 출력하도록 구성되고,

상기 평활 필터의 출력에 기초하여, 상기 IIR 필터 내부의 승산기 계수를 제어하는 것을 특징으로 하는 디지털 프리디스토션형 송신기.
제9항에 있어서,

상기 IIR 필터는, 적어도 1단 이상의 요소 IIR 필터의 직렬 접속으로 구성되고, 상기 요소 IIR 필터 각각의 지연량의 합계를 최종 단 요소 IIR 필터의 출력 단자로부터 출력하는 것을 특징으로 하는 디지털 프리디스토션형 송신기.
제11항에 있어서,

상기 제1 입력 IQ 신호는 상기 IIR 필터에 의해 지연되고, 상기 IIR 필터의 출력 신호가 상기 감산기 및 상기 지연 비교기에 입력되고,

상기 제2 입력 IQ 신호는, 상기 출력 IQ 신호가 디지털 아날로그 변환되고, 상기 아날로그 회로부를 거쳐, 다시 아날로그-디지털 변환되어 생성되고,

상기 지연 비교기는, 상기 IIR 필터의 출력 신호와 상기 제2 입력 IQ 신호와의 지연 차에 따른 신호를 상기 평활 필터에 출력하도록 구성되고,

상기 평활 필터의 출력에 기초하여, 상기 IIR 필터를 구성하는 상기 요소 IIR 필터 각각의 내부의 승산기 계수를 제어하는 것을 특징으로 하는 디지털 프리디스토션형 송신기.
제8항에 있어서,

상기 가변 지연 소자는, 상기 평활 필터의 출력 신호를 2치 양자화하는 양자화기와, 그 양자화기의 출력치에 따라서 제로 샘플 지연 및 1 샘플 지연 중 어느 한쪽을 선택 가능하도록 구성된 전환식 지연기를 구비하여 이루어지는 것을 특징으 로 하는 디지털 프리디스토션형 송신기.
제13항에 있어서,

상기 제1 입력 IQ 신호는, 상기 출력 IQ 신호가 디지털 아날로그 변환되고, 상기 아날로그 회로부를 거쳐, 다시 아날로그-디지털 변환되어 생성되고,

상기 제2 입력 IQ 신호는, 입력 신호에 대해 샘플 주기의 정수배의 지연을 부여하는 지연기에 의해 지연되고, 그 지연기의 출력 신호가 상기 감산기 및 상기 지연 비교기에 입력되고,

상기 지연 비교기는, 상기 지연기의 출력 신호와 상기 전환식 지연기의 출력 신호와의 지연 차에 따른 신호를 상기 평활 필터에 출력하도록 구성되고,

상기 평활 필터의 출력에 기초하여, 상기 전환식 지연기 내부의 지연량을 전환하는 것을 특징으로 하는 디지털 프리디스토션형 송신기.
전송로에 접속되고, 그 전송로를 통해 공급되는 송신 신호를 입력으로 하는 제어부와,

상기 제어부에 접속되고, 상기 제어부로부터 공급되는 송신 신호를 입력으로 하여 부호화 처리를 행하는 변조부와,

상기 변조부에 접속되고, 상기 변조부로부터 공급되는 변조된 송신 신호를 입력으로 하여 대역 제한을 행하여 직교 IQ 신호를 출력하는 베이스 밴드 처리부와,

상기 베이스 밴드 처리부에 접속되고, 상기 베이스 밴드 처리부로부터 공급되는 직교 IQ 신호를 입력으로 하여 왜곡 보상 처리를 행하는 프리디스토션부와,

상기 프리디스토션부에 접속되고, 상기 프리디스토션부로부터 공급되는 왜곡 보상 처리된 송신 신호를 입력으로 하여 아날로그 신호로 변환하는 D/A 변환기와,

상기 D/A 변환기에 접속되고, 상기 D/A 변환기로부터 공급되는 아날로그 신호를 입력으로 하여 무선 주파수대로 주파수 변환을 행하는 직교 변조기와,

상기 직교 변조기에 접속되고, 상기 직교 변조기로부터 공급되는 무선 주파수의 송신 신호를 입력으로 하여 그 송신 신호에 대해 전력 증폭을 행하는 전력 증폭부와,

상기 전력 증폭부의 출력 단자 및 수신계의 입력 단자에 접속되고, 상기 전력 증폭부로부터 공급되는 전력 증폭된 송신 신호를 입력으로 하여 안테나에 출력함과 함께, 상기 안테나로부터 공급되는 수신 신호를 입력으로 하여 상기 수신계에 출력하는 안테나 공용기와,

상기 전력 증폭부에 접속되고, 상기 전력 증폭부로부터 공급되는 전력 증폭된 송신 신호를 입력으로 하여 중간 주파수대로 주파수 변환하는 믹서와,

상기 믹서에 접속되고, 상기 믹서로부터 공급되는 중간 주파수의 신호를 입력으로 하여 디지털 신호로 변환하는 A/D 변환기와,

상기 A/D 변환기와 상기 프리디스토션부 사이에 접속되고, 상기 A/D 변환기로부터 공급되는 디지털 신호를 입력으로 하여 복조를 행하고, 복조된 디지털 신호를 상 기 프리디스토션부에 출력하는 디지털 직교 복조기를 구비하여 이루어지고,

상기 프리디스토션부는,

제1 입력 IQ 신호를 입력으로 하는 가변 지연 소자와,

상기 가변 지연 소자의 출력 단자에 접속되고, 상기 가변 지연 소자의 출력 신호 및 제2 입력 IQ 신호에 기초하는 신호를 입력으로 하는 감산기와,

상기 가변 지연 소자의 출력 단자에 접속되고, 상기 가변 지연 소자의 출력 신호를 입력으로 하는 지연 비교기와,

상기 지연 비교기의 출력 단자 및 상기 가변 지연 소자의 입력 단자에 접속되고, 상기 지연 비교기의 출력 신호를 입력으로 하여 평활화하고, 평활화된 신호를 상기 가변 지연 소자에 출력하는 평활 필터를 구비하여 이루어지고,

상기 제1 및 제2 입력 IQ 신호 중 어느 한쪽은, 상기 디지털 직교 복조기의 출력 신호이고,

상기 전력 증폭부에서 상기 송신 신호에 발생하는 왜곡을 상기 가변 지연 소자에 의해 억제하기 위한 지연 제어를 행하는 것을 특징으로 하는 무선 기지국.
제15항에 있어서,

상기 가변 지연 소자는 IIR 필터인 것을 특징으로 하는 무선 기지국.
제16항에 있어서,

상기 제1 입력 IQ 신호는, 상기 출력 IQ 신호가 디지털 아날로그 변환되고, 상기 아날로그 회로부를 거쳐, 다시 아날로그-디지털 변환되어 생성되고,

상기 제2 입력 IQ 신호는, 입력 신호에 대해 샘플 주기의 정수배의 지연을 부여하는 지연기에 의해 지연되고, 그 지연기의 출력 신호가 상기 감산기 및 상기 지연 비교기에 입력되고,

상기 지연 비교기는, 상기 지연기의 출력 신호와 상기 IIR 필터의 출력 신호와의 지연 차에 따른 신호를 상기 평활 필터에 출력하도록 구성되고,

상기 평활 필터의 출력에 기초하여, 상기 IIR 필터 내부의 승산기 계수를 제어하는 것을 특징으로 하는 무선 기지국.
제16항에 있어서,

상기 IIR 필터는, 적어도 1단 이상의 요소 IIR 필터의 직렬 접속으로 구성되고, 상기 요소 IIR 필터 각각의 지연량의 합계를 최종 단 요소 IIR 필터의 출력 단자로부터 출력하는 것을 특징으로 하는 무선 기지국.
제18항에 있어서,

상기 제1 입력 IQ 신호는 상기 IIR 필터에 의해 지연되고, 상기 IIR 필터의 출력 신호가 상기 감산기 및 상기 지연 비교기에 입력되고,

상기 제2 입력 IQ 신호는, 상기 출력 IQ 신호가 디지털 아날로그 변환되고, 상기 아날로그 회로부를 거쳐, 다시 변환되어 생성되고,

상기 지연 비교기는, 상기 IIR 필터의 출력 신호와 상기 제2 입력 IQ 신호와의 지연 차에 따른 신호를 상기 평활 필터에 출력하도록 구성되고,

상기 평활 필터의 출력에 기초하여, 상기 IIR 필터를 구성하는 상기 요소 IIR 필터 각각의 내부의 승산기 계수를 제어하는 것을 특징으로 하는 무선 기지국.
제15항에 있어서,

상기 가변 지연 소자는, 상기 평활 필터의 출력 신호를 2치 양자화하는 양자화기와, 그 양자화기의 출력치에 따라서 제로 샘플 지연 및 1 샘플 지연 중 어느 한쪽을 선택 가능하도록 구성된 전환식 지연기를 구비하여 이루어지는 것을 특징으로 하는 무선 기지국.
제20항에 있어서,

상기 제1 입력 IQ 신호는, 상기 출력 IQ 신호가 디지털 아날로그 변환되고, 상기 아날로그 회로부를 거쳐, 다시 아날로그-디지털 변환되어 생성되고,

상기 제2 입력 IQ 신호는, 입력 신호에 대해 샘플 주기의 정수배의 지연을 부여하는 지연기에 의해 지연되고, 그 지연기의 출력 신호가 상기 감산기 및 상기 지연 비교기에 입력되고,

상기 지연 비교기는, 상기 지연기의 출력 신호와 상기 전환식 지연기의 출력 신호와의 지연 차에 따른 신호를 상기 평활 필터에 출력하도록 구성되고,

상기 평활 필터의 출력에 기초하여, 상기 전환식 지연기 내부의 지연량을 전환하는 것을 특징으로 하는 무선 기지국.