KR20050063751A - 반도체 장치의 제조 방법, 플라즈마 처리 장치 및플라즈마 처리 방법 - Google Patents

반도체 장치의 제조 방법, 플라즈마 처리 장치 및플라즈마 처리 방법 Download PDF

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Abstract

다수의 반도체 소자가 형성된 반도체 웨이퍼를 개별적인 반도체 소자으로 분할하여 반도체 장치를 제조하는 방법으로서, 보호층에 의해 보호하고, 회로가 형성된 면의 반대쪽 면을 기계적으로 가공하여 두께를 감소시킨 후, 절단선을 결정하기 위해 레지스트 필름으로 마스크를 형성하고, 상기 마스크면에 플라즈마를 노출시켜 상기 절단선 부분을 플라즈마 에칭함으로써 상기 반도체 웨이퍼를 개별적인 반도체 소자로 분할하고, 플라즈마에 의해 상기 레지스트 필름을 제거하고, 상기 두께가 감소된 면에 발생한 미세 균열을 플라즈마 에칭으로 제거하는 과정을 포함하며, 상기 플라즈마 처리의 모든 단계는 동일한 플라즈마 처리 장치에 의해서 수행된다.

Description

반도체 장치의 제조 방법, 플라즈마 처리 장치 및 플라즈마 처리 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE, PLASMA PROCESSING APPARATUS AND PLASMA PROCESSING METHOD}
본 발명은, 반도체 소자가 형성된 반도체 웨이퍼를 다수의 개별적인 조각으로 분할함으로써, 두께가 100 ㎛ 이하인 반도체 장치를 제조하는 방법에 관한 것이다.
또한, 본 발명은 상기 제조 방법을 수행하는데 적합한 플라즈마 처리 장치 및 플라즈마 처리 방법에 관한 것이다.
전자 장비의 회로 기판에 실장되는 반도체 장치는 일반적으로, 회로 패턴이 형성된 웨이퍼에 리드 프레임(lead frame)의 핀 및 금속 범프(metallic bump)를 접속시키고, 상기 반도체 소자를 패키징 공정에 의해 합성수지(resin)로 봉합하는 방법으로 제조된다. 그러나 최근 전자 장비의 크기가 작아지면서, 반도체 장치의 크기도 작아지고 있다. 특히, 반도체 소자의 두께를 줄이기 위한 연구가 활발히 수행되어, 두께가 100 ㎛를 넘지 않는 반도체 웨이퍼가 이미 이용되고 있다.
그러나 두께가 감소된 반도체 소자의 기계적인 강도는 매우 낮아지므로 상기 반도체 소자는, 웨이퍼상의 반도체 소자를 개별적인 조각으로 분할하는 다이싱(dicing) 단계의 절단(cutting) 공정 시 파손될 우려가 있으므로, 양품(良品) 수율(yield)이 필연적으로 낮아지게 된다. 두께가 감소된 반도체 소자의 절단 방법에 있어서, 기계적인 절단 방법보다는 플라즈마 에칭에 의해 절단홈이 형성된 웨이퍼를 절단하는 플라즈마 다이싱 방법이 추천된다. 이러한 방법에 관해서는 일본 공개 특허 제2002-93752호에 제안되어 있다.
이러한 종래의 방법은 다음과 같이 수행된다. 첫째, 회로가 형성된 면의 반대쪽 면에 반도체 웨이퍼의 두께를 줄이기 위해 기계적인 가공이 수행된다. 상기 반도체 웨이퍼의 기계적으로 가공된 면에 플라즈마 처리가 수행되어, 응력이 제거되고(stress relief), 상기 기계적 가공에 의한 미세 균열(micro-crack)은 제거된다. 이 후, 절단선(cutting line)을 제외한 반도체 웨이퍼 상에 레지스트가 코팅되어, 레지스트 필름의 마스크가 형성된다. 그리고, 상기 마스크가 형성된 면에 플라즈마 처리를 재차 수행한다. 상기 플라즈마 처리에 따른 플라즈마 에칭에 의해 상기 절단선 부분의 실리콘이 제거되고, 상기 반도체 웨이퍼는 반도체 소자의 개별적인 조각으로 분할된다. 이 후, 상기 마스크는 제거된다. 이러한 방법으로, 상기 개별적인 반도체 장치가 완성된다.
그러나, 상기 설명한 종래의 방법에 따른 반도체 웨이퍼의 절단 공정은, 응력 제거의 단계, 마스크 형성의 단계 및 플라즈마 다이싱 단계가 연속적으로 수행된다. 그래서, 각각의 단계를 수행하기 위한 독립적인 공정이 필요하다. 즉, 응력 제거를 위한 플라즈마 처리가 완료된 후, 상기 반도체 웨이퍼는 플라즈마 처리 장치에서 꺼내져야만 하고, 마스크가 형성된 후에 상기 반도체 웨이퍼는 다시 상기 플라즈마 처리 장치의 내부로 이송되어야 한다. 따라서 제조 공정이 복잡해지고, 제조 라인에 필요한 장비의 비용이 증가하고, 제조 효율은 낮아지게 된다는 문제점이 발생한다. 또한, 기계적 가공에 의해 두께가 감소된 매우 얇은 반도체 웨이퍼가 상기 공정 중에 이송되고 처리될(handle) 때, 상기 반도체 웨이퍼가 손상되기 쉬우므로 수율은 불가피하게 낮아진다.
도 1은 본 발명의 일 실시예에 따른 플라즈마 처리 장치의 측단면도이다.
도 2는 본 발명의 일 실시예에 다른 플라즈마 처리 장치의 하부 전극의 부분 단면도이다.
도 3(a) 및 도 3(b)는 본 발명의 일 실시예에 따른 플라즈마 처리 장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 플라즈마 처리 장치의 제어 시스템의 구성을 보여주는 블록도이다.
도 5(a) 내지 도 5(h)는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 개략도이다.
도 6은 본 발명의 일 실시예에 따른 플라즈마 처리 방법의 흐름도이다.
도 7은 본 발명의 일 실시예에 따른 플라즈마 처리 장치의 측단면도이다.
도 8은 본 발명의 일 실시예에 따른 플라즈마 처리 장치의 측단면도이다.
도 9는 본 발명의 일 실시예에 따른 플라즈마 처리 장치의 측단면도이다.
도 10은 본 발명의 일 실시예에 따른 플라즈마 처리 장치의 측단면도이다.
도 11은 본 발명의 일 실시예에 따른 플라즈마 처리에서 플라즈마 처리 조건을 보여주는 데이터 테이블이다.
(도면의 주요 부분에 대한 부호의 설명)
1 : 진공 챔버
1a :배출 포트
1b : 개구부
2 : 처리 챔버
3 : 제 1 전극 (하부 전극)
3a : 전극부
3b : 지지부
3c : 흡입홀
3d : 냉각제 유로
3e : 흡인홀
3f : 절연 코팅층
3g : 유지면
4 : 제 2 전극 ( 상부 전극)
4a : 전극부
4b : 지지부
4c : 가스 공급홀
4d : 냉각제 유로
4e : 가스 유입부
4f : 연장부
4g : 가스 체류 공간
5A, 5B, 5c : 절연체
6 : 반도체 웨이퍼
6a : 회로 형성면
6b : 미세 균열층
6c : 반도체 소자
6d : 절단홈
7 : 배출 전환 밸브
8 : 진공 펌프
9 : 접지부
10 : 냉각 기구
11 : 가스 유로 전환 밸브
12 : 진공 흡입 펌프
13 : N2 가스 공급부
15 : RF 필터
16 : 매칭 회로
17 : 고주파 전력 공급부
18 : 정전인력 DC 전력 공급부
19 : 가스 유량 조절부
20 : 가스 전환 밸브
21 : 제 1 플라즈마 발생 가스 공급부
22 : 제 2 플라즈마 발생 가스 공급부
23 : 제 3 플라즈마 발생 가스 공급부
24 : 전극 승강 기구
25 : 도어
26 : 도어 개폐 기구
27 : 흡인 헤드
27a : 암
28 : 압력 센서
30 : 보호 시트
31 : 레지스트 필름
31a : 레지스트 필름
31b : 절단선
33 : 제어부
34 : 저장부
34a : 플라즈마 처리 조건
34b : 플라즈마 처리 작업 프로그램
35 : 작업 입력부
36 : 표시부
37 : 접착 시트
따라서, 본 발명의 목적은, 제조 공정을 단순화함으로써 제조 장비의 비용을 줄이고 생산 효율을 향상시키며 또한, 반도체 웨이퍼가 이송되고 처리될 때 손상되는 것을 방지하여 수율을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 반도체 장치의 제조 방법에 가장 적합한 플라즈마 처리 장치 및 플라즈마 처리 방법을 제공하는 것이다.
상기의 목적을 달성하기 위하여, 본 발명은 제 1 면에 다수의 반도체 소자가 형성된 반도체 웨이퍼가 반도체 소자의 개별적인 조각으로 나누어진, 두께가 100 ㎛를 넘지 않는 반도체 장치를 제조하기 위한 방법으로서, 상기 제 1 면에 박리가 가능한 보호 시트를 접착하는 시트 접착 단계; 기계적인 수단에 의해, 제 1 면의 반대측 면인 제 2 면을 깎아냄으로써 상기 반도체 웨이퍼의 두께를 100 ㎛를 넘지 않도록 감소시키는 두께 감소 단계; 상기 제 2 면에 상기 반도체 웨이퍼를 개별적인 조각으로 분할하기 위한 절단선을 결정하기 위해 마스크를 형성하는 마스크 형성 단계; 상기 반도체 웨이퍼의 상기 마스크 형성면을 플라즈마에 노출시킴으로써 상기 절단선에 플라즈마 에칭을 수행하여 상기 반도체 웨이퍼를 개별적인 조각으로 분할하는 플라즈마 다이싱 단계; 플라즈마를 이용하여 상기 마스크를 제거하는 마스크 제거 단계; 상기 마스크가 제거된 상기 제 2 면에 플라즈마 에칭을 수행하여, 상기 두께 감소 단계에서 상기 제 2 면에 발생한 미세 균열을 제거하는 미세 균열 제거 단계; 및, 개별적인 조각인 각각의 반도체 장치로부터 보호 시트를 박리하는 시트 박리 단계;를 포함하는 반도체 장치의 제조 방법을 제공한다.
본 발명에 따르면, 반도체 소자가 형성된 개별적인 조각으로 상기 반도체 웨이퍼를 분할하기 위한 절단선을 결정하기 위한 마스크가 형성된 반도체 웨이퍼는 이하의 각 단계를 거친다. 상기 반도체 웨이퍼에는, 상기 반도체 웨이퍼의 상기 마스크면이 플라즈마에 노출되어 상기 절단선에 플라즈마 에칭이 수행됨으로써 상기 반도체 웨이퍼를 개별적인 조각으로 분할하는 플라즈마 다이싱 단계; 플라즈마를 이용하여 상기 마스크를 제거하는 마스크 제거 단계; 두께 감소 단계에 생긴 미세 균열을 제거하는 미세 균열 제거 단계가 수행된다. 이러한 단계들이 상기한 순서대로 순차적으로 수행될 때, 상기의 반도체 장치 제조 공정은 단순화 될 수 있고, 따라서 장비의 비용이 저감되고, 생산 효율도 향상될 수 있다. 더욱, 상기 반도체 웨이퍼가 이송되거나 처리될 때 손상되는 것을 방지할 수 있으며, 기계적인 가공에 의한 수율도 향상될 수 있다.
상기의 두 번째 목적을 달성하기 위해 본 발명은, 반도체 소자가 형성된 제 1 면에 보호 시트가 접착되고 반도체 웨이퍼의 상기 제 1 면의 반대면이 되는 제 2 면에 형성되어 반도체 소자의 개별적인 조각으로 상기 반도체 웨이퍼를 분할하기 위한 절단선을 결정하기 위해 마스크를 형성한 반도체 웨이퍼에, 플라즈마 처리를 수행함으로써, 플라즈마 다이싱 단계, 마스크 제거 단계 및 미세 균열 제거 단계를 수행하는 플라즈마 처리 장치를 제공한다. 상기 플라즈마 처리 장치는, 처리 챔버; 상기 처리 챔버의 내부에서 상기 보호 시트와 단단히 밀착하는 수평면을 구비한 제 1 전극; 상기 처리 챔버의 내부에서 상기 제 1 전극과 대향하는 제 2 전극; 보호 시트와 상기 수평면이 단단히 접촉한 상태에서 제 1 전극에 의해 반도체 웨이퍼를 유지하기 위한 유지수단; 상기 처리 챔버 내의 압력을 예정된 값으로 낮추기 위한 감압 수단; 상기 처리 챔버의 내부로 플라즈마를 발생하는 여러 종류의 가스를 선택적으로 공급하기 위한 플라즈마 발생 가스 공급 수단; 상기 플라즈마 발생 가스가 공급될 때, 상기 처리 챔버의 압력을 조절하기 위한 압력 제어 수단; 상기 처리 챔버의 내부로 공급된 플라즈마 발생 가스를 플라즈마 상태로 변환시키기 위해 제 1 전극에 고주파 전압을 공급하기 위한 고주파 전력 공급부; 및, 상기 제 1 전극과 제 2 전극 사이의 거리를 변화시키기 위한 전극 간격 변경 수단을 포함한다.
상기 두 번째 목적을 달성하기 위하여 본 발명은, 플라즈마 다이싱 단계, 마스크 제거 단계 및 미세 균열 제거 단계를, 보호 시트가 부착된 반도체 소자가 형성된 제 1 면 및 상기 제 1 면의 반대쪽 면이 되며 상기 반도체 소자가 형성된 개별적인 조각으로 상기 반도체 웨이퍼를 분할하기 위한 절단선을 결정하기 위해 마스크가 형성된 제 2 면을 포함하는, 반도체 웨이퍼에 플라즈마를 처리함으로써 수행한다.
상기 플라즈마 처리 방법은, 처리 챔버 내에서 보호 시트가 제 1 전극의 수평면에 단단히 접촉된 상태로 상기 제 1 전극에 반도체 웨이퍼를 유지하는 웨이퍼 유지 단계; 상기 제 1 전극과 상기 제 1 전극에 대향하는 제 2 전극 사이의 거리 및 상기 처리 챔버 내의 압력을 제 1 조건으로 설정하는 제 1 조건 설정 단계; 제 1 플라즈마 발생 가스를 상기 처리 챔버의 내부로 공급하고, 상기 제 1 플라즈마 발생 가스를 플라즈마 상태로 변환시키기 위해 상기 제 1 전극과 제 2 전극 사이에 고주파 전압을 인가하여 절단선 부분을 플라즈마 에칭하는 플라즈마 다이싱 단계; 상기 제 1 전극과 제 2 전극 사이의 거리 및 상기 처리 챔버의 압력을 제 2 조건으로 설정하는 제 2 조건 설정 단계; 제 2 플라즈마 발생 가스를 상기 처리 챔버에 공급하고, 상기 제 2 플라즈마 발생 가스를 플라즈마 상태로 변환시키기 위해 상기 제 1 전극과 제 2 전극의 사이에 고주파 전압을 인가하여 상기 마스크를 애싱(ashing)에 의해 제거하는 마스크 제거 단계; 상기 전극들 사이의 거리 및 상기 처리 챔버 내의 압력을 제 3의 조건으로 설정하는 제 3 조건 설정 단계; 및, 상기 제 3 플라즈마 발생 가스를 상기 처리 챔버로 공급하고 상기 제 3 플라즈마 발생 가스를 플라즈마 상태로 변환시키기 위해 상기 제 1 전극과 제 2 전극 사이에 고주파 전압을 인가하여, 상기 마스크가 제거된 후 상기 제 2 면에 남아있는 미세 균열을 플라즈마 에칭에 의해 제거하는 미세 균열 제거 단계; 를 포함한다.
본 발명에 따르면, 상기 플라즈마 처리 장치는, 처리 챔버 내부의 압력을 조절하기 위한 압력 제어 수단; 다수 종류의 플라즈마 발생 가스를 상기 처리 챔버의 내부에 선택적으로 공급하기 위한 플라즈마 발생 가스 공급부; 및, 상기 제 1 전극과 상기 제 2 전극 사이의 거리를 변화시키기 위한 전극간 거리 변경 수단을 포함한다. 반도체 웨이퍼를 반도체 소자를 포함하는 개별적인 조각으로 분할하기 위한 플라즈마 다이싱 단계와 플라즈마를 이용하여 마스크를 제거하는 마스크 제거 단계와 두께 감소 단계에서 발생한 미세 균열을 제거하는 미세 균열 제거 단계는 동일한 플라즈마 처리 장치에서 연속적으로, 효율적으로 수행된다.
이하에서는 도면을 참조하여 본 발명의 실시예에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 플라즈마 처리 장치의 측단면도이고, 도 2는 본 발명의 일 실시예에 따른 플라즈마 처리 장치의 하부 전극의 부분 단면도이고, 도 3은 본 발명의 일 실시예에 따른 플라즈마 처리 장치의 단면도이고, 도 4는 본 발명의 일 실시예에 따른 플라즈마 처리 장치의 제어 시스템의 구성을 보여주는 블록도이고, 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 공정을 설명하기 위한 개략도이고, 도 6은 본 발명의 일 실시예에 따른 플라즈마 처리 방법의 흐름도이고, 도 7, 8, 9 및 10은 본 발명의 일 실시예에 따른 플라즈마 처리 장치의 측단면도이고, 도 11은 본 발명의 일 실시예에 따른 플라즈마 처리에서 플라즈마 처리 조건을 보여주는 데이터 테이블이다.
우선, 도 1 내지 도 4를 참조하여 플라즈마 처리 장치에 대해 설명하면 다음과 같다. 이 플라즈마 처리 장치는, 반도체 장치를 얻기 위해 반도체 소자의 개별적인 조각으로 분할되며 다수의 반도체 소자가 형성된 회로 형성면(제 1 면)을 포함하는 반도체 웨이퍼에 의해 얻어지는, 두께가 100 ㎛를 넘지 않는 반도체 장치의 제조 공정에 사용된다.
상기 반도체 장치의 제조 공정에서는, 먼저, 반도체의 주요 재료인 실리콘에 비해 플라즈마 에칭되기 어려운 재료로 이루어진 보호 시트가 상기 반도체 웨이퍼의 회로 형성면에 접착된다. 상기 반도체 웨이퍼의 회로 형성면의 반대쪽 뒷면에는 상기 반도체 웨이퍼를 반도체 소자의 개별적인 조각으로 분할하기 위한 절단선을 결정하는 마스크가 형성된다. 플라즈마 다이싱 단계, 마스크 제거 단계 및 미세 균열 제거 단계는 상기 본 플라즈마 처리 장치에 의해 상기 반도체 웨이퍼 상에 수행된다.
도 1의 진공 챔버(1)의 내부에는 상기 반도체 웨이퍼에 플라즈마 처리를 수행하기 위한 처리 챔버(2)가 제공된다. 상기 처리 챔버(2)에 의해, 감압 상태에서 플라즈마를 발생하기 위한 밀폐 공간이 형성된다. 상기 처리 챔버(2) 내부의 하부에는, 하부 전극(3; 제 1 전극)이 배치된다. 상기 하부 전극(3)의 상부에는, 상부 전극(4; 제 2 전극)이 상기 하부 전극에 대향하여 배치된다. 상기 하부 전극(3) 및 상기 상부 전극(4)은 각각 실린더 형태로 이루어지고 상기 처리 챔버(2)의 내부에서 서로 동심 상으로 배치된다.
상기 하부 전극(3)은, 서로 접착된 두 층의 절연체(5A, 5B)에 의해 둘러싸여 있으며, 상기 처리 챔버(2)의 바닥부는 상기 절연체(5A, 5B)로 채워져 있고, 상기 처리 챔버(2)의 바닥 중앙 부분에 위치하는 물체를 유지하기 위해 상기 하부 전극(3)의 상부면이 노출되어 고정된다. 상기 하부 전극(3)은 알루미늄과 같은 전도성 재료로 이루어진다. 상기 하부 전극(3)에는, 디스크 모양의 전극부(3a)로부터 아래쪽으로 연장된 지지부(3b)가 형성되어 있다. 상기 지지부(3b)는 절연체(5C)를 통해 진공 챔버(1)에 의해 지지되고, 상기 하부 전극(3)은 전기적으로 절연되어 부착된다.
상기 상부 전극(4)은 상기 하부 전극(3)과 동일하게 알루미늄과 같은 전도성 재료로 이루어진다. 지지부(4b)는 디스크 모양의 전극부(4a)로부터 위쪽으로 연장되어 있다. 상기 지지부(4b)는 상기 진공 챔버(1)와 전기적으로 이어져 있고, 전극 승강 수단(24; 도 7)에 의해 승강될 수 있다. 상기 상부 전극(4)이 아래로 내려온 상태에서, 플라즈마 처리에 사용되는 플라즈마 방전을 발생시키기 위한 전기 방전 공간이 상기 상부 전극(4)과 상기 하부 전극(3) 사이에 형성된다. 상기 전극 승강 수단(24)은 전극간 거리 변경 수단으로서 작용한다. 도 2에 나타난 바와 같이, 상기 상부 전극(4)이 상기 전극 승강 수단(24)에 의해 승강될 때, 상기 하부 전극(3)과 상기 상부 전극(4) 사이의 전극간 거리(D)는 변경된다.
다음으로, 상기 하부 전극(3)의 구조와 처리될 반도체 웨이퍼에 대해 설명한다. 상기 하부 전극(3)의 상기 전극부의 상부(3a)는 반도체 웨이퍼를 올려놓는 수평의 유지면(수평면)이다. 상기 유지면의 외측 주변부는 절연 코팅층(3f)으로 이루어진다. 상기 절연 코팅층(3f)은 알루미늄과 같은 세라믹으로 이루어진다. 도 1에 도시된 바와 같이, 상기 진공 챔버(1)에 상기 하부 전극(3)이 접착된 상태에서, 상기 절연 코팅층(3f)의 외측 주변부는 절연체(5A)에 의해 부분적으로 덮여져 있다. 이와 같은 구성에 의해, 상기 하부 전극(3)의 외측 주변부는 상기 전기 방전 공간에서 발생하는 플라즈마로부터 절연되어, 비정상적인 전기 방전의 발생을 방지할 수 있다.
도 2는, 플라즈마 다이싱이 상기 하부 전극(3)에 수행되기 전의, 반도체 웨이퍼(6)의 상태를 나타내고 있다. 상기 반도체 웨이퍼(6)는 주요 구성 재료가 실리콘인 반도체 기판이다. 보호 시트(30)는 상기 반도체 웨이퍼(6)의 회로가 형성된 면(제 1 면 ; 도 2에서 아래쪽 면)에 접착된다. 상기 반도체 웨이퍼(6)가 상기 하부 전극(3)에 놓여진 상태에서, 상기 보호 시트(30)는 상기 전극부(3a)의 유지면(3g)에 밀착된다.
상기 보호 시트(30)는, 폴리이미드(polyimid)와 같은 절연 수지로 구성되고 두께가 약 100 ㎛ 인, 절연층으로 이루어진다. 상기 보호 시트(30)는 접착제에 의해 상기 반도체 웨이퍼(6)의 회로가 형성된 면에 박리 가능하도록 접착된다. 상기 보호 시트(30)가 부착된 상기 반도체 웨이퍼(6)가 상기 하부 전극(3)의 후술될 유지면(3g)에 정전기적으로 흡인되는 경우, 이 절연층은 유전체로서 작용한다.
상기 플라즈마 다이싱 공정에서 상기 반도체 웨이퍼의 주요 구성 재료인 실리콘에 비해 에칭되기 어려운 재료가 상기 보호 시트(30)의 재료로서 선택된다. 상기한 바에 의해, 상기 플라즈마 다이싱 공정에서 플라즈마의 분포가 일정하지 않아서, 비록 상기 반도체 웨이퍼의 에칭 비율이 부분적으로 다르더라도 상기 보호 시트(30)는 에칭 정지층으로서 작용한다.
상기 회로가 형성된 면의 반대쪽 면(도 2에서 위쪽면; 제 2 면)에는, 후술할 플라즈마 다이싱 공정의 절단선을 결정하기 위한 마스크가 형성된다. 이 마스크는, 상기 반대쪽 면에, 후술할 기계적 가공을 수행한 후 레지스트 필름에 의한 패터닝을 수행할 때 형성된다. 상기한 바에 의해, 플라즈마 에칭의 대상이 되는 상기 절단선(31b) 부분을 제외한 영역은 상기 수지 필름(31a)에 의해 덮여진다.
도 2에 나타난 바와 같이, 상기 하부전극(3)에는, 상기 유지면(3g)을 향해 개방된 다수의 흡인홀(attracting hole ; 3e)이 제공되어 있고, 이들 흡인홀(3e)은 상기 하부 전극(3)에 형성된 흡입홀(suction hole ; 3c)과 연통한다. 도 1에 도시된 바와 같이, 상기 흡입홀(3c)은, 가스 유로 전환 밸브(11)를 통해 진공 흡입 펌프(12)에 접속되어 있다. 상기 가스 유로 전환 밸브(11)는 질소 가스를 공급하기 위한 N2 가스 공급부(13)에 접속되어 있다. 상기 가스 유로 전환 밸브(11)가 전환되면, 상기 흡입홀(3c)은 상기 진공 흡입 펌프(12)와 상기 N2 가스 공급부(13)에 선택적으로 접속된다.
상기 흡입홀(3c)이 상기 진공 흡입 펌프(12)와 연통되고 상기 진공 펌프(12)가 구동되면, 상기 흡인홀(3e)을 통해 진공 흡입이 수행되고, 상기 하부전극(3)에 놓여진 상기 반도체 웨이퍼(6)는 진공 유지된다. 따라서, 상기 흡인홀(3e), 흡입홀(3c) 및 상기 진공 흡입 펌프(12)는, 상기 하부 전극(3)의 유지면(3g)을 향해 개방된 흡인홀(3e)로부터 진공 흡입이 수행되어 상기 전극부(3a)의 유지면(3g)에 상기 보호 시트(30)가 접촉된 상태에서 상기 반도체 웨이퍼를 유지하기 위한 흡인 및 유지 수단을 구성한다.
상기 흡입홀(3c)이 N2 가스 공급부(13)에 접속되면, N2 가스는 상기 흡인홀(3e)로부터 상기 보호 시트(30)의 하부면으로 유입될 수 있게 된다. 이 후 설명하는 것처럼, 상기 흡인홀(3e)로부터 상기 보호 시트(30)의 하부면으로 유입되는 N2 가스는, 상기 보호 시트(30)를 상기 유지면(3g)으로부터 강제적으로 분리하기 위해 유입된다.
상기 하부 전극(3)은 냉각 흐름을 이용하기 위한 냉각제의 유로(3d)를 구비한다. 상기 냉각제 유로(3d)는 냉각 기구(10)에 연결되어 있다. 상기 냉각 기구(10)가 구동하면, 냉각수와 같은 냉각제가 상기 냉각제 유로(3d)를 순환한다. 그 결과, 플라즈마 처리 공정에서 방생한 열에 의해 상승한 상기 하부 전극(3) 및 상기 하부 전극(3) 상의 상기 보호 시트(30)의 온도는 상기 순환하는 냉각제에 의해 낮아진다. 상기 냉각제 유로(3d) 및 상기 냉각 기구(10)는 상기 하부 전극을 냉각시키기 위한 냉각 수단을 구성한다.
상기 처리 챔버(2)와 연통되는 배출 포트(1a)는 배출 전환 밸브(7)를 통해 진공 펌프(8)에 접속되어 있다. 상기 배출 전환 밸브(7)가 전환되고 상기 진공 펌프(8)가 구동하면, 상기 진공 챔버(1)의 처리 챔버(2) 내부는 진공이 되어, 상기 처리 챔버(2)의 압력은 감소한다. 상기 처리 챔버(2)에는 압력 센서(28)가 구비되며, 상기 압력 센서(28)는 도 1 에는 생략되어 있으나 도 4에는 도시되어 있다. 도 4에 도시된, 후술할 제어부(33)는 상기 압력 센서(28)에 의해 측정된 압력에 따라 상기 진공 펌프(8)를 제어함으로써, 상기 처리 챔버(2) 내의 압력을 원하는 값으로 감소시킬 수 있다. 상기 진공 펌프(8)는 상기 처리 챔버(2)의 압력을 원하는 값으로 감소시키기 위한 압력 감소 수단을 구성한다. 상기 배출 전환 밸브(7)가 대기압측(atmospheric air-side)으로 전환되면, 외부 공기가 상기 처리 챔버(2)의 내부로 유입되어 상기 처리 챔버(2)의 압력은 대기압으로 복귀한다.
다음, 상기 상부 전극(4)에 대해서 자세히 설명한다. 상기 상부 전극(4)은, 중앙 전극(4a)과, 상기 전극부(4a)를 둘러싸고 있으며 중앙 전극(4a)의 둘레 바깥쪽으로 연장되는 절연 재료로 이루어진 연장부(4f)로 구성된다. 상기 연장부(4f)는 상기 하부 전극(3)보다 크고 상기 하부 전극(3)의 바깥쪽으로 연장되어 있다. 상기 상부 전극(4)의 아래쪽 면의 중앙부에는 가스 유입부(4e)가 형성되어 있다.
상기 가스 유입부(4e)는 상기 상부 전극(4)과 하부 전극(3)의 사이에 형성되는 전기 방전 공간에 플라즈마 방전을 발생시키기 위해 사용되는 가스를 공급한다. 상기 가스 유입부(3e)는 다수의 미세 구멍을 갖는 다공성 재료로 이루어지는 원형 평판 부재이다. 플라즈마를 발생시키기 위한 가스는 가스 체류 공간(4g)으로부터 상기 전기 방전 공간으로 상기 미세 구멍을 통해 균일하게 유입된다.
지지부(4b)는 상기 가스 체류 공간(4g)과 연통하는 가스 공급홀(4c)을 구비한다. 상기 가스 공급홀(4c)은, 가스 유량 조절부(19)와 가스 전환 밸브(20)를 통해, 제 1 플라즈마 발생 가스 공급부(21), 제 2 플라즈마 발생 가스 공급부(22) 및 제 3 플라즈마 발생 가스 공급부(23)에 접속된다. 상기 제 1 플라즈마 발생 가스 공급부(21) 및 제 3 플라즈마 발생 가스 공급부(23)는, SF6 또는 CF4가 헬륨과 혼합된 가스와 같은 혼합 가스를 공급한다. 상기 제 2 플라즈마 발생 가스 공급부(22)는 산소(O2)를 함유한 가스를 공급한다.
상기 가스 전환 밸브(20)가 전환되면, 제 1 플라즈마 발생가스, 제 2 플라즈마 발생 가스 및 제 3 플라즈마 발생 가스 중의 어느 하나가 상기 가스 유입부(4e)로부터 상기 방전 공간으로 공급될 수 있다. 따라서, 제 1 플라즈마 발생 가스 공급부(21), 제 2 플라즈마 발생 가스 공급부(22), 제 3 플라즈마 발생 가스 공급부(23) 및 상기 가스 전환 밸브(20)는 상기 처리 챔버(2)의 내부로 다수 종류의 가스를 선택적으로 공급하기 위한 플라즈마 발생 가스 공급 수단을 구성한다.
가스 유량 조절부(19)가 제어부(33)로부터 전송되는 명령에 따라 제어됨으로써, 상기 플라즈마 발생 가스 공급 시스템에 의해 상기 방전 공간으로 공급되는 가스의 유량이 자유롭게 조절 가능하게 된다. 상기한 바에 의해, 플라즈마 발생 가스가 공급된 상기 처리 챔버(2) 내의 압력은 플라즈마 처리 조건에 따라 미리 설정된 값으로 제어되고, 상기 처리 챔버(2)의 상기 압력은 압력 센서(28)에 의해 감지된다. 따라서, 상기 가스 유량 조절부(19)는 상기 처리 챔버(2)의 압력을 조절하는 압력 제어 수단을 구성한다.
처리 챔버(2)의 압력을 제어하기 위한 압력 제어 수단에 대한 이러한 접속에서, 처리 챔버(2)에 유입되는 가스의 유량이 조절되는 상기의 방법을 제외한 종래의 방법이 사용될 수도 있다. 예를 들면, 상기의 진공 챔버(2)로부터 배출되는 배출 가스의 양을 조절하는 방법이 사용될 수도 있다. 이러한 방법에서는 여러 종류의 진공 펌프(8)가 이용될 수 있고, 상기 진공 펌프(8)의 배출 능력은 상기 제어부(33)에 의해 조절되는 것이 바람직하다. 다른 방법으로, 개방되는 정도가 자유롭게 조절 가능한 개방 정도 조절 밸브가 상기 배출 포트(1a)에 접속되고, 상기 개방 정도 조절 밸브를 상기 제어부(33)에 의해 제어 할 수도 있다.
상기 하부 전극(3)은 매칭 회로(16)를 통해 상기 고주파 전력 공급부(17)에 전기적으로 접속된다. 상기 고주파 전력 공급부(17)가 구동하면, 접지부(9)에 의해 접지된 진공 챔버(1)에 전기적으로 접속된 상기 상부 전극(4)과 하부 전극(3)의 사이에 고주파 전압이 인가된다. 상기한 바에 의해, 상기 상부 전극(4)과 상기 하부 전극(3) 사이의 방전 공간에 플라즈마 방전이 발생된다. 따라서, 상기 처리 챔버(2)에 공급된 상기 플라즈마 발생 가스는 플라즈마 상태로 변환된다. 상기 매칭 회로(16)는 상기 처리 챔버(2)의 플라즈마 방전 회로와 상기 플라즈마를 발생시키는 경우의 상기 고주파 전력 공급부(17)와의 임피던스 매칭을 수행한다.
상기 하부 전극(3)은 RF 필터(15)를 통해 정전인력 DC 전력 공급부(18)에 접속된다. 도 3(a)에 도시된 바와 같이, 상기 정전인력 DC 전력 공급부(18)가 구동되면, 음전하가 상기 하부 전극(3)의 표면에 축적된다. 도 3(b)의 점으로 표시된 부분(31)으로 나타낸 것처럼, 상기 고주파 전력 공급부(17)가 구동하여 상기 처리 챔버(2)내에 플라즈마가 발생하면, 상기 보호 시트(30)를 통해 유지면(3g)에 놓여진 상기 반도체 웨이퍼를 상기 접지부(9)에 접속시키기 위한 DC 전류 공급 회로(32)가, 플라즈마를 통해 상기 처리 챔버(2)의 내부에 형성된다. 상기한 바에 의해,상기 하부 전극(3), RF 필터(15), 정전인력 DC 전력 공급부(18), 접지부(9), 플라즈마 및 상기 반도체 웨이퍼가 순서대로 접속되어 하나의 폐쇄 회로를 구성하고, 양전하는 상기 반도체 웨이퍼(6)에 축적된다.
쿨롱력(Coulomb's force)은, 전도성 재료로 이루어진 하부 전극(3)의 유지면(3g)에 축적된 음전하와 상기 반도체 웨이퍼(6)에 축적된 양전하 사이에서 작용한다. 상기 쿨롱력에 의해서, 상기 반도체 웨이퍼(6)는 상기 하부 전극(3)에 유지된다. 이 때, RF 필터(15)는 정전인력 DC 전력 공급부(18)로부터 상기 고주파 전력 공급부(17)로 직접 고주파 전압이 인가되는 것을 방지한다. 이러한 연결에 있어서, 상기 정전인력 DC 전력 공급부(18)의 극성은 바뀌어도 무방하다.
상기한 구성의, 상기 정전인력 DC 전력 공급부(18)는, DC 전압이 상기 하부 전극(3)에 공급될 때, 보호 시트(30)에 의해 서로 절연된 유지면(3g)과 하부 전극(3)의 사이에 작용하는 쿨롱력을 이용하여 상기 반도체 웨이퍼(6)를 정전기적으로 흡인하기 위한 DC 전압 공급 수단을 구성한다. 즉, 상기 하부 전극(3) 상의 상기 반도체 웨이퍼(6)를 유지하기 위한 유지 수단으로서, 상기 유지면(3g)을 향해 개방된 다수의 흡인홀(3e)을 통해 보호 시트(30)를 진공에 의해 흡인하기 위한 진공 흡착 수단과 상기한 DC 전압 공급 수단이 제공되며, 이 두 가지 종류의 수단은 적절히 이용된다.
상기 상부 전극(4)에는 냉각제 유로(4d)가 제공된다. 상기 냉각제 유로(4d)는 냉각 기구(10)에 접속된다. 상기 냉각 기구(10)가 구동되면, 냉각수와 같은 냉각제가 상기 냉각제 유로(4d)의 내부를 순환한다. 상기한 바에 의해, 플라즈마 처리시 발생한 열에 의해 상승한 상기 상부 전극(4)의 온도를 낮추게 된다.
도 7에 도시된 바와 같이, 상기 처리 챔버(2)의 측면부에는 처리될 대상을 출입시키는 개구부(1b)가 형성되어 있다. 상기 개구부(1b)의 외부에는 도어 개폐 기구(26)에 의해 승강되는 도어(25)가 구비되어 있다. 상기 도어(25)가 승강됨에 따라, 상기 개구부(1b)가 개폐될 수 있다. 도 7은 상기 도어(25)가 하강하여 상기 개구부(1b)가 개방되고 상기 반도체 웨이퍼(6)가 출입된 상태를 도시한 도면이다.
상기 반도체 웨이퍼(6)를 출입시키는 경우에, 상기 상부 전극(4)은 전극 승강 기구(24)에 의해 상승되고, 소정의 이송 공간이 상기 하부 전극(3) 상에 형성된다. 이 상태에서, 상기 반도체 웨이퍼(6)를 흡인 및 유지하고 있는 흡인 헤드(27)가 암(27a ; arm)을 조작하여 상기 개구부(1b)를 통해 상기 처리 챔버(2)의 내부로 진출된다. 이러한 방법으로, 상기 반도체 웨이퍼(6)는 상기 하부 전극(3) 상으로 이송되고, 또한, 진출된 반도체 웨이퍼(6 ; 반도체 장치)는 상기 하부 전극(3)으로부터 배출된다.
다음으로, 도 4를 참조하여, 상기 플라즈마 처리 장치의 제어 시스템의 구성에 대해 설명한다. 도 4에서, 상기 제어부(33)는 다양한 데이터 및 처리 프로그램들을 저장하기 위한 저장부(34)에 접속된다. 상기 저장부(34)는 플라즈마 처리 조건(34a) 및 플라즈마 처리 작업 프로그램(34b)을 저장하고 있다. 작업 입력부(35)는 키보드와 같은 입력수단으로서, 플라즈마 처리 조건과 같은 입력 데이터 및 작업 명령(operation command)을 입력한다. 표시부(36)는 작업시키기 위한 입력을 수행할 때, 안내 영상을 표시하는 표시장치이다.
이하에서는 도 11에 나타난 데이터 테이블을 참조하여 상기 플라즈마 처리 조건들(34a)에 대해 설명한다. 상기 플라즈마 처리 조건(34a)은, 플라즈마 다이싱 공정, 마스크를 제거하기 위한 애싱 공정 및 미세 균열을 제거하기 위한 플라즈마 응력 제거 공정에 각각 대응하는 제 1, 제 2 및 제 3 조건을 포함한다. 도 11에 도시된 바와 같이, 상기 플라즈마 처리 조건은 고주파 전력 공급기의 출력을 나타내는 RF 전력[W}, 압력[Pa] 및 전극간 거리[mm]를 포함한다. 각각의 공정에 대한 최적의 조건 데이터는 상기한 항목에 대응하여 상기 저장부(34)에 저장된다.
플라즈마 다이싱 공정에 적합한 상기 조건 데이터의 범위는, RF 전력은 500 내지 3000 [W] 이고, 처리 압력은 5 내지 300 [Pa] 이고, 전극간 거리는 5 내지 50 [mm] 이다. 상기 범위에서 가장 바람직한 수치는 제 1 조건으로서 상기 저장부(34)에 저장된다.
애싱 공정에 적합한 상기 조건 데이터의 범위는, RF 전력은 100 내지 1000 [W] 이고, 처리 압력은 5 내지 100 [Pa] 이고, 전극간 거리는 50 내지 100 [mm] 이다. 상기 범위에서 가장 바람직한 수치는 제 2 조건으로써 상기 저장부(34)에 저장된다.
플라즈마 응력 제거 공정에 적합한 상기 조건 데이터의 범위는, RF 전력은 500 내지 3000 [W] 이고, 처리 압력은 300 내지 2000 [Pa] 이고, 전극간 거리는 50 내지 20 [mm] 이다. 상기 범위에서 가장 바람직한 수치는 제 3 조건으로서 상기 저장부(34)에 저장된다.
이러한 방법에서, 상기 플라즈마 다이싱, 애싱 및 플라즈마 응력 제거 공정에서의 RF 전력이 전환되지 않는 경우에는, 상기 제 1 내지 제 3 조건과 같이 상기 RF 전력의 조건은 개별적으로 설정되지 않는다.
상기 작업 프로그램(34b)에 의해 수행되는 상기 플라즈마 처리 작업에서, 상기 제어부(33)는 가스 전환 밸브(20), 가스 유량 조절부(19), 가스 유로 전환 밸브(11), 고주파 전력 공급부(17), 정전인력 DC 전력 공급부(18), 배출 전환 밸브(7), 진공 펌프(8), 진공 흡입 펌프(12), 도어 개폐 기구(26) 및 전극 승강 기구(24)를 제어한다.
이 때, 상기 제어부(33)가 압력 센서(28)의 압력 측정 결과 및 상기 플라즈마 처리 조건(34b)에 따라 상기 가스 유량 조절부(19)를 제어함으로써, 압력이 설정된다. 같은 방법으로, 상기 전극간 거리(D) 및 상기 고주파 전력 공급기의 출력은, 상기 제어부가 상기 고주파 전력 공급부(17) 및 상기 전극 승강 기구(24)를 제어함으로써, 상기 플라즈마 처리 조건으로 설정된다.
플라즈마 처리 장치는 상기 설명된 바와 같이 구성된다. 도 5 및 다른 도면들을 참조하여, 상기 플라즈마 처리 장치를 사용하는 반도체 장치의 제조 방법 및 이러한 반도체 장치를 제조하는 플라즈마 처리 방법에 대해서 설명한다.
먼저, 도 5(a)에서, 참조 번호 6은 다수의 반도체 소자가 형성된, 두께 감소 공정 전의 반도체 웨이퍼이다. 이 상태에서, 상기 반도체 웨이퍼의 두께는 100 ㎛를 초과한다. 상기 두께 감소 공정이 수행되기 전에, 접착제를 사용하여 박리가 가능한 보호 시트(30)를 상기 반도체 웨이퍼(6)의 회로가 형성된 면(제 1 면)에 접착한다(시트 접착 공정). 이 경우, 상기 보호 시트(30)의 형태는 상기 반도체 웨이퍼(6)와 동일하기 때문에, 상기 보호 시트(30)는 회로 형성면(6a)의 전체를 덮을 수 있고 상기 반도체 웨이퍼(6)의 바깥쪽으로 돌출되지 않는다. 상기한 바에 의해, 상기 보호 시트(30)는 후에 수행되는 플라즈마 처리시에 플라즈마에 노출되지 않게 된다. 그 결과, 상기 보호 시트(30)가 플라즈마에 의해 손상되는 것을 방지할 수 있다.
다음으로, 도 5(b)에 도시된 바와 같이, 상기 회로 형성면의 반대쪽 면인 뒷면(제 2 면)이 기계적으로 가공 된다. 상기 반도체 웨이퍼의 두께(t)는 100 ㎛를 넘지 않도록 감소된다(두께 감소 공정). 이 두께 감소 공정에서, 미세 균열층(6b)이 상기 뒷면의 기계적으로 가공된 면에 생성된다. 이러한 미세 균열층(6b)은 상기 반도체 웨이퍼(6)의 기계적인 강도를 감소시키기 때문에, 이 후의 공정에서 제거된다.
다음, 두께 감소 공정을 완료한 후의 상기 뒷면에, 상기 반도체 웨이퍼(6)를 반도체 소자의 개별적인 조각으로 분할하기 위해 이용되는 절단선을 결정하기 위한, 마스크가 형성된다(마스크 형성 공정). 우선, 도 5(c)에 도시된 바와 같이, 수지로 이루어지는 레지스트 필름(31)이 상기 반도체 웨이퍼(6)의 전체면을 덮을 수 있도록 상기 뒷면에 형성된다. 다음으로, 도 5(d)와 같이, 상기 절단선(31b)에 대응하는 부분이 제거되도록, 포토리소그래피의 방법으로 상기 레지스트 필름(31)에 패터닝이 수행된다. 상기한 바에 의해, 상기 마스크가 형성된 상기 반도체 웨이퍼(6)의 뒷면은, 상기 절단선(31b) 부분을 제외한 영역이 상기 레지스트 필름(31a)에 의해 덮여진다. 이 단계에서 상기 마스크를 포함하는 상기 반도체 웨이퍼(6)는, 플라즈마 처리 수단에 의해 처리되는 대상물이 된다.
도 6의 흐름도 및 각각의 도면을 참조하여, 처리 대상이 되는, 상기 마스크가 형성된 반도체 웨이퍼(6)에 대한 플라즈마 처리 방법을 설명한다. 먼저 도 7에 도시된 바와 같이, 상기 마스크가 형성된 반도체 웨이퍼(6)가 상기 처리 챔버(2)의 내부로 이송된다(ST1). 상기 이송 동작의 경우, 상기 상부 전극(4)이 상기 전극 승강 기구(24)에 의해 상승되고, 상기 암(27a)이 구동하여 흡인 헤드(27)에 의해 상기 마스크가 형성된 면이 유지된 반도체 웨이퍼(6)가 상기 개구부(1b)를 통해 상기 처리 챔버(2)의 내부로 이송되어 상기 하부 전극(3) 상에 놓여진다.
다음으로, 진공 흡입 펌프(12)가 진공에 의해 흡인홀(3e)로부터 흡인하기 위해 작동되면 상기 반도체 웨이퍼(6)의 진공 흡인이 시작되고, 동시에 정전기적 흡인 DC 전력 공급부(18)가 구동된다(ST2). 이러한 진공 흡인에 의해, 상기 반도체 웨이퍼(6)는, 상기 보호 시트(30)가 상기 하부 전극(3)의 유지면(3g)에 단단히 접촉한 상태로, 상기 하부 전극(3)에 의해 유지된다(웨이퍼 유지 공정).
이 후, 도 8에 도시된 바와 같이, 도어(25)는 폐쇄되고 상기 상부 전극(4)은 하강된다(ST3). 상기한 바에 의해, 상기 상부 전극(4)과 하부 전극(3) 사이의 전극간 거리는 플라즈마 처리 조건의 제 1 조건 전극간 거리(D1)로 설정된다. 다음으로, 진공 펌프(8)가 상기 처리 챔버(2)를 감압하기 위해 구동된다(ST4). 상기 처리 챔버(2)의 진공 정도가 예정된 값에 도달하면, SF6을 포함하는 혼합 가스인 플라즈마 다이싱 가스(제 1 플라즈마 발생 가스)와 헬륨 가스를 공급한다(ST5).
상기 가스 공급 공정에서, 상기 처리 챔버(2)의 가스 압력은, 감지되고 플라즈마 처리 조건과 비교됨으로써, 제 1 조건에 나타난 압력 값에 도달된다(ST6). 즉, ST3 단계와 ST6 단계에서, 하부 전극(3)과 상기 하부 전극(3)의 반대쪽인 상부 전극(4) 사이의 전극간 거리(D) 및 상기 처리 챔버(2) 내의 압력은 상기 플라즈마 처리 상태의 제 1 조건으로 확정된다(제 1 조건 설정 단계).
상기 상태 설정이 완료된 후, 고주파 전력 공급부(18)가 구동되고, 플라즈마 방전이 시작되도록 상기 상부 전극(4) 과 상기 하부 전극(3)의 사이에 고주파 전압이 공급된다(ST7). 상기한 바에 의해, 불화물을 포함하는 상기 제 1 플라즈마 발생 가스는 상기 상부 전극(4)과 상기 하부 전극(3) 사이에 형성되는 방전 공간에서 플라즈마 상태로 변환된다. 상기 플라즈마의 발생에 의해, 상기 반도체 웨이퍼(6)의 마스크면(레지스트 필름면 ; 31a)은 SF6과 같은 불화물 가스의 플라즈마에 노출된다. 이러한 플라즈마의 방사(irradiation)에 의해, 레지스트 필름(31a)에 의해 덮여지지 않은 절단선(31b) 부분의, 상기 반도체 웨이퍼(6)의 주요 재료인 실리콘 부분만이 상기 불화물 가스 플라즈마에 의해 플라즈마 에칭된다.
이와 동시에, DC 전류 공급 회로가, 도 3에 도시된 바와 같이, 상기 상부 전극(4)과 하부 전극(3) 사이의 상기 방전 공간에 형성된다. 상기한 바에 의해, 상기 하부 전극(3)과 상기 반도체 웨이퍼(6) 사이에 정전인력이 발생하여 상기 반도체 웨이퍼(6)는 상기 정전인력에 의해 상기 하부 전극(3) 상에 유지된다. 그 결과, 상기 보호 시트(30)는 상기 하부 전극(3)의 유지면(3g)에 단단히 접촉된다. 따라서, 상기 반도체 웨이퍼(6)는 플라즈마 처리 공정에서 안정적으로 유지될 수 있다. 동시에, 상기 보호 시트(30)는 상기 하부 전극(3)의 냉각 작용에 의해 냉각되어 플라즈마 방전에 의해 발생되는 열 손상의 발생을 방지할 수 있다.
도 5(e)에 도시된 바와 같이, 이러한 플라즈마 에칭이 수행되면, 절단홈(6d)은 절단선(31b)을 따라서 형성된다. 이러한 절단홈(6d)의 깊이가 상기 반도체 웨이퍼(6)의 전체 두께에 이르면, 상기 반도체 웨이퍼는, 도 5(e)에 도시된 바와 같이, 반도체 소자(6c)의 개별적인 조각으로 분할된다(플라즈마 다이싱 단계). 고주파 전력 공급기의 전력은, 500 내지 3000 [W]의 범위에서 상기 제 1 조건으로 설정된다. 예정된 플라즈마 처리 시간이 경과하고 상기 플라즈마 다이싱 공정이 완료되면, 플라즈마 방전은 중지된다(ST8).
이 후, 상기 전극들 간의 거리는, 플라즈마 애싱 단계로 전환하기 위해 변경된다(ST9). 도 9에 도시된 바와 같이, 상기 상부 전극(4)이 상승되어, 상기 상부 전극(4)과 하부 전극(3) 사이의 거리는 플라즈마 처리 공정의 제 2 조건에 따른 전극간 거리(D2)로 설정된다. 마스크 제거 단계에서의 상기 전극간 거리(D2)는, 플라즈마 다이싱 공정에서의 전극간 거리(D1) 및 후술할 미세 균열 제거 공정에서의 전극간 거리(D3)보다 크게 설정된다.
다음, 플라즈마 애싱 가스(제 2 플라즈마 발생 가스)는 제 1 플라즈마 발생 가스 공급부(22)로부터 공급된다(ST10). 그리고, 가스 공급 공정의 처리 챔버(2)의 가스 압력은, 제 2 조건에 나타난 압력에 도달하도록, 감지되고 플라즈마 처리 조건과 비교된다(ST11). 즉, ST8 단계 및 ST11 단계에서, 전극간 거리 및 처리 챔버(2) 내의 압력은 플라즈마 처리의 제 2 조건으로 설정된다(제 2 조건 설정 단계).
상기 설정의 완료 후, 고주파 전력 공급부(18)가 구동하고 고주파 전압이 상기 상부 전극(4)과 하부 전극(3)의 사이에 인가되어, 플라즈마 방전이 시작된다(ST12). 상기한 바에 의해, 산소 가스를 포함하는 상기 제 2 플라즈마 발생 가스는 상기 상부 전극(4)과 하부 전극(3)사이의 방전 공간에서 플라즈마 상태로 변환된다. 이렇게 발생된 플라즈마가 반도체 웨이퍼(6)의 마스크 형성면(제 2 면 측)에 작용하면, 유기물로 이루어진 수지 필름(31a)이 상기 산소 가스의 플라즈마에 의해 애싱된다.
이러한 애싱 공정이 수행될 때, 상기 레지스트 필름(31a)도 조금씩 제거된다. 마침내는, 상기 마스크는 도 5(f)와 같이 상기 반도체 웨이퍼(6)의 제 2 면으로부터 완전히 제거된다(마스크 제거 단계). 상기 마스크 제거 단계에서 고주파 전력 공급기의 전력은, 100 내지 1000 [W] 범위로 설정된 제 2 조건이다. 상기 마스크가 완전히 제거된 후, 상기 플라즈마 방전은 정지된다(ST13).
이 후, 상기 전극들 간의 거리는 변경되어, 미세 균열 제거 단계로 전환된다(ST14). 도 10에 도시된 바와 같이, 상기 상부 전극(4)은 다시 하강되고, 상기 상부 전극(4)과 하부 전극(3) 사이의 전극간 거리는, 플라즈마 처리 조건의 제 3 조건의 전극간 거리(D3)로 설정된다.
다음, 미세 균열을 제거하기 위한 플라즈마 에칭 가스(제 3 플라즈마 발생 가스)는 제 3 플라즈마 발생 가스 공급부(23)로부터 공급된다(ST15). 이 경우, 플라즈마 다이싱 단계에 이용되는 가스(제 1 플라즈마 발생 가스)와 동일 종류의 가스, 즉 불화물 가스인 SF6 의 혼합 가스와 헬륨을 포함하는 가스가 상기 미세 균열 제거 단계에서 같은 방법으로 이용된다. 또한, 제 1 플라즈마 발생 가스와 같은 종류의 가스가 항상 제 3 플라즈마 발생 가스로서 이용되는 경우, 상기 제 3 플라즈마 발생 가스 공급부(23)는 존재하지 않아도 되며, 상기 제 1 플라즈마 발생 가스 공급부(21)가 제 3 플라즈마 발생 가스 공급부(23)로 이용될 수도 있다.
또한, 가스 공급 공정에서 상기 처리 챔버(2) 내의 가스 압력은, 상기 압력이 제 1 조건의 압력에 도달함을 확인하기 위해, 감지되고 상기 플라즈마 처리 조건과 비교된다(ST16). 즉, ST14 단계 및 ST16 단계에서, 상기 전극간 거리 및 상기 처리 챔버(2) 내의 압력은 플라즈마 처리의 제 3 조건으로 설정된다(제 3 조건 설정 단계).
상기 조건의 설정이 완료된 후, 고주파 전력 공급부(18)가 구동하고, 고주파 전압이 상기 상부 전극(4)과 하부 전극(3)의 사이에 인가되어, 플라즈마 방전이 시작된다(ST17).
상기한 바에 의해, 불화물 가스를 포함하는 제 3 플라즈마 발생 가스는 상기 상부 전극(4)과 하부 전극(3)의 사이의 방전 공간에서 플라즈마 상태로 변환된다.
이러한 플라즈마가 반도체 웨이퍼(6)에 작용하면, 도 5(g)에 도시된 바와 같이, 개별적인 조각으로 분할된 반도체 소자(6c)의 마스크 제거면(제 2 면)에 남아 있는 미세 균열층(6b)이 플라즈마 에칭에 의해 제거된다(미세 균열 제거 단계). 상기 미세 균열 제거 단계에서 고주파 전력 공급기의 전력은, 50 내지 3000 [W]의 범위로 설정된 제 3 조건이다. 예정된 시간이 경과하면, 상기 플라즈마 방전은 정지된다(ST18).
이 후, 진공 펌프(8)의 구동은 정지하고(ST19), 배출 전환 밸브(7)는 대기를 공급할 수 있도록 전환된다(ST20). 상기한 바에 의해, 상기 처리 챔버의 압력은 대기압으로 복귀한다. 또한, 진공 흡입 상태가 정지되고, 정전흡인 DC 전력 공급기가 정지된다(ST21). 상기한 바에 의해, 반도체 소자의 개별적인 조각으로 분할되고 흡인 및 보호 테입(30) 위에 유지된 상기 반도체 웨이퍼는 분리가 가능해 진다.
이 후, 플라즈마 처리가 완료된 반도체 웨이퍼(6)는 배출된다(ST22). 흡인홀(3e)을 통해 질소 가스가 유입되는 동안, 상기 반도체 웨이퍼(6)는 흡인 헤드(27)에 의해 흡인 및 유지되고 처리 챔버(2)의 외부로 배출된다. 이러한 방법으로, 플라즈마 다이싱 단계, 애싱 단계 및 플라즈마 에칭 단계가 연속적으로 상기 동일 플라즈마 장치에 의해 수행되어, 소정의 플라즈마 처리 단계가 완료된다.
이러한 일련의 플라즈마 처리의 과정에서, 보호 시트(30)는, 상기의 설명과 같이, 상기 반도체 웨이퍼(6)에 의해 전체적으로 가려져 있다. 따라서, 상기 보호 시트(30)는 손상되지 않으며, 즉, 상기 보호 시트(30)에는 열에 의한 변형을 일으키지 않는다. 따라서, 상기 보호 시트(30)는 항상 상기 유지면(3g)과 반도체 웨이퍼(6)에 접촉하며, 보호 시트로서의 역할을 수행한다.
또한, 상기 보호 시트(30)와 함께 배출된 상기 반도체 웨이퍼(6)는 시트 박리 단계로 이동되고, 상기 보호 시트(30)는, 상기 반도체 웨이퍼(6)가 반도체 소자(6c)의 개별적인 조각으로 분할됨으로써 얻어지는 반도체 장치의 회로 형성면으로부터 제거된다(시트 박리 단계). 도 5(h)에 도시된 바와 같이, 상기 보호 시트(30)는, 반도체 소자(6c)의 제 2 면에 유지용 접착 시트(37)가 접착되어, 각각의 반도체 소자(6c)를 상기 접착 시트(37) 상에 유지한 후 제거된다.
상기 설명한 것처럼, 본 실시예의 반도체 장치의 제조 방법에 있어서, 상기 반도체 소자의 개별적인 조각으로 상기 반도체 웨이퍼를 분할하기 위한 절단선을 결정하기 위해, 상기 마스크가 가장 먼저 형성된다. 그리고, 각각의 대상물이 다른 플라즈마 처리의 세 가지 공정이 상기 마스크가 형성된 반도체 웨이퍼 상에 수행된다.
절단선 부분에 플라즈마 에칭을 수행하고 상기 반도체 웨이퍼를 반도체 부품의 개별적인 조각으로 분할하기 위해 마스크 형성면을 플라즈마에 노출시키는 플라즈마 다이싱 단계, 플라즈마에 의해 상기 마스크를 제거하는 마스크 제거 단계 및 두께 감소 단계에서 발생한 미세 균열을 제거하는 미세 균열 제거 단계들은 상기한 순서에 따라 연속적으로 수행된다.
상기 일련의 플라즈마 처리를 수행하기 위한 상기 플라즈마 처리 장치는, 처리 챔버 내의 압력을 제어하기 위한 압력 제어 수단; 상기 처리 챔버 내부로 다수 종류의 플라즈마 발생 가스를 선택적으로 공급하기 위한 플라즈마 발생 가스 공급 수단; 및 하부 전극과 상부 전극 사이의 거리를 변경하는 전극간 거리 변경 수단을 포함한다.
상기한 바에 의해, 하나의 장치 안에서 공정의 대상물에 따른 플라즈마 처리의 조건을 전환시키는 것이 가능하게 된다. 따라서, 플라즈마 에칭에 의해 상기 반도체 웨이퍼를 반도체 소자의 개별적인 조각으로 분할하는 플라즈마 다이싱 단계, 플라즈마를 이용하여 상기 마스크를 제거하는 마스크 제거 단계 및 두께 감소 단계에서 발생한 미세 균열을 제거하는 미세 균열 제거 단계들이 연속적으로, 효과적으로 상기 동일한 플라즈마 처리 장치 내에서 수행될 수 있게 된다.
따라서, 응력 제거의 단계, 마스크 형성 단계 및 플라즈마 다이싱 단계가 연속되어 수행되던 종래 기술에서 발생하는 다양한 문제점이 효율적으로 해결될 수 있다.
따라서, 상기 반도체 웨이퍼가 응력 제거를 위해 플라즈마 처리를 완료하여 상기 플라즈마 처리 장치로부터 꺼내어지고, 마스크를 형성하고, 다시 상기 반도체 웨이퍼를 상기 플라즈마 처리 장치 내부로 집어 넣는 복잡한 제조 공정을 수행하지 않고, 또한, 제조 라인의 장치들에 따른 비용의 증가와 제조 효율의 감소를 없애면서 반도체 장치를 제조할 수 있게 된다. 또한, 기계적인 가공에 의해 두께가 감소된 매우 얇은 반도체 웨이퍼에 있어서, 상기 공정에서 이송 및 처리될 때 발생하는 손상을 억제할 수 있다. 그래서, 제조 공정의 수율이 향상된다.
상기의 실시예에서는, 불화물을 포함하는 한가지 종류의 혼합 가스를 이용하여 수행되는 플라즈마 다이싱 단계의 예를 보여준다. 그러나, 상기 플라즈마 다이싱 단계는 다수 종류의 가스가 순차적으로 바뀌면서 수행되어도 무방하다. 예를 들면, 상기 플라즈마 발생 가스 공급 수단 및 방법의 구성은, 반도체 웨이퍼의 SiO2 층이 수소 결합된 불화물의 플라즈마를 이용하여 에칭되고, 보호막은 산소 가스의 플라즈마를 이용하여 에칭되어도 무방하다.
본 발명에 따른 반도체 장치의 제조 방법에 있어서, 반도체 웨이퍼를 개별적인 반도체 소자의 조각으로 분할하기 위한 절단선이 형성된 상기 반도체 웨이퍼는 다음의 단계에 따라 처리된다. 상기 반도체 웨이퍼의 마스크 형성면이 플라즈마에 노출되어 절단선에 플라즈마 에칭이 수행됨으로써 상기 반도체 웨이퍼를 개별적인 조각으로 분할하는 플라즈마 다이싱 단계; 플라즈마에 의해 상기 마스크를 제거하는 마스크 제거 단계; 두께 감소 공정 시에 발생된 미세 균열을 제거하는 미세 균열 제거 단계가 그것이다. 이러한 단계들이 상기의 순서에 따라 수행될 때, 반도체 장치의 제조 공정은 단순화될 수 있고, 제조 장비의 비용을 줄일 수 있고, 제조 효율을 향상시킬 수 있게 된다. 또한, 상기 반도체 웨이퍼는 이송 및 처리될 때 발생하는 손상으로부터 보호될 수 있으며, 수율도 향상될 수 있다.
본 발명의 플라즈마 처리 장치 및 플라즈마 처리 방법에 따르면, 플라즈마 처리 장치는, 처리 챔버의 압력을 제어하는 압력 제어 수단; 다수 종류의 플라즈마 발생 가스를 상기 처리 챔버의 내부에 선택적으로 공급하기 위한 플라즈마 발생 가스 공급 수단; 및, 제 1 전극과 제 2 전극 사이의 거리를 변경하기 위한 전극간 거리 변경 수단으로 구성되고, 플라즈마 에칭에 의해 상기 반도체 웨이퍼를 개별적인 반도체 소자 조각으로 분할하는 플라즈마 다이싱 단계, 플라즈마를 이용하여 상기 마스크를 제거하는 마스크 제거 단계 및 두께 감소 단계에서 발생한 미세 균열을 제거하는 미세 균열 제거 단계가 동일한 플라즈마 처리 장치에 의해 연속적으로, 효율적으로 수행된다.

Claims (27)

  1. 제 1 면에 다수의 반도체 소자가 형성된 반도체 웨이퍼를 반도체 소자의 개별적인 조각으로 분할함으로써 두께가 100 ㎛ 이하인 반도체 장치를 제조하기 위한 방법으로서,
    상기 제 1 면에 박리가 가능한 보호 시트를 접착하는 시트 접착 단계;
    기계적인 가공 수단에 의해, 제 1 면의 반대측 면인 제 2 면을 깎아냄으로써 상기 반도체 웨이퍼의 두께를 100 ㎛를 넘지 않도록 감소시키는 두께 감소 단계;
    상기 제 2 면에 상기 반도체 웨이퍼를 개별적인 조각으로 분할하기 위한 절단선을 결정하기 위해 마스크를 형성하는 마스크 형성 단계;
    상기 반도체 웨이퍼의 상기 마스크 형성면을 플라즈마에 노출시킴으로써 상기 절단선에 플라즈마 에칭을 수행하여 상기 반도체 웨이퍼를 개별적인 조각으로 분할하는 플라즈마 다이싱 단계;
    플라즈마를 이용하여 상기 마스크를 제거하는 마스크 제거 단계;
    상기 마스크가 제거된 상기 제 2 면에 플라즈마 에칭을 수행하여, 상기 두께 감소 단계에서 상기 제 2 면에 발생한 미세 균열을 제거하는 미세 균열 제거 단계; 및,
    개별적인 조각인 각각의 반도체 장치로부터 보호 시트를 박리하는 시트 박리 단계;를 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서, 상기 플라즈마 다이싱 단계, 상기 마스크 제거 단계 및 상기 미세 균열 제거 단계는 동일한 플라즈마 처리 장치에 의해 수행되는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서, 상기 미세 균열 제거 단계 후에 상기 제 2 면에 접착 시트가 접착되고, 그 후 상기 보호 시트가 박리되는 반도체 장치의 제조 방법.
  4. 제 1항 또는 제 2항 중의 어느 한 항에 있어서, 적어도 불화물 가스를 포함하는 혼합 가스가 플라즈마 다이싱 단계의 플라즈마 발생 가스로 이용되는 반도체 장치의 제조 방법.
  5. 제 1항 또는 제 2항 중의 어느 한 항에 있어서, 산소를 포함하는 가스가 상기 마스크 제거 단계의 플라즈마 발생 가스로 이용되는 반도체 장치의 제조 방법.
  6. 제 1항 또는 제 2항 중의 어느 한 항에 있어서, 상기 플라즈마 다이싱 단계에 이용되는 플라즈마 발생 가스와 같은 종류의 가스가, 상기 미세 균열 제거 단계의 플라즈마 발생 가스로 이용되는 반도체 장치의 제조 방법.
  7. 제 1항 또는 제 2항 중의 어느 한 항에 있어서, 적어도 불화물을 포함하는 혼합 가스가 상기 미세 균열 제거 단계의 플라즈마 발생 가스로 이용되는 반도체 장치의 제조 방법.
  8. 제 7항에 있어서, 상기 플라즈마 다이싱 단계에 이용되는 플라즈마 발생 가스와 같은 종류의 가스가 상기 미세 균열 제거 단계의 플라즈마 발생 가스로 이용되는 반도체 장치의 제조 방법.
  9. 보호 시트가 반도체 소자가 형성된 제 1 면에 접착되고, 또한 상기 반도체 소자를 개별적인 조각이 되도록 상기 반도체 웨이퍼를 분리하기 위해 제 1 면의 반대쪽 면인 제 2 면에 형성되는 절단선을 결정하기 위한 마스크가 형성된 반도체 웨이퍼에, 플라즈마 처리를 수행함으로써 플라즈마 다이싱, 마스크 제거 및 미세 균열 제거를 수행하기 위한 플라즈마 처리 장치로서,
    처리 챔버;
    상기 처리 챔버 내에서, 상기 보호 시트가 단단히 접촉되는 수평면을 포함하는 제 1 전극;
    상기 처리 챔버 내에서, 상기 제 1 전극과 대향하는 제 2 전극;
    상기 보호 시트가 상기 수평면에 단단히 접촉한 상태로, 제 1 전극에 상기 반도체 웨이퍼를 유지하기 위한 유지 수단;
    상기 처리 챔버를 예정된 값의 압력으로 감압하기 위한 감압 수단;
    상기 처리 챔버의 내부로 다수 종류의 플라즈마 발생 가스를 선택적으로 공급하기 위한 플라즈마 발생 가스 공급 수단;
    상기 플라즈마 발생 가스가 공급될 때, 상기 처리 챔버 내의 압력을 제어하기 위한 압력 제어 수단;
    상기 처리 챔버의 내부로 공급된 플라즈마 발생 가스를 플라즈마 상태로 변환시키기 위해, 상기 제 1 전극에 고주파 전압을 공급하기 위한 고주파 전력 공급부; 및,
    상기 제 1 전극 및 제 2 전극 사이의 거리를 변경시키기 위한 전극간 거리 변경 수단; 을 포함하는 플라즈마 처리 장치.
  10. 제 9항에 있어서, 상기 전극간 거리 변경 수단은, 상기 마스크 제거시의 상기 제 1 전극과 제 2 전극 사이의 거리를, 상기 플라즈마 다이싱 및 미세 균열 제거 시의 전극간 거리보다 더 크게 하는 플라즈마 처리 장치.
  11. 제 9항에 있어서, 상기 유지수단은 상기 수평면을 향해 형성된 다수의 흡입홀을 통해, 진공으로 상기 보호 시트를 흡인하는 진공 흡입 수단을 포함하는 플라즈마 처리 장치.
  12. 제 9항에 있어서, 상기 보호 시트는 절연층을 포함하고,
    상기 수평면은 상기 제 1 전극의 재질과 동일한 전도성 금속으로 구성되며,
    상기 유지 수단은 상기 전극에 DC 전압이 공급될 때, 상기 보호 시트에 의해 서로 분리된 수평면과 반도체 웨이퍼 사이에 작용하는 쿨롱력을 이용하여 상기 반도체 웨이퍼를 정전기적으로 흡인하기 위한 DC 전압 공급 수단을 포함하는 플라즈마 처리 장치.
  13. 제 9항에 있어서, 상기 플라즈마 발생 가스 공급 수단은, 플라즈마 다이싱 및 미세 균열 제거 단계에 상기 처리 챔버의 내부로 불화물을 포함하는 혼합 가스를 공급하는 플라즈마 처리 장치.
  14. 제 9항에 있어서, 상기 플라즈마 발생 가스 공급 수단은 상기 플라즈마 다이싱 단계 및 미세 균열 제거 단계에 상기 처리 챔버의 내부로 불화물 가스를 포함하는 같은 종류의 혼합 가스를 공급하는 플라즈마 처리 장치.
  15. 제 9항에 있어서, 상기 플라즈마 발생 가스 공급 수단은 상기 마스크 제거 단계에 상기 처리 챔버의 내부로 적어도 산소를 포함하는 가스를 공급하는 플라즈마 처리 장치.
  16. 제 9항에 있어서, 상기 제 1 전극을 냉각하기 위한 냉각 수단을 더 포함하는 플라즈마 처리 장치.
  17. 보호 시트가 접착된 반도체 소자가 형성된 반도체 웨이퍼의 제 1 면과, 상기 제 1 면의 반대쪽 면이고 상기 반도체 소자가 형성된 개별적인 조각으로 상기 반도체 웨이퍼를 분할하기 위한 절단선을 결정하기 위해 마스크가 형성된 제 2 면을 포함하는 반도체 웨이퍼에 플라즈마 처리를 수행함으로써 플라즈마 다이싱 단계, 마스크 제거 단계 및 미세 균열 제거 단계를 수행하는 플라즈마 처리 방법으로서,
    처리 챔버에서, 상기 제 1전극의 수평면에 상기 보호 시트가 단단히 접촉된 상태로 상기 제 1 전극에 상기 반도체 웨이퍼가 유지되는 웨이퍼 유지 단계;
    제 1 전극 및 상기 제 1 전극과 나란히 정렬된 제 2 전극 사이의 전극간 거리와, 상기 처리 챔버 내의 압력을 제 1 조건으로 설정하는 제 1 조건 설정 단계;
    상기 처리 챔버의 내부로 제 1 플라즈마 발생 가스를 공급하고, 고주파 전압이 상기 제 1 전극과 상기 제 2 전극 사이에 공급되어 상기 제 1 플라즈마 발생 가스를 플라즈마 상태로 변환시켜, 절단선 부분을 플라즈마 에칭하는 플라즈마 다이싱 단계;
    상기 전극들 사이의 거리 및 상기 처리 챔버 내부 압력을 제 2 조건으로 설정하는 제 2 조건 설정 단계;
    제 2 플라즈마 발생 가스를 상기 처리 챔버에 공급하고, 상기 제 2 플라즈마 발생 가스를 플라즈마 상태로 변환하기 위한 고주파 전압을 상기 제 1 전극과 제 2 전극 사이에 인가함으로써, 애싱에 의해 상기 마스크를 제거하는 마스크 제거 단계;
    상기 전극들 사이의 거리 및 상기 처리 챔버 내의 압력을 제 3의 조건으로 설정하는 제 3 조건 설정 단계; 및,
    상기 마스크를 제거한 후 상기 제 2 면에 남아있는 미세 균열을, 제 3 플라즈마 발생 가스를 상기 처리 챔버로 공급하고 상기 제 3 플라즈마 발생 가스를 플라즈마 상태로 변환하기 위한 고주파 전압을 상기 제 1 전극 및 제 2 전극의 사이에 인가함으로써, 플라즈마 에칭에 의해 제거하는 미세 균열 제거 단계; 를 포함하는 플라즈마 처리 방법.
  18. 제 17항에 있어서, 상기 제 1 플라즈마 발생 가스는 불화물 가스를 포함하는 혼합 가스인 플라즈마 처리 방법.
  19. 제 17항에 있어서, 상기 제 2 플라즈마 발생 가스는 산소를 포함하는 플라즈마 처리 방법.
  20. 제 17항에 있어서, 상기 제 3 플라즈마 발생 가스는 불화물을 포함하는 혼합 가스인 플라즈마 처리 방법.
  21. 제 17항에 있어서, 상기 제 1 플라즈마 발생 가스 및 제 3 플라즈마 발생 가스는 같은 종류의 혼합 가스인 플라즈마 처리 방법.
  22. 제 17항에 있어서, 상기 제 1 조건의 상기 처리 챔버의 압력은 5 내지 300 [Pa] 이고 상기 전극들 사이의 거리는 5 내지 50 [mm] 인 플라즈마 처리 방법.
  23. 제 17항에 있어서, 상기 제 2 조건의 처리 챔버의 압력은 5 내지 100 [Pa] 이고 상기 전극들 사이의 거리는 50 내지 100 [mm] 인 플라즈마 처리 방법.
  24. 제 17항에 있어서, 상기 제 3 조건의 처리 챔버의 압력은 300 내지 2000 [Pa] 이고 상기 전극들 사이의 거리는 5 내지 20 [mm] 인 플라즈마 처리 방법.
  25. 제 22항에 있어서, 상기 플라즈마 다이싱 단계에서 상기 고주파 전력 공급기에 의한 전력은 500 내지 3000 [W] 인 플라즈마 처리 방법.
  26. 제 23항에 있어서, 상기 마스크 제거 단계에서 상기 고주파 전력 공급기에 의한 전력은 100 내지 1000 [W] 인 플라즈마 처리 방법.
  27. 제 24항에 있어서, 상기 미세 균열 제거 단계에서 상기 고주파 전력 공급기에 의한 전력은 50 내지 3000 [W] 인 플라즈마 처리 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100863333B1 (ko) * 2007-06-27 2008-10-15 주식회사 효광 기판 가공 방법 및 그로써 제작되는 칩
US7994026B2 (en) 2007-11-16 2011-08-09 Panasonic Corporation Plasma dicing apparatus and method of manufacturing semiconductor chips
KR101141877B1 (ko) * 2004-08-02 2012-05-08 파나소닉 주식회사 반도체 소자 제조 방법

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4018096B2 (ja) * 2004-10-05 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法、及び半導体素子の製造方法
JP4288229B2 (ja) * 2004-12-24 2009-07-01 パナソニック株式会社 半導体チップの製造方法
JP4338650B2 (ja) * 2005-01-12 2009-10-07 パナソニック株式会社 半導体チップの製造方法
KR100572118B1 (ko) * 2005-01-28 2006-04-18 주식회사 에이디피엔지니어링 플라즈마 처리장치
JP4275095B2 (ja) * 2005-04-14 2009-06-10 パナソニック株式会社 半導体チップの製造方法
JP4275096B2 (ja) * 2005-04-14 2009-06-10 パナソニック株式会社 半導体チップの製造方法
JP4288252B2 (ja) * 2005-04-19 2009-07-01 パナソニック株式会社 半導体チップの製造方法
JP4285455B2 (ja) * 2005-07-11 2009-06-24 パナソニック株式会社 半導体チップの製造方法
US20090229756A1 (en) * 2005-09-22 2009-09-17 Sekisui Chemical Co., Ltd. Plasma processing apparatus
US7662668B2 (en) * 2005-11-16 2010-02-16 Denso Corporation Method for separating a semiconductor substrate into a plurality of chips along with a cutting line on the semiconductor substrate
JP5023614B2 (ja) * 2006-08-24 2012-09-12 パナソニック株式会社 半導体チップの製造方法及び半導体ウエハの処理方法
JP5238927B2 (ja) * 2007-03-14 2013-07-17 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置の製造方法
DE102007022431A1 (de) * 2007-05-09 2008-11-13 Leybold Optics Gmbh Behandlungssystem für flache Substrate
JP5090789B2 (ja) * 2007-05-30 2012-12-05 東京応化工業株式会社 貼り合わせ装置、接着剤の溶解を防ぐ方法、及び貼り合わせ方法
US8859396B2 (en) 2007-08-07 2014-10-14 Semiconductor Components Industries, Llc Semiconductor die singulation method
US7781310B2 (en) 2007-08-07 2010-08-24 Semiconductor Components Industries, Llc Semiconductor die singulation method
US8012857B2 (en) * 2007-08-07 2011-09-06 Semiconductor Components Industries, Llc Semiconductor die singulation method
US7989319B2 (en) * 2007-08-07 2011-08-02 Semiconductor Components Industries, Llc Semiconductor die singulation method
JP2010016116A (ja) * 2008-07-02 2010-01-21 Disco Abrasive Syst Ltd 半導体デバイスの製造方法
JP5246001B2 (ja) 2009-04-10 2013-07-24 パナソニック株式会社 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
JP5218238B2 (ja) 2009-04-10 2013-06-26 パナソニック株式会社 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
WO2011021981A1 (en) * 2009-08-17 2011-02-24 Agency For Science, Technology And Research Method of dicing a wafer
US20110175209A1 (en) * 2010-01-18 2011-07-21 Seddon Michael J Method of forming an em protected semiconductor die
US8384231B2 (en) 2010-01-18 2013-02-26 Semiconductor Components Industries, Llc Method of forming a semiconductor die
US9299664B2 (en) * 2010-01-18 2016-03-29 Semiconductor Components Industries, Llc Method of forming an EM protected semiconductor die
US9165833B2 (en) 2010-01-18 2015-10-20 Semiconductor Components Industries, Llc Method of forming a semiconductor die
US8847376B2 (en) 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
US9343365B2 (en) * 2011-03-14 2016-05-17 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
USRE46339E1 (en) * 2011-03-14 2017-03-14 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US8802545B2 (en) * 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US20140017900A1 (en) * 2011-03-29 2014-01-16 Tokyo Electron Limited Plasma etching apparatus and plasma etching method
JP5591181B2 (ja) * 2011-05-19 2014-09-17 パナソニック株式会社 半導体チップの製造方法
US20140311676A1 (en) * 2012-01-17 2014-10-23 Tokyo Electron Limited Substrate mounting table and plasma treatment device
US8748297B2 (en) 2012-04-20 2014-06-10 Infineon Technologies Ag Methods of forming semiconductor devices by singulating a substrate by removing a dummy fill material
US20140057414A1 (en) * 2012-08-27 2014-02-27 Aparna Iyer Mask residue removal for substrate dicing by laser and plasma etch
US9484260B2 (en) 2012-11-07 2016-11-01 Semiconductor Components Industries, Llc Heated carrier substrate semiconductor die singulation method
US9136173B2 (en) 2012-11-07 2015-09-15 Semiconductor Components Industries, Llc Singulation method for semiconductor die having a layer of material along one major surface
US20140162407A1 (en) * 2012-12-10 2014-06-12 Curtis Michael Zwenger Method And System For Semiconductor Packaging
US9406564B2 (en) 2013-11-21 2016-08-02 Infineon Technologies Ag Singulation through a masking structure surrounding expitaxial regions
US9418894B2 (en) 2014-03-21 2016-08-16 Semiconductor Components Industries, Llc Electronic die singulation method
US9385041B2 (en) 2014-08-26 2016-07-05 Semiconductor Components Industries, Llc Method for insulating singulated electronic die
US9633902B2 (en) * 2015-03-10 2017-04-25 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor device that includes dividing semiconductor substrate by dry etching
JP6738591B2 (ja) * 2015-03-13 2020-08-12 古河電気工業株式会社 半導体ウェハの処理方法、半導体チップおよび表面保護テープ
JP6490459B2 (ja) * 2015-03-13 2019-03-27 古河電気工業株式会社 ウェハ固定テープ、半導体ウェハの処理方法および半導体チップ
JP6492286B2 (ja) * 2015-09-25 2019-04-03 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
KR20170122185A (ko) * 2015-11-09 2017-11-03 후루카와 덴키 고교 가부시키가이샤 반도체 칩의 제조방법 및 이것에 이용하는 마스크 일체형 표면 보호 테이프
US10366923B2 (en) 2016-06-02 2019-07-30 Semiconductor Components Industries, Llc Method of separating electronic devices having a back layer and apparatus
US10373869B2 (en) 2017-05-24 2019-08-06 Semiconductor Components Industries, Llc Method of separating a back layer on a substrate using exposure to reduced temperature and related apparatus
JP7042667B2 (ja) * 2018-03-28 2022-03-28 古河電気工業株式会社 半導体チップの製造方法
US10818551B2 (en) 2019-01-09 2020-10-27 Semiconductor Components Industries, Llc Plasma die singulation systems and related methods
WO2020214607A1 (en) * 2019-04-15 2020-10-22 Applied Materials, Inc. Electrostatic chucking process
JP2021027305A (ja) * 2019-08-09 2021-02-22 株式会社ディスコ プラズマエッチング装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4325182A (en) 1980-08-25 1982-04-20 General Electric Company Fast isolation diffusion
US5673750A (en) * 1990-05-19 1997-10-07 Hitachi, Ltd. Vacuum processing method and apparatus
FR2679305B1 (fr) * 1991-07-16 1993-10-22 Bendix Europe Services Tech Servofrein a depression.
JPH05166757A (ja) * 1991-12-13 1993-07-02 Tokyo Electron Ltd 被処理体の温調装置
JP2836334B2 (ja) 1992-01-23 1998-12-14 三菱電機株式会社 高出力半導体装置の製造方法
US5423936A (en) * 1992-10-19 1995-06-13 Hitachi, Ltd. Plasma etching system
US5770098A (en) * 1993-03-19 1998-06-23 Tokyo Electron Kabushiki Kaisha Etching process
TW262566B (ko) * 1993-07-02 1995-11-11 Tokyo Electron Co Ltd
TW357404B (en) * 1993-12-24 1999-05-01 Tokyo Electron Ltd Apparatus and method for processing of plasma
DE19505906A1 (de) 1995-02-21 1996-08-22 Siemens Ag Verfahren zum Damage-Ätzen der Rückseite einer Halbleiterscheibe bei geschützter Scheibenvorderseite
DE19613561C2 (de) 1996-04-04 2002-04-11 Micronas Gmbh Verfahren zum Vereinzeln von in einem Körper miteinander verbundenen, elektrisch getesteten elektronischen Elementen
JP3695184B2 (ja) 1998-12-03 2005-09-14 松下電器産業株式会社 プラズマエッチング装置およびプラズマエッチング方法
US6350664B1 (en) 1999-09-02 2002-02-26 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same
JP2002093752A (ja) 2000-09-14 2002-03-29 Tokyo Electron Ltd 半導体素子分離方法及び半導体素子分離装置
US6686225B2 (en) * 2001-07-27 2004-02-03 Texas Instruments Incorporated Method of separating semiconductor dies from a wafer
JP3612317B2 (ja) * 2001-11-30 2005-01-19 株式会社東芝 半導体装置の製造方法
US6818532B2 (en) * 2002-04-09 2004-11-16 Oriol, Inc. Method of etching substrates

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101141877B1 (ko) * 2004-08-02 2012-05-08 파나소닉 주식회사 반도체 소자 제조 방법
KR100863333B1 (ko) * 2007-06-27 2008-10-15 주식회사 효광 기판 가공 방법 및 그로써 제작되는 칩
US7994026B2 (en) 2007-11-16 2011-08-09 Panasonic Corporation Plasma dicing apparatus and method of manufacturing semiconductor chips

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