KR20050063027A - 반도체소자의 게이트 형성방법 - Google Patents
반도체소자의 게이트 형성방법 Download PDFInfo
- Publication number
- KR20050063027A KR20050063027A KR1020030094080A KR20030094080A KR20050063027A KR 20050063027 A KR20050063027 A KR 20050063027A KR 1020030094080 A KR1020030094080 A KR 1020030094080A KR 20030094080 A KR20030094080 A KR 20030094080A KR 20050063027 A KR20050063027 A KR 20050063027A
- Authority
- KR
- South Korea
- Prior art keywords
- oxide film
- forming
- film
- oxide
- gate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 44
- 239000004065 semiconductor Substances 0.000 title abstract description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
- 229920005591 polysilicon Polymers 0.000 claims abstract description 19
- 230000002093 peripheral effect Effects 0.000 claims abstract description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 10
- 239000010703 silicon Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 10
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 9
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 239000010408 film Substances 0.000 claims description 60
- 239000010409 thin film Substances 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 5
- 238000004140 cleaning Methods 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 238000009279 wet oxidation reaction Methods 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 description 7
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 239000011737 fluorine Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910008284 Si—F Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Chemical & Material Sciences (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 반도체소자의 게이트 형성방법을 개시한다. 개시된 발명은, 셀지역 과 주변지역으로 분할된 실리콘기판상에 제1산화막을 형성하는 단계; 두꺼운 산화막 이 형성될 셀지역상에 감광막패턴을 형성하여 주변지역의 제1산화막표면을 노출시 키는 단계; 상기 주변지역의 노출된 제1산화막부분을 제거하고 상기 감광막패턴을 제거하는 단계; 상기 주변지역의 제1산화막이 제거된 실리콘기판표면과 셀지역의 제1게이트산화막상에 제2산화막을 형성하는 단계; 상기 제2산화막상에 폴리실리콘막 을 형성하는 단계; 상기 폴리실리콘막상에 텅스텐실리사이드막을 형성하는 단계; 및 상기 텅스텐실리사이드막, 폴리실리콘막, 제2산화막 및 제1산화막을 순차적으로 패터닝하는 단계를 포함하여 구성된다.
Description
본 발명은 반도체소자의 게이트 형성방법에 관한 것으로서, 보다 상세하게는 모든 반도체소자에서 실리콘산화막을 이용하여 유전박막을 적용할 때 일정 이상의 두께를 만들어서 산화막의 신뢰도를 높여 누설전류 특성 및 파괴전압 특성을 개선시킬 수 있는 반도체소자의 게이트 형성방법에 관한 것이다.
일반적인 반도체소자의 게이트 형성방법에 있어서, 소자의 집적도 증가로 전류의 증가를 목적으로 게이트산화막의 두께를 줄이는 방법이 사용되고 있는데, 이 방법중에서 듀얼게이트산화막 형태를 주로 많이 사용하고 있다.
듀얼게이트산화막 방법은 셀지역은 두꺼운 산화막으로, 주변지역의 고속(high speed)가 요구되는 일부지역은 얇은 산화막 두께를 형성하여 고속의 소자를 만드는 방법이다.
이러한 듀얼 게이트소자에서 게이트전극은 주로 폴리실리콘과 그 상부에 텅스텐실리사이드(WSi)를 같이 사용하는 텅스텐 실리사이드공정을 사용하고 있다.
상기 텅스텐실리사이드 공정은 주로 SiH4 기를 포함하는 WSix를 주로 사용하고 있는데, SiH4 기를 포함하는 WSix의 경우, 공정온도와 소스가스의 영향으로 필름내부에 플루오린 성분이 많이 함유되고 이런 플루오린 성분으로 인하여 후속 아닐링공정에서 플루오린이 하부의 게이트 폴리실리콘과 게이트산화막사이로 침투하여 전기적으로 Si-F 형태의 산화막 역할을 하여 소자의 전기적 산화막의 두께는 증가하지만 BV, 누설전류 등의 산화막 특성을 열화시키게 된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 모든 반도체소자에서 실리콘산화막을 이용하여 유전박막을 적용할 때 일정 이상의 두께를 만들어서 산화막의 신뢰도를 높여 누설전류 특성 및 파괴전압 특성을 개선시킬 수 있는 반도체소자의 게이트 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 게이트 형성방법 은, 셀지역과 주변지역으로 분할된 실리콘기판상에 제1산화막을 형성하는 단계;
두꺼운 산화막이 형성될 셀지역상에 감광막패턴을 형성하여 주변지역의 제1산화막표면을 노출시키는 단계;
상기 주변지역의 노출된 제1산화막부분을 제거하고 상기 감광막패턴을 제거하는 단계;
상기 주변지역의 제1산화막이 제거된 실리콘기판표면과 셀지역의 제1게이트산화막상에 제2산화막을 형성하는 단계;
상기 제2산화막상에 폴리실리콘막을 형성하는 단계;
상기 폴리실리콘막상에 텅스텐실리사이드막을 형성하는 단계; 및
상기 텅스텐실리사이드막, 폴리실리콘막, 제2산화막 및 제1산화막을 순차적으로 패터닝하는 단계를 포함하여 구성하는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 게이트 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 1a 내지 도 1d는 본 발명에 따른 반도체소자의 게이트 형성방법을 설명하기 위한 공정단면도이다.
도 2는 본 발명에 따른 반도체소자의 게이트 형성방법을 통해 얻어진 반도체소자에 있어서, 기존의 MS-WSix 경우와 본 발명의 DCS-WSix 경우의 누설전류 및 절연파괴전압을 비교한 그래프이다.
본 발명에 따른 반도체소자의 게이트 형성방법은, 도 1a에 도시된 바와같이, 먼저 일정한 소자분리 패터닝이 진행된 실리콘기판(21)상에 소자에서 요구되는 일정한 두께의 제1 게이트산화막(23)을 형성한다.
그다음, 상기 제1게이트산화막(23)상에 두꺼운 산화막이 형성될 상부, 즉 셀지역에 포토레지스트를 도포한후 이를 포토리소그라피 공정기술에 의한 노광 및 현상공정에 거쳐 선택적으로 패터닝하여 포토레지스트패턴(25)을 형성하고 이어 디스컴(descum)공정(즉, 얇은 산화막이 형성될 지역에 PR 찌꺼기가 남는 것을 방지하는 공정)을 실시한다.
이어서, 도 1b에 도시된 바와같이, 상기 디스컴공정을 실시한후 일정한 습식식각용액 (즉, HF 또는 BOE를 포함한 화학용액)을 이용하여 제1게이트산화막(23)의 노출된 부분을 제거하고 이어 잔존하는 포토레지스트패턴(25)을 제거한다.
그다음, 도 1c에 도시된 바와같이, 상기 공정을 진행한후 습식 산화 또는 건식 산화공정을 이용하여 제1산화막(23) 및 실리콘기판(21)의 표면에 제2산화막(27)을 형성한다. 이때, 상기 실리콘기판의 주변지역에는 얇은 게이트산화막의 두께를 형성시키면서 제1산화막 부분은 두껍게 형성한다.
이어서, 상기 제2산화막(27)상에 전극을 형성하기 위해 폴리실리콘막(29)을 증착한다.
그다음, 상기 폴리실리콘막(29)상부에 형성된 자연산화막을 제거하기 위하여 HF 또는 BOE 케미칼로 세정공정을 진행한다.
그다음, 도 1d에 도시된 바와같이, 상기 폴리실리콘막(29)상에 DCS(SiH2Cl2)계 WSix박막(31)을 형성한후 그 위에 게이트전극 형성용 포토레지스트막패턴(미도시)을 형성한다음 이를 마스크로 상기 DCS계 WSix 박막(31)과 폴리실리콘층(29) 및 제2산화막(27)을 패터닝하여 게이트전극구조를 형성한다. 이때, 상기 DCS(SiH2Cl2)계 WSix박막(31) 형성시의 공정온도는 400∼700℃이고, DCS 가스유량은 10∼1000 sccm이며, W 소스가스유량은 1∼100 sccm이고, 압력은 0.1∼10 torr범위이다.
이렇게 하여, 본 발명에 의하면, 기존의 MS(SiH4)계 WSix 보다 산화막 두께특성을 개선시킬 수 있다. 특히, 아래 표 1에서와 같이, DCS(SiH2Cl2)계 WSix의 경우가 MS계 WSix보다 인 라인 두께(In-Line thickness)를 6∼7Å 정도 증가시켰을 경우에 전기적 두께는 3Å 정도 증가한다. 즉, DCS(SiH2Cl2)계 WSix의 경우 전기적 두께를 맞추기 위하여 인라인(In-Line(physical)) 두께를 3∼4Å 증가시킬 수 있다.
- 표 1 -
| 게이트 WSix | MS - WSix | DCS - WSix | ||
| 게이트 용도 | 두껍게 | 얇게 | 두껍게 | 얇게 |
| 인라인 게이트산화막 두께(Å) | 53.4 | 37.4 | 60.0 | 43.1 |
| -100 μA에서의 BV(V) | -7.1 | -5.4 | -7.3 | -5.9 |
| -3V, 10KHz에서의 전기적 두께(Å) | 63.0 | 47.5 | 66.3 | 51.2 |
| 산화막두께(-In Line Thk)(Å) | 9.6 | 10.1 | 6.3 | 8.1 |
| CCST, cum_50%(초) | 40.9 | 13.1 | 80.3 | 13.3 |
여기서, CCST(constant current stressed time dependant dielectric breakdown)으로 산화막의 전류 스트레스(current stress)에 대한 저항성을 나타내는 특성이다.
또한, DCS(SiH2Cl2)계의 경우, 도 2에서와 같이, 산화막의 BV(즉, 파괴전압)특성과 누설전류 특성이 개선되는 것을 확인할 수 있다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 게이트 형성방법에 의하면, 소자의 특성을 개선시키기 위하여 게이트전극을 폴리실리콘과 플루오르가스가 적게 함유된 DCS(SiH2Cl2)계 WSix를 사용한 텅스텐실리사이드를 사용하므로써 물리적인(physical) 산화막의 두께를 MS 계 WSix 보다 증가시켜 소자특성상에서의 게이트 파괴전압(breakdown voltage) 특성을 개선시킬 수 있다.
또한, 게이트 산화막의 두께 증가로 인하여 전류에 의한 소자 특성 열화현상을 개선시킬 수가 있다.
그리고, 이러한 산화막 특성 개선으로 인해 소자의 신뢰성 증가와 함께 수율 향상을 기대할 수가 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
도 1a 내지 도 1d는 본 발명에 따른 반도체소자의 게이트 형성방법을 설명하기 위한 공정단면도,
도 2는 본 발명에 따른 반도체소자의 게이트 형성방법을 통해 얻어진 반도체소자에 있어서, 기존의 MS-WSix 경우와 본 발명의 DCS-WSix 경우 누설전류 및 절연파괴전압을 비교한 그래프.
[도면부호의설명]
21 : 실리콘기판 23 : 제1산화막
25 : 감광막패턴 27 : 제2산화막
29 : 폴리실리콘막 31 : 텅스텐막
Claims (8)
- 셀지역과 주변지역으로 분할된 실리콘기판상에 제1산화막을 형성하는 단계;두꺼운 산화막이 형성될 셀지역상에 감광막패턴을 형성하여 주변지역의 제1산화막표면을 노출시키는 단계;상기 주변지역의 노출된 제1산화막부분을 제거하고 상기 감광막패턴을 제거하는 단계;상기 주변지역의 제1산화막이 제거된 실리콘기판표면과 셀지역의 제1게이트산화막상에 제2산화막을 형성하는 단계;상기 제2산화막상에 폴리실리콘막을 형성하는 단계;상기 폴리실리콘막상에 텅스텐실리사이드막을 형성하는 단계; 및상기 텅스텐실리사이드막, 폴리실리콘막, 제2산화막 및 제1산화막을 순차적으로 패터닝하는 단계를 포함하여 구성하는 것을 특징으로하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서, 상기 텅스텐실리사이드막은 DCS(SiH2Cl2)계 WSix 박막인 것을 특징으로하는 반도체소자의 게이트 형성방법.
- 제2항에 있어서, 상기 DCS(SiH2Cl2)계 WSix 박막의 형성조건으로는, 공정온도가 400∼700℃이고, DCS 가스유량이 10∼1000 sccm이며, W 소스가스유량이 1∼100 sccm이고, 압력이 0.1∼10 torr인 것을 특징으로하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서, 상기 제1산화막상에 감광막패턴을 형성한후 디스컴(descum)공정을 실시하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서, 상기 주변지역에 있는 제1산화막부분을 제거하는 단계는, HF 또는 BOE를 포함한 케미칼을 포함하는 습식 에천트을 사용하는 것을 특징 으로 하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서, 제2산화막을 형성하는 단계는, 습식산화공정 또는 건식산화공정을 이용하는 것을 특징으로하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서, 상기 셀지역의 산화막은 주변지역의 산화막 두께보다 두껍게 형성하는 것을 특징으로하는 반도체소자의 게이트 형성방법.
- 제1항에 있어서, 상기 폴리실리콘막을 형성한후 폴리실리콘막상부의 이물질을 제거하기 위한 HF 또는 BOE 케미칼을 이용한 세정공정을 실시하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 게이트 형성방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030094080A KR20050063027A (ko) | 2003-12-19 | 2003-12-19 | 반도체소자의 게이트 형성방법 |
| US10/889,483 US20050136575A1 (en) | 2003-12-19 | 2004-07-12 | Method for forming gate of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030094080A KR20050063027A (ko) | 2003-12-19 | 2003-12-19 | 반도체소자의 게이트 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050063027A true KR20050063027A (ko) | 2005-06-28 |
Family
ID=34675875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030094080A KR20050063027A (ko) | 2003-12-19 | 2003-12-19 | 반도체소자의 게이트 형성방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20050136575A1 (ko) |
| KR (1) | KR20050063027A (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104952734B (zh) * | 2015-07-16 | 2020-01-24 | 矽力杰半导体技术(杭州)有限公司 | 半导体结构及其制造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW423163B (en) * | 1997-07-18 | 2001-02-21 | Sanyo Electric Co | Non volatile semiconductor device and its manufacturing process |
| US6380029B1 (en) * | 1998-12-04 | 2002-04-30 | Advanced Micro Devices, Inc. | Method of forming ono stacked films and DCS tungsten silicide gate to improve polycide gate performance for flash memory devices |
| US6171911B1 (en) * | 1999-09-13 | 2001-01-09 | Taiwan Semiconductor Manufacturing Company | Method for forming dual gate oxides on integrated circuits with advanced logic devices |
| KR100447031B1 (ko) * | 2001-03-23 | 2004-09-07 | 삼성전자주식회사 | 텅스텐 실리사이드막의 형성방법 |
-
2003
- 2003-12-19 KR KR1020030094080A patent/KR20050063027A/ko not_active Application Discontinuation
-
2004
- 2004-07-12 US US10/889,483 patent/US20050136575A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20050136575A1 (en) | 2005-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0138959B1 (ko) | 상보형 모스 소자의 게이트 전극 형성 방법 | |
| JP3746907B2 (ja) | 半導体装置の製造方法 | |
| KR20050063027A (ko) | 반도체소자의 게이트 형성방법 | |
| US7235491B2 (en) | Method of manufacturing spacer | |
| US7517760B2 (en) | Semiconductor device manufacturing method including three gate insulating films | |
| JPH1064898A (ja) | 半導体装置の製造方法 | |
| JPH07122737A (ja) | 半導体装置及びその製造方法 | |
| KR20070000774A (ko) | 반도체 소자 제조 방법 | |
| KR100226733B1 (ko) | 반도체소자 제조방법 | |
| KR101092317B1 (ko) | 반도체 소자의 제조방법 | |
| KR20000004880A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR0185636B1 (ko) | 단차특성이 개선된 반도체 메모리 장치의 커패시터 제조방법 | |
| KR100438768B1 (ko) | 선택적 실리사이드 형성방법 | |
| KR100618692B1 (ko) | 게이트산화막 제조방법 | |
| KR100469915B1 (ko) | 듀얼게이트전극제조방법 | |
| KR970003696A (ko) | 게이트 전극으로 티타늄 질화막을 사용하는 반도체 장치의 제조방법 | |
| KR20050066899A (ko) | 반도체 소자의 게이트 산화막 형성 방법 | |
| KR100433490B1 (ko) | 반도체 소자의 제조방법 | |
| KR100713325B1 (ko) | 반도체 소자의 게이트 절연막 형성 방법 | |
| KR950021133A (ko) | 반도체 소자 제조방법 | |
| KR20040006480A (ko) | 반도체 소자의 게이트 스페이서 형성방법 | |
| KR19980055970A (ko) | 트랜지스터 제조 방법 | |
| KR20050064319A (ko) | 반도체 소자의 제조방법 | |
| KR20030056919A (ko) | 반도체소자의 비트라인 콘택 형성 방법 | |
| KR19990040759A (ko) | 반도체 소자의 콘택 홀 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |