KR20050060881A - 박막 트랜지스터 및 그 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 35
- 239000010409 thin film Substances 0.000 title abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 239000010410 layer Substances 0.000 claims description 274
- 238000000034 method Methods 0.000 claims description 56
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- 229920005591 polysilicon Polymers 0.000 claims description 30
- 239000011229 interlayer Substances 0.000 claims description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 19
- 239000011651 chromium Substances 0.000 claims description 18
- UBSJOWMHLJZVDJ-UHFFFAOYSA-N aluminum neodymium Chemical compound [Al].[Nd] UBSJOWMHLJZVDJ-UHFFFAOYSA-N 0.000 claims description 17
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 17
- MGRWKWACZDFZJT-UHFFFAOYSA-N molybdenum tungsten Chemical compound [Mo].[W] MGRWKWACZDFZJT-UHFFFAOYSA-N 0.000 claims description 17
- 229910052804 chromium Inorganic materials 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 12
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 9
- 229910052732 germanium Inorganic materials 0.000 claims description 9
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 9
- 239000011521 glass Substances 0.000 claims description 7
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 7
- 239000010453 quartz Substances 0.000 claims description 7
- 238000002425 crystallisation Methods 0.000 claims description 2
- 230000008025 crystallization Effects 0.000 claims description 2
- 239000007790 solid phase Substances 0.000 claims description 2
- 239000010408 film Substances 0.000 description 116
- 239000004065 semiconductor Substances 0.000 description 14
- 238000005530 etching Methods 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 238000000206 photolithography Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000012535 impurity Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
박막 트랜지스터 및 그 제조 방법에 관해 개시되어 있다. 개시된 본 발명은 기판, 상기 기판 상에 형성된 버퍼층, 상기 버퍼층 상에 이격되게 구비된 소오스 및 드레인, 상기 버퍼층 상에 구비되어 상기 소오스 및 드레인을 연결하는 채널층 및 상기 소오스, 드레인 및 상기 채널층으로부터 이격된 위치의 버퍼층 상에 구비된 게이트를 포함하는 것을 특징으로 하는 TFT를 제공하고 그 제조 방법도 제공한다.
Description
1. 발명의 분야
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로써, 보다 자세하게는 박막 트랜지스터(Thin Film Transistor) 및 그 제조 방법에 관한 것이다.
2. 관련기술의 설명
박막 트랜지스터의 제조 공정은 여느 반도체 소자의 제조 공정들과 마찬가지로 물질막 증착 공정과 증착된 물질막을 소정 형태로 가공하는 패터닝 공정이 반복되는 공정이다. 박막 트랜지스터의 각 제조 공정은 박막 트랜지스터의 생산성 및 그 제조 비용과 직결된다. 따라서 그 제조 공정이 늘어날수록 생산성은 낮아지고 제조 비용은 증가하는 반면, 반대인 경우, 생산성은 증가되고 제조 비용은 낮아진다.
한편, 박막 트랜지스터의 전체 제조 공정이 간단하더라도 각 제조 공정에 사용되는 마스크의 수가 많아지면, 박막 트랜지스터와 관련된 제조 비용은 증가하게 된다.
그러므로 생산성 증가와 원가 절감 차원에서 박막 트랜지스터의 제조 공정과 함께 각 제조 공정에 사용되는 마스크 수도 가능한 줄이는 것이 바람직하다.
도 1은 종래 기술에 의한 코플레이너(coplanar) 박막 트랜지스터를 보여준다.
도 1을 참조하면, 기판(8) 상에 버퍼층(10)이 존재하고, 버퍼층(buffer layer)(10)의 소정 영역 상에 폴리 실리콘막(12)이 존재한다. 폴리 실리콘막(12)에는 n+ 도전성 불순물이 도핑된 소오스 및 드레인 영역(12a, 12c)과 채널영역(12b)이 존재한다. 채널영역(12b)은 소오스 및 드레인 영역(12a, 12c)사이에 존재한다. 폴리 실리콘막(12)의 채널영역(12b) 상에 게이트 절연막(14)과 게이트 전극(16)이 순차적으로 적층되어 있다. 버프층(10) 상에 폴리 실리콘막(12), 게이트 절연막(14) 및 게이트 전극(16)을 덮는 층간 절연층(18)이 존재한다. 층간 절연층(18)에는 소오스 및 드레인 영역(12a, 12c)이 각각 노출되는 제1 및 제2 콘택홀(19, 20)이 형성되어 있다. 그리고 층간 절연층(18) 상에는 제1 콘택홀(19)을 채운 제1 전극(22)과 제2 콘택홀(20)을 채운 제2 전극(24)이 존재한다.
도 2는 종래 기술에 의한 탑 게이트 스태거드(top gate staggered) TFT를 보여준다.
도 2를 참조하면, 기판(8) 상에 버퍼층(10)이 존재한다. 버퍼층(10) 상에 이격된 소오스 및 드레인 전극(30, 32)이 존재한다. 소오스 및 드레인 전극(30, 32)사이의 버퍼층(10) 상에 채널 영역으로 사용된 폴리 실리콘막(34)이 존재한다. 폴리 실리콘막(34)은 소오스 및 드레인 전극(30, 32) 상으로 확장되어 있다. 폴리 실리콘막(34)의 소오스 및 드레인 전극(30, 32)과 각각 접촉된 소오스 및 드레인 영역(34a, 34c)에는 n+형 도전성 불순물이 주입되어 있다. 이러한 폴리 실리콘막(34) 상에 게이트 절연막으로 사용된 실리콘 산화막(36)이 존재하고, 실리콘 산화막(36) 상에 크롬 게이트 전극(38)이 존재한다.
도 3은 종래 기술에 의한 바텀 게이트 스태거드(top gate staggered) TFT를 보여준다.
도 3을 참조하면, 기판(8) 상에 버퍼층(10)이 존재하고, 버퍼층(10)의 소정 영역 상에는 크롬 게이트 전극(40)이 존재한다. 버퍼층(10) 상에 크롬 게이트 전극(40)을 덮는 질화막(Si3N4)(42)과 제1 실리콘 산화막(44)이 순차적으로 존재한다. 제1 실리콘 산화막(44) 상에 채널영역으로 사용된 폴리 실리콘막(46)이 존재한다. 크롬 게이트 전극(40)과 마주하는 폴리 실리콘막(46)의 소정 영역 상에 제2 실리콘 산화막(48)이 존재한다. 그리고 크롬 게이트 전극(40) 좌측 폴리 실리콘막(46) 상에 소오스 영역으로 사용되고, n+ 도전성 불순물이 도핑된 폴리 실리콘막(49)이 존재한다. 그리고 크롬 게이트 전극(40) 우측 폴리 실리콘막(46) 상에 드레인 영역으로 사용되고, n+ 도전성 불순물이 도핑된 폴리 실리콘막(50)이 존재한다. 두 폴리 실리콘막(49, 50) 상에 각각 소오스 및 드레인 전극(52, 54)이 존재한다.
상술한 바와 같은 도 1 내지 도 3에 도시된 종래 기술에 의한 TFT의 경우, 버퍼층(10)에서 제1 및 제2 전극(22, 24), 버퍼층(10)에서 크롬 게이트 전극(38) 또는 버퍼층(10)에서 소오스 및 드레인 전극(52, 54)을 형성하기까지 적어도 4개의 마스크가 필요하고, 10단계 이상의 공정이 요구된다.
본 발명이 이루고자하는 기술적 과제는 공정 단계와 마스크 수를 줄여 제조 비용을 줄일 수 있는 박막 트랜지스터(이하, TFT)를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제를 상기 TFT의 제조 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판, 상기 기판 상에 형성된 버퍼층, 상기 버퍼층 상에 이격되게 구비된 소오스 및 드레인, 상기 버퍼층 상에 구비되어 상기 소오스 및 드레인을 연결하는 채널층 및 상기 소오스, 드레인 및 상기 채널층으로부터 이격된 위치의 버퍼층 상에 구비된 게이트를 포함하는 것을 특징으로 하는 TFT를 제공한다.
상기 소오스는 순차적으로 적층된 제1 및 제2 소오스 도전막을 포함할 수 있다. 그리고 상기 드레인은 순차적으로 적층된 제1 및 제2 드레인 도전막을 포함할 수 있다.
상기 게이트는 상기 채널층을 중심으로 대칭 또는 비대칭을 이루는 제1 및 제2 게이트이고, 그 중 적어도 어느 하나는 순차적으로 적층된 두 도전막을 포함할 수 있다.
상기 채널층은 상기 소오스 및 드레인 상으로 확장될 수 있다.
상기 채널층의 양단은 상기 소오스 및 드레인의 일부에 덮일 수 있다.
상기 채널층은 실리콘층, 실리콘 게르마늄층 또는 게르마늄층일 수 있다.
상기 게이트와 상기 채널층사이에 절연막이 구비될 수 있다.
상기 기판은 수정기판, 알루미늄 산화막 기판, 유리기판 또는 플라스틱 기판일 수 있다.
상기 제1 게이트는 상기 소오스 부근에, 상기 제2 게이트는 상기 드레인 부근에 각각 구비될 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 버퍼층을 형성하는 제1 단계, 상기 버퍼층 상에 채널층을 형성하는 제2 단계, 상기 버퍼층 상에 상기 채널층을 덮는 도전막을 형성하는 제3 단계 및 상기 도전막을 패터닝하여 상기 버퍼층 상에 상기 채널층의 양단을 덮는 소오스 및 드레인을 형성하고, 동시에 상기 채널층과 상기 소오스 및 드레인으로부터 이격된 위치에 게이트를 형성하는 제4 단계를 포함하는 것을 특징으로 하는 TFT 제조방법을 제공한다.
상기 제4 단계 이후에 상기 게이트와 상기 채널층사이를 채우면서 상기 게이트, 상기 소오스 및 드레인을 덮는 층간 절연층을 형성하는 제5 단계 및 상기 층간 절연층에 상기 게이트, 상기 소오스 및 드레인이 노출되는 콘택홀을 형성하는 제6 단계를 더 실시할 수 있다.
본 발명은 또한 상기 다른 기술적 과제를 달성하기 위하여, 기판 상에 버퍼층을 형성하는 제1 단계, 상기 버퍼층 상에 도전막을 형성하는 제2 단계, 상기 도전막을 패터닝하여 상기 버퍼층 상에 소오스, 드레인, 게이트를 이격되게 형성하는 제3 단계, 상기 버퍼층 상에 상기 소오스 및 드레인을 연결하는 채널층을 형성하는 제4 단계를 포함하는 것을 특징으로 하는 TFT 제조방법을 제공한다.
여기서, 상기 제4 단계는 상기 버퍼층 상에 상기 소오스 및 드레인과 상기 게이트를 덮는 비정질 실리콘막을 형성하는 단계, 상기 비정질 실리콘막을 결정화하는 단계 및 상기 결정화된 실리콘막을 상기 소오스 및 드레인을 연결하는 형태로 패터닝하는 단계를 포함할 수 있다. 이때, 상기 비정질 실리콘막은 고체상 결정화(Solid Phase Crystal)(이하, SPC) 방법 또는 엑시머 레이저(Excimer Laser)(이하, ELA) 방법으로 결정화할 수 있다.
또한, 상기 제4 단계 이후에 상기 게이트와 상기 채널층사이를 채우면서 상기 게이트, 상기 소오스 및 드레인을 덮는 층간 절연층을 형성하는 제5 단계 및 상기 층간 절연층에 상기 게이트, 상기 소오스 및 드레인이 노출되는 콘택홀을 형성하는 제6 단계를 더 실시할 수 있다.
상기 다른 기술적 과제를 달성하기 위해 제공하는 상기 두 TFT 제조방법에서 상기 기판은 수정기판, 알루미늄 산화막 기판, 유리기판 또는 플라스틱 기판으로 형성할 수 있다.
그리고 상기 도전막은 제1 및 제2 도전막을 순차적으로 적층하여 형성할 수 있다.
또한, 상기 채널층은 실리콘층, 실리콘 게르마늄층 또는 게르마늄층으로도 형성할 수 있다. 이때, 상기 게이트는 상기 채널층을 중심으로 대칭 또는 비대칭을 이루는 제1 및 제2 게이트로 형성할 수 있다. 상기 제1 및 제2 게이트를 비대칭으로 형성하는 경우, 상기 제1 게이트는 상기 소오스에 가깝게 형성하고, 상기 제2 게이트는 상기 드레인에 가깝게 형성할 수 있다.
또한, 상기 채널층은 도핑된 폴리 실리콘층으로 형성할 수도 있다.
이러한 본 발명을 이용하면, 박막 트랜지스터의 제조 공정 단계와 마스크 수를 줄일 수 있어 제조 비용을 줄일 수 있다. 그리고 소오스, 드레인, 게이트 및 채널을 모두 동일 평면상에 형성할 수 있으므로 보다 유연하게 설계할 수 있다. 또한, 본 발명은 고온 및 저온 공정을 포함하는 폴리 실리콘 TFT에도 적용할 수 있다.
이하, 본 발명의 실시예에 의한 TFT 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 실시예에 의한 TFT에 대해 설명한다.
<제1 실시예>
도 4는 본 발명의 제1 실시예에 의한 TFT(이하, 본 발명의 제1 TFT)에 포함된 요소들의 평면 배치를 보여준다. 이를 참조하면, 하부층(58) 상에 채널층(64a)이 존재하고, 그 양단의 하부층(58) 상에 각각 소오스 및 드레인(S, D)이 존재한다. 채널층(64a)은 실리콘(Si)층, 실리콘 게르마늄(SiGe)층 또는 게르마늄(Ge)층일 수 있다. 소오스 및 드레인(S, D)은 동일 도전막인 것이 바람직하나, 다른 도전막일 수 있다. 게이트(G)는 채널층(64a), 소오스(S) 및 드레인(D)과 이격된 위치에 구비되어 있다. 게이트(G)와 채널층(64a)사이에 실리콘 산화막(SiO2) 등과 같은 게이트 절연막(미도시)이 구비될 수 있다. 게이트(G)는 제1 및 제2 게이트(G1, G2)로 구성되어 있다. 제1 및 제2 게이트(G1, G2)는 채널층(64a)을 중심으로 대칭으로 구비되어 있으나, 비대칭적으로 구비될 수 있다. 예를 들면, 도 5에 도시한 바와 같이, 제1 게이트(G1)를 소오스(S)에 가깝게 구비하고, 제2 게이트(G2)를 드레인(D)에 가깝게 구비할 수 있다. 제1 및 제2 게이트(G1, G2)는 채널층(64a)에 동등한 영향을 미친다. 그러므로, 게이트(G)는 제1 및 제2 게이트(G1, G2) 중 어느 하나만으로 구성할 수도 있다. 반대로, 게이트(G)는 제1 및 제2 게이트(G1, G2)외에 제3, 제4 게이트를 더 구비할 수 있다. 제1 및 제2 게이트(G1, G2)는 소오스(S) 또는 드레인(D)과 동일한 도전막인 것이 바람직하나, 서로 다른 도전막일 수 있다.
도 4를 6-6'방향으로 절개한 본 발명의 제1 TFT의 단면을 보여주는 도 6을 참조하면, 하부층(58)은 기판(60)과 버퍼층(62)이 순차적으로 적층된 것임을 알 수 있다. 기판(60)은 실리콘 기판이 바람직하나, 수정기판, 알루미늄 산화막 기판, 유리기판 또는 플라스틱 기판일 수 있다. 버퍼층(62)은 제조 공정에서 기판(60)과 버퍼층(62) 상에 존재하는 요소들사이의 열 팽창계수 차에 기인한 스트레스를 감소시킨다. 버퍼층(62)은 실리콘 산화층일 수 있다. 소오스 및 드레인(S, D)의 일부는 채널층(64a) 위로 확장되어 있고, 소오스(S)는 순차적으로 적층된 제1 및 제2 소오스 도전막(66, 72)을 포함하고, 드레인(D)은 순차적으로 적층된 제1 및 제2 드레인 도전막(68, 74)을 포함한다. 제1 게이트(G1)는 제1 및 제2 게이트 도전막(70a, 76)이 순차적으로 적층된 것임을 알 수 있다. 제1 소오스 도전막(66), 제1 드레인 도전막(68) 및 제1 게이트 도전막(70a)은, 예를 들면 n+가 도핑된 폴리 실리콘막일 수 있다. 그리고 제2 소오스 도전막(72), 제2 드레인 도전막(74) 및 제2 게이트 도전막(76a)은 크롬(Cr)막이 바람직하나, 몰리브데늄 텅스텐(MoW)막 또는 알루미늄 네오디뮴(AlNd)막 등과 같은 다른 금속막일 수 있다.
도 4를 7-7'방향으로 절개한 면을 보여주는 도 7을 참조하면, 제1 및 제2 게이트(G1, G2)와 채널층(64a)은 모두 버퍼층(62) 상에 형성되어 있고, 두께는 동일하다. 그러나 채널층(64a)의 두께와 제1 및 제2 게이트(G1, G2)의 두께는 다를 수 있다. 제2 게이트(G2)는 순차적으로 적층된 제3 게이트 도전막(70b) 및 제4 게이트 도전막(76b)을 포함한다. 제3 게이트 도전막(70b)은 제1 게이트 도전막(70a)과 동일할 수 있고, 제4 게이트 도전막(76b)은 제2 게이트 도전막(76a)과 동일할 수 있다.
도 8은 상술한 본 발명의 제1 TFT의 입체적인 모습을 보여준다.
<제2 실시예>
상술한 본 발명의 제1 TFT와 동일한 요소들에 대한 설명은 생략하고, 동일한 요소들에 대해서는 동일한 참조번호 또는 부호를 사용한다.
도 9는 본 발명의 제2 실시예에 의한 TFT(이하, 본 발명의 제2 TFT)에 포함된 요소들의 평면 배치를 보여준다. 이를 참조하면, 하부층(58) 상에 채널층(88)이 존재한다. 그리고 채널층(88)의 한쪽에 소오스(S1)가 연결되어 있고, 맞은 편에 드레인(D1)이 연결되어 있다. 하부층(58) 상에는 또한 채널층(88)과 주어진 간격만큼 이격된 제1 및 제2 게이트(G11, G22)가 구비되어 있다. 제1 및 제2 게이트(G11, G22)는 소오스 및 드레인(S1, D1)사이의 채널층(88)을 중심으로 대칭적으로 구비되어 있다. 제1 및 제2 게이트(G11, G22)는 채널층(88)을 중심으로 비대칭적으로 구비될 수도 있는데, 예를 들면 도 10에 도시한 바와 같이, 제1 게이트(G11)를 소오스(S1) 근처에 구비할 수 있고, 제2 게이트(G22)를 드레인(D1) 근처에 구비할 수 있다. 제1 및 제2 게이트(G11, G22)와 채널층(88)사이에 게이트 절연막(미도시)이 구비될 수 있으나, 편의 상 도시하지 않았다. 채널층(88)은 폴리 실리콘층이다. 채널층(88)은 폴리 실리콘층외에 실리콘(Si)층, 실리콘 게르마늄(SiGe)층 또는 게르마늄(Ge)층일 수 있다.
도 9를 11-11'방향으로 절개한 단면을 보여주는 도 11을 참조하면, 소오스(S1), 드레인(D1) 및 채널층(88)은 모두 버퍼층(62) 상에 형성된 것을 알 수 있다. 그리고 소오스(S1)는 순차적으로 적층된 제1 및 제2 소오스 도전막(80a, 82a)을 포함하고, 드레인(D1)은 순차적으로 적층된 제1 및 제2 드레인 도전막(80c, 82c)을 포함한다. 그리고 제1 게이트(G11)는 순차적으로 적층된 제1 및 제2 게이트 도전막(80d, 82d)을 포함하고, 채널층(88)은 소오스 및 드레인(S11, D11) 상으로 확장된 것을 알 수 있다. 제1 소오스 도전막(80a), 제1 드레인 도전막(80c) 및 제1 게이트 도전막(80d)은 금속막으로서 크롬막이 바람직하나, 몰리브데늄 텅스텐(MoW)막 또는 알루미늄 네오디뮴(AlNd)막 등과 같은 다른 금속막일 수 있다. 그리고 제2 소오스 도전막(82a), 제2 드레인 도전막(82c) 및 제2 게이트 도전막(82d)은, 예를 들면 n+가 도핑된 비정질 실리콘막일 수 있다.
도 9를 12-12'방향으로 절개한 단면을 보여주는 도 12를 참조하면, 제1 및 제2 게이트(G11, G22)와 채널층(88)의 두께가 동일한 것을 알 수 있다. 그러나 제1 및 제2 게이트(G11, G22)와 채널층(88)의 두께는 다를 수 있다. 예컨대 제1 및 제2 게이트(G11, G22)의 두께가 채널층(88)보다 두꺼울 수 있다.
또한, 도 12를 참조하면, 제2 게이트(G22)는 순차적으로 적층된 제3 및 제4 게이트 도전막(80b, 82b)을 포함하는 것을 알 수 있다. 이때, 제3 게이트 도전막(80b)은 제1 게이트(G11)의 제1 게이트 도전막(80d)와 동일한 것이 바람직하고, 제4 게이트 도전막(82b)은 제2 게이트 도전막(82d)과 동일한 것이 바람직하다.
도 13은 상술한 본 발명의 제2 TFT에 대한 입체적인 모습을 보여준다.
다음에는 상술한 본 발명의 제1 및 제2 TFT에 대한 제조 방법을 설명한다.
<제1 실시예>
본 발명의 제1 TFT에 대한 제조 방법에 대한 것이다.
도 14를 참조하면, 기판(60) 상에 버퍼층(62)과 채널층(도 8의 64a)을 형성하기 위한 반도체층(64)을 순차적으로 적층한다. 기판(60)은 실리콘 기판으로 형성할 수 있으나, 수정기판, 알루미늄 산화막 기판, 유리기판 또는 플라스틱 기판으로 형성할 수도 있다. 버퍼층(62)은 실리콘 산화층으로 형성할 수 있다. 반도체층(64)은 실리콘층으로 형성할 수 있는데, 예를 들면 에피텍셜(epitaxial) 성장법으로 성장시킨 단결정 실리콘층 또는 비정질 실리콘층을 증착한 다음, 이것을 측방향으로 결정화시켜 형성한 단결정 실리콘층으로 형성할 수 있다. 반도체층(64)은 또한 실리콘 게르마늄(SiGe)층이나 게르마늄(Ge)층으로 형성할 수도 있다. 반도체층(64)을 적층한 다음, 사진 및 식각 공정을 이용하여 반도체층(64)을 도 8에 도시한 바와 같은 채널층(64a)과 같은 형태로 패터닝한다. 상기 사진 공정에서 채널층(64a)이 형성될 영역을 한정하는 제1 마스크가 사용된다. 상기 사진 및 식각 공정에 의해 버퍼층(62)의 소정 영역 상에 도 15에 도시한 바와 같이 채널층(64a)이 형성된다.
도 16을 참조하면, 버퍼층(62) 상에 채널층(64a)을 덮는 제1 및 제2 도전막(미도시)을 순차적으로 형성한다. 상기 제1 도전막은 도전성 불순물, 예를 들면 n+가 도핑된 폴리 실리콘막으로 형성할 수 있다. 그리고 상기 제2 도전막은 소정의 금속막으로 형성할 수 있는데, 예를 들면 크롬막으로 형성할 수 있다. 상기 제2 도전막은 또한 상기 크롬막외에 몰리브데늄 텅스텐(MoW)막 또는 알루미늄 네오디뮴(AlNd)막 등과 같은 금속막으로 형성할 수 있다. 이와 같이 상기 제1 및 제2 도전막을 형성한 다음, 사진 및 식각공정을 이용하여 상기 제2 도전막과 상기 제1 도전막을 순차적으로 식각한다. 상기 사진 공정에서 도 16에 도시한 바와 같은 소오스(S), 드레인(D), 게이트(G)가 형성될 영역을 한정하는 제2 마스크가 사용된다. 상기 제2 마스크를 이용한 상기 제1 및 제2 도전막에 대한 식각 결과, 버퍼층(62) 상에는 일부가 채널층(64a)의 양단을 덮도록 소오스 및 드레인(S, D)이 각각 형성되고, 소오스 및 드레인(S, D)과 채널층(64a)으로부터 이격된 게이트(G)가 형성된다. 게이트(G)는 제1 및 제2 게이트(G1, G2)로 형성되는데, 제1 및 제2 게이트(G1, G2)는 채널층(64a)을 중심으로 대칭을 이루도록 형성하는 것이 바람직하나, 도 5에서 보았듯이 비대칭을 이루도록 형성할 수 있다. 소오스(S)는 상기 제1 도전막의 제1 패턴인 제1 소오스 도전막(66)과 상기 제2 도전막의 제1 패턴인 제2 소오스 도전막(72)을 포함한다. 드레인(D)은 상기 제1 도전막의 제2 패턴인 제1 드레인 도전막(68)과 상기 제2 도전막의 제2 패턴인 제2 드레인 도전막(74)을 포함한다. 제1 게이트(G1)는 상기 제1 도전막의 제3 패턴인 제1 게이트 도전막(70a)과 상기 제2 도전막의 제3 패턴인 제2 게이트 도전막(76a)을 포함한다. 제2 게이트(G2)는 상기 제1 도전막의 제4 패턴인 제3 게이트 도전막(70b)과 상기 제2 도전막의 제4 패턴인 제4 게이트 도전막(76b)을 포함한다.
이와 같이, 버퍼층(62) 상에 채널층(64a), 소오스(S), 드레인(D), 제1 및 제2 게이트(G1, G2)를 형성한 다음, 도 17에 도시한 바와 같이 버퍼층(62) 상에 채널층(64a), 소오스(S), 드레인(D), 제1 및 제2 게이트(G1, G2)를 덮는 층간 절연층(100)을 형성한다. 층간 절연층(100)은 단층 또는 복층으로 형성할 수 있다. 복층인 경우, 층간 절연막(100)은 질화막(SiN) 및 실리콘 산화막(SiO2)을 순차적으로 적층하여 형성할 수 있고, 여기에 다른 절연막을 더 적층할 수 있다.
한편, 버퍼층(62) 상에 적층된 모든 적층물은 층간 절연막(100)에 덮이기 때문에, 층간 절연막(100)이 형성된 후, 상기 적층물은 외부에 직접 노출되지 않지만, 도 13에서는 시각적 이해를 위해, 제3 및 제4 게이트 도전막(70b, 76b)과 제1 및 제2 드레인 도전막(68, 74)의 측면을 노출되게 하였다.
계속하면, 층간 절연막(100)을 형성한 후, 소오스(S), 드레인(D), 제1 및 제2 게이트(G1, G2)의 콘택을 위해 층간 절연막(100)의 일부를 제거하여 소오스(S), 드레인(D), 제1 및 제2 게이트(G1, G2)의 일부를 도 18에 도시한 바와 같이 노출시킨다. 이 과정에 사진 및 식각공정이 사용되고, 상기 사진공정에 소오스(S), 드레인(D), 제1 및 제2 게이트(G1, G2)의 콘택영역을 한정하는 제3 마스크(미도시)가 사용된다.
<제2 실시예>
제1 실시예에서 언급한 부재들과 동일한 부재들에 대해서는 동일한 참조번호를 사용하고 그들에 대한 설명은 생략한다.
도 19를 참조하면, 기판(60) 상에 버퍼층(62)과 도전막(80)을 순차적으로 적층한다. 도전막(80)은 크롬막, 몰리브데늄 텅스텐(MoW)막 또는 알루미늄 네오디뮴(AlNd)막으로 형성할 수 있다. 적층된 도전막(80) 상에 n+ 비정실 실리콘막(82)을 적층한다. 이어서 소정의 사진공정을 적용하여 n+ 비정질 실리콘막(82) 상에 소정 형태의 감광막 패턴(미도시)을 형성한다.
구체적으로, n+ 비정질 실리콘막(82) 상에 감광막(미도시)을 소정의 두께로 도포한다. 그리고 상기 도포된 감광막을 베이크한다. 이어서 기판(60)을 소정의 노광 장치의 스테이지 상으로 로딩한다. 그리고 상기 베이크된 감광막 위에 도 20에 도시한 바와 같은 소오스(S1), 드레인(D1), 제1 및 제2 게이트(G11, G22)를 형성될 영역을 한정하는 제1 마스크(미도시)를 정렬시킨다. 상기 제1 마스크 정렬 후, 상기 노광 장치를 이용하여 상기 제1 마스크 전면에 광을 조사한다. 이어서 상기 감광막에서 광이 조사된 부분을 제거함으로써, n+ 비정질 실리콘막(82) 상에 도 20에 도시한 바와 같은 소오스(S1), 드레인(D1), 제1 및 제2 게이트(G11, G22)가 형성될 영역을 한정하는 감광막 패턴(미도시)이 형성된다. 상기 감광막 패턴을 형성한 후, 상기 감광막 패턴이 형성된 결과물을 소정의 식각장치로 이동시켜 상기 감광막 패턴을 식각 마스크로 사용하여 n+ 비정질 실리콘막(82)과 도전막(80)을 순차적으로 식각한다. 이러한 식각 후, 상기 감광막 패턴을 에싱하고 스트립하여 제거한다. 그리고 소정의 세정 및 건조 공정을 거치면 도 20에 도시한 바와 같이 버퍼층(62) 상에 상기 제1 마스크에 새겨진 위치와 동일한 위치에 소오스(S1) 및 드레인(D1)과 제1 및 제2 게이트(G11, G22)가 형성된다. 제1 및 제2 게이트(G11, G22)는 도면에 도시한 바와 같이 서로 마주하도록 대칭적으로 형성하는 것이 바람직하나, 상기 제1 마스크에 제1 및 제2 게이트(G11, G22)에 해당되는 부분을 비대칭적으로 형성함으로써, 제1 및 제2 게이트(G11, G22)를 서로 어긋나게, 곧 비대칭적으로 형성할 수도 있다. 또한, 제1 및 제2 게이트(G11, G22)는 동등한 역할을 하므로, 굳이 둘다 형성할 필요가 없다. 따라서 제1 및 제2 게이트(G11, G22) 중 어느 하나만 형성해도 무방하다.
도 20을 참조하면, 소오스(S1)는 제1 및 제2 소오스 도전막(80a, 82a)이 순차적으로 적층되어 이루어진 것이고, 드레인(D1)은 제1 및 제2 드레인 도전막(80c, 82c)이 순차적으로 적층되어 이루어진 것이다. 그리고 제1 게이트(G11)는 제1 및 제2 게이트 도전막(80d, 82d)이 순차적으로 적층되어 이루어진 것이고, 제2 게이트(G22)는 제3 및 제4 게이트 도전막(80b, 82b)이 순차적으로 적층되어 이루어진 것이다. 제1 소오스 도전막(80a), 제1 드레인 도전막(80c), 제1 게이트 도전막(80d) 및 제3 게이트 도전막(80b)은 각각 상기 사진 및 식각공정을 통해서 형성된 제1 도전막(80)의 제1 내지 제4 패턴들이다. 제2 소오스 도전막(82a), 제2 드레인 도전막(82c), 제2 게이트 도전막(82d) 및 제4 게이트 도전막(82b)은 각각 상기 사진 및 식각공정을 통해서 형성된 n+ 비정질 실리콘막(82)의 제1 내지 제4 패턴들이다.
이와 같이 버퍼층(62) 상에 소오스(S1), 드레인(D1), 제1 및 제2 게이트(G11, G22)를 형성한 다음, 도 21에 도시한 바와 같이 소오스(S1)와 드레인(D1)사이의 버퍼층(62) 상에 채널층(88)을 형성한다. 채널층(88)은 제1 및 제2 게이트(G11, G22)와 이격되게 형성하고, 소오스(S1) 및 드레인(D1) 상으로 확장되게 형성한다. 채널층(88)으로 도핑된 폴리 실리콘층을 사용하는 것이 바람직하나, 실리콘층, 실리콘 게르마늄층 또는 게르마늄층을 사용할 수도 있다.
채널층(88)으로 도핑된 폴리 실리콘층을 사용하는 경우, 채널층(88)은 다음과 같이 형성할 수 있다.
구체적으로, 버퍼층(62) 상에 소오스(S1) 및 드레인(D1)과 제1 및 제2 게이트(G11, G22)를 덮는 반도체층(미도시)을 형성한다. 이때, 상기 반도체층은 도핑된 비정질 실리콘층 또는 도핑된 폴리 실리콘층일 수 있다. 상기 반도체층을 상기 도핑된 비정질 실리콘층인 경우, 상기 반도체층은 SPC법 또는 소정의 레이저를 이용한 방법, 예를 들면 ELA를 이용한 방법으로 결정화한다. 상기 반도체층의 결정화를 완료한 후, 소오스(S1), 드레인(D1), 제1 및 제2 게이트(G11, G22)를 형성할 때와 동등한 사진 및 식각공정을 거쳐 상기 반도체층을 채널층(88)과 같은 형태로 패터닝한다. 이 과정에서 채널층(88)의 형태 및 위치를 한정하는 제2 마스크(미도시)가 사용된다.
이와 같이 채널층(88)을 형성한 다음, 도 22에 도시한 바와 같이 버퍼층(62) 상에 제1 및 제2 게이트(G11, G22)와 채널층(88)사이를 채우면서 소오스(S1) 및 드레인(D1)과 제1 및 제2 게이트(G11, G22)와 채널층(88)을 덮는 층간 절연층(110)을 형성할 수 있다. 층간 절연층(110)은 단층 또는 복층으로 형성할 수 있는데, 후자의 경우, 질화막과 실리콘 산화막을 순차적으로 적층하여 형성할 수 있으며, 상기 실리콘 산화막 상에 별도의 절연막을 더 형성할 수 있다. 층간 절연층(110)을 형성한 후에는 도 23에 도시한 바와 같이 소오스(S1) 및 드레인(D1)과 제1 및 제2 게이트(G11, G22)의 콘택을 위해 소오스(S1) 및 드레인(D1)과 제1 및 제2 게이트(G11, G22)가 각각 노출되는 제1 내지 제4 콘택홀(h1, h2, h3, h4)을 층간 절연층(110)에 형성할 수 있다. 제1 내지 제4 콘택홀들(h1-h4)은 사진 및 식각공정으로 형성된다. 그러므로 제1 내지 제4 콘택홀들(h1-h4)을 형성하는 과정에 제1 내지 제4 콘택홀들(h1-h4)의 위치 및 형태를 한정하는 제3 마스크(미도시)가 사용된다. 이후의 공정은 통상의 절차를 따라 실시할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 상술한 바와 같이 소오스(S 또는 S1) 및 드레인(D 또는 D1)과 제1 및 제2 게이트(G1, G2) 또는 (G11, G22)를 모두 동일 평면에 형성하는 기술적 사상은 그대로 유지한 채, 제1 및 제2 게이트((G1, G2) 또는 (G11, G22))를 채널층(64a 또는 88)을 가로질러 연결되도록 형성할 수 있을 것이다. 이때, 제1 및 제2 게이트((G1, G2) 또는 (G11, G22))와 채널사이에 게이트 절연막을 형성할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명에 의한 TFT 및 그 제조 방법의 경우, TFT를 형성하기까지 2개의 마스크가 사용되고, 여기에 소오스, 드레인 및 게이트 콘택을 위한 콘택홀까지 형성하는 경우, 1개의 마스크가 더 추가되어 총 3개의 마스크가 사용된다. 그리고 버퍼층 상에 소오스, 드레인 및 게이트를 형성하여 TFT를 형성하기까지는 모두 여섯 공정, 상기 콘택홀을 형성하기까지는 모두 아홉 공정이 소요된다.
이와 같이 본 발명에 의한 TFT 제조 방법의 경우, 사용된 마스크 수는 종래보다 적고, 전체 공정도 종래보다 줄어든다. 그러므로 본 발명에 의한 TFT 제조 방법을 이용하면, 제조 비용을 줄일 수 있다. 그리고 소오스, 드레인, 게이트 및 채널을 모두 동일 평면상에 형성할 수 있으므로 설계를 보다 유연하게 할 수 있다. 또한, 본 발명은 고온 공정을 포함하는 폴리 실리콘 TFT에도 적용할 수 있다.
도 1은 종래 기술에 의한 코플레이너(coplanar) 박막 트랜지스터의 단면도이다.
도 2는 종래 기술에 의한 탑 게이트 스태거드(top gate staggered) 박막 트랜지스터의 단면도이다.
도 3은 종래 기술에 의한 바텀 게이트 스태거드 박막 트랜지스터의 단면도이다.
도 4는 본 발명의 제1 실시예에 의한 박막 트랜지스터의 평면도이다.
도 5는 도 4에 도시한 박막 트랜지스터에서 제1 및 제2 게이트가 비대칭적으로 구비된 경우를 나타낸 평면도이다.
도 6은 도 4를 6-6'방향으로 절개한 단면도이다.
도 7은 도 4를 7-7'방향으로 절개한 단면도이다.
도 8은 도 4에 도시한 박막 트랜지스터의 사시도이다.
도 9는 본 발명의 제2 실시예에 의한 박막 트랜지스터의 평면도이다.
도 10은 도 9에 도시한 박막 트랜지스터에서 제1 및 제2 게이트가 비대칭적으로 구비된 경우를 나타낸 평면도이다.
도 11은 도 9를 11-11'방향으로 절개한 단면도이다.
도 12는 도 9를 12-12'방향으로 절개한 단면도이다.
도 13은 도 9에 도시한 박막 트랜지스터의 사시도이다.
도 14 내지 도 18은 본 발명의 제1 실시예에 의한 박막 트랜지스터의 제조 방법을 단계별로 나타낸 단면도들이다.
도 19 내지 도 23는 본 발명의 제2 실시예에 의한 박막 트랜지스터의 제조 방법을 단계별로 나타낸 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
60:기판 62:버퍼층
64:반도체층 64a, 88: 채널층
66, 80a:제1 소오스 도전막 68, 80c:제1 드레인 도전막
72, 82a:제2 소오스 도전막 74, 82c:제2 드레인 도전막
70a, 80d:제1 게이트 도전막 76a, 82d:제2 게이트 도전막
70b, 80b:제3 게이트 도전막 76b, 82b:제4 게이트 도전막
80:도전막 82:n+ 비정질 실리콘막
100, 110:층간 절연층 h1, h2, h3, h4:제1 내지 제4 콘택홀
S, S1:소오스 D, D1:드레인
G:게이트 G1, G11:제1 게이트
G2, G22:제2 게이트
Claims (37)
- 기판;상기 기판 상에 형성된 버퍼층;상기 버퍼층 상에 이격되게 구비된 소오스 및 드레인;상기 버퍼층 상에 구비되어 상기 소오스 및 드레인을 연결하는 채널층; 및상기 소오스, 드레인 및 상기 채널층으로부터 이격된 위치의 버퍼층 상에 구비된 게이트를 포함하는 것을 특징으로 하는 TFT.
- 제 1 항에 있어서, 상기 소오스는 순차적으로 적층된 제1 및 제2 소오스 도전막을 포함하는 것을 특징으로 하는 TFT.
- 제 1 항에 있어서, 상기 드레인은 순차적으로 적층된 제1 및 제2 드레인 도전막을 포함하는 것을 특징으로 하는 TFT.
- 제 1 항에 있어서, 상기 게이트는 상기 채널층을 중심으로 대칭을 이루는 제1 및 제2 게이트이고, 그 중 적어도 어느 하나는 순차적으로 적층된 두 도전막을 포함하는 것을 특징으로 하는 TFT.
- 제 1 항에 있어서, 상기 채널층은 상기 소오스 및 드레인 상으로 확장된 것을 특징으로 하는 TFT.
- 제 1 항에 있어서, 상기 채널층의 양단은 상기 소오스 및 드레인의 일부에 덮인 것을 특징으로 하는 TFT.
- 제 2 항에 있어서, 상기 제1 소오스 도전막은 n+ 폴리 실리콘막이고, 상기 제2 소오스 도전막은 크롬(Cr)막, 몰리브데늄 텅스텐(MoW)막 또는 알루미늄 네오디뮴(AlNd)막인 것을 특징으로 하는 TFT.
- 제 2 항에 있어서, 상기 제1 소오스 도전막은 크롬(Cr)막, 몰리브데늄 텅스텐(MoW)막 또는 알루미늄 네오디뮴(AlNd)막이고, 상기 제2 소오스 도전막은 n+ 폴리 실리콘막인 것을 특징으로 하는 TFT.
- 제 3 항에 있어서, 상기 제1 드레인 도전막은 n+ 폴리 실리콘막이고, 상기 제2 드레인 도전막은 크롬막, 몰리브데늄 텅스텐막 또는 알루미늄 네오디뮴막인 것을 특징으로 하는 TFT.
- 제 3 항에 있어서, 상기 제1 드레인 도전막은 크롬막, 몰리브데늄 텅스텐막 또는 알루미늄 네오디뮴막이고, 상기 제2 드레인 도전막은 n+ 폴리 실리콘막인 것을 특징으로 하는 TFT.
- 제 4 항에 있어서, 상기 적층된 두 도전막 중 하나는 n+ 폴리 실리콘막이고, 나머지는 크롬막, 몰리브데늄 텅스텐막 또는 알루미늄 네오디뮴막인 것을 특징으로 하는 TFT.
- 제 1 항에 있어서, 상기 채널층은 실리콘층, 실리콘 게르마늄층 또는 게르마늄층인 것을 특징으로 하는 TFT.
- 제 1 항에 있어서, 상기 게이트와 상기 채널층사이에 절연막이 구비된 것을 특징으로 하는 TFT.
- 제 1 항에 있어서, 상기 게이트는 상기 채널층을 중심으로 비대칭을 이루는 제1 및 제2 게이트인 것을 특징으로 하는 TFT.
- 제 14 항에 있어서, 상기 제1 및 제2 게이트 중 적어도 어느 하나는 순차적으로 적층된 두 도전막을 포함하는 것을 특징으로 하는 TFT.
- 제 1 항에 있어서, 상기 기판은 수정기판, 알루미늄 산화막 기판, 유리기판 또는 플라스틱 기판인 것을 특징으로 하는 TFT.
- 제 15 항에 있어서, 상기 제1 게이트는 상기 소오스 부근에, 상기 제2 게이트는 상기 드레인 부근에 각각 구비된 것을 특징으로 하는 TFT.
- 기판 상에 버퍼층을 형성하는 제1 단계;상기 버퍼층 상에 채널층을 형성하는 제2 단계;상기 버퍼층 상에 상기 채널층을 덮는 도전막을 형성하는 제3 단계; 및상기 도전막을 패터닝하여 상기 버퍼층 상에 상기 채널층의 양단을 덮는 소오스 및 드레인을 형성하고, 동시에 상기 채널층과 상기 소오스 및 드레인으로부터 이격된 위치에 게이트를 형성하는 제4 단계를 포함하는 것을 특징으로 하는 TFT 제조방법.
- 제 18 항에 있어서, 상기 도전막은 제1 및 제2 도전막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 TFT 제조방법.
- 제 19 항에 있어서, 상기 제1 도전막은 n+ 폴리 실리콘막으로 형성하고, 상기 제2 도전막은 크롬막, 몰리브데늄 텅스텐막 또는 알루미늄 네오디뮴막으로 형성하는 것을 특징으로 하는 TFT 제조방법.
- 제 18 항에 있어서, 상기 채널층은 실리콘층, 실리콘 게르마늄층 또는 게르마늄층으로 형성하는 것을 특징으로 하는 TFT 제조방법.
- 제 18 항에 있어서, 상기 게이트는 제1 및 제2 게이트인 것을 특징으로 하는 TFT 제조방법.
- 제 22 항에 있어서, 상기 제1 및 제2 게이트는 상기 채널층을 중심으로 대칭 또는 비대칭으로 형성하는 것을 특징으로 하는 TFT 제조방법.
- 제 18 항에 있어서, 상기 게이트와 상기 채널층사이를 채우면서 상기 게이트, 상기 소오스 및 드레인을 덮는 층간 절연층을 형성하는 제5 단계; 및상기 층간 절연층에 상기 게이트, 상기 소오스 및 드레인이 노출되는 콘택홀을 형성하는 제6 단계를 더 포함하는 것을 특징으로 하는 TFT 제조방법.
- 제 18 항에 있어서, 상기 기판은 수정기판, 알루미늄 산화막 기판, 유리기판 또는 플라스틱 기판으로 형성하는 것을 특징으로 하는 TFT 제조방법.
- 제 23 항에 있어서, 상기 제1 게이트는 상기 소오스에 가깝게 형성하고, 상기 제2 게이트는 상기 드레인에 가깝게 형성하는 것을 특징으로 하는 TFT 제조방법.
- 기판 상에 버퍼층을 형성하는 제1 단계;상기 버퍼층 상에 도전막을 형성하는 제2 단계;상기 도전막을 패터닝하여 상기 버퍼층 상에 소오스, 드레인, 게이트를 이격되게 형성하는 제3 단계;상기 버퍼층 상에 상기 소오스 및 드레인을 연결하는 채널층을 형성하는 제4 단계를 포함하는 것을 특징으로 하는 TFT 제조방법.
- 제 27 항에 있어서, 상기 도전막은 제1 및 제2 도전막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 TFT 제조방법.
- 제 27 항에 있어서, 상기 제4 단계는,상기 버퍼층 상에 상기 소오스 및 드레인과 상기 게이트를 덮는 비정질 실리콘막을 형성하는 단계;상기 비정질 실리콘막을 결정화하는 단계; 및상기 결정화된 실리콘막을 상기 소오스 및 드레인을 연결하는 형태로 패터닝하는 단계를 포함하는 것을 특징으로 하는 TFT 제조방법.
- 제 29 항에 있어서, 상기 비정질 실리콘막은 고체상 결정화(SPC) 방법 또는 엑시머 레이저(ELA) 방법으로 결정화하는 것을 특징으로 하는 TFT 제조방법.
- 제 28 항에 있어서, 상기 제1 도전막은 크롬막, 몰리브데늄 텅스텐막 또는 알루미늄 네오디뮴막으로 형성하고, 상기 제2 도전막은 n+ 폴리 실리콘막으로 형성하는 것을 특징으로 하는 TFT 제조방법.
- 제 27 항에 있어서, 상기 채널층은 실리콘층, 실리콘 게르마늄층 또는 게르마늄층으로 형성하는 것을 특징으로 하는 TFT 제조방법.
- 제 27 항에 있어서, 상기 게이트는 제1 및 제2 게이트인 것을 특징으로 하는 TFT 제조방법.
- 제 33 항에 있어서, 상기 제1 및 제2 게이트는 상기 채널층을 중심으로 대칭 또는 비대칭으로 형성하는 것을 특징으로 하는 TFT 제조방법.
- 제 27 항에 있어서, 상기 게이트와 상기 채널층사이를 채우면서 상기 게이트, 상기 소오스 및 드레인을 덮는 층간 절연층을 형성하는 제5 단계; 및상기 층간 절연층에 상기 게이트, 상기 소오스 및 드레인이 노출되는 콘택홀을 형성하는 제6 단계를 더 포함하는 것을 특징으로 하는 TFT 제조방법.
- 제 27 항에 있어서, 상기 기판은 수정기판, 알루미늄 산화막 기판, 유리기판 또는 플라스틱 기판으로 형성하는 것을 특징으로 하는 TFT 제조방법.
- 제 34 항에 있어서, 상기 제1 게이트는 상기 소오스에 가깝게 형성하고, 상기 제2 게이트는 상기 드레인에 가깝게 형성하는 것을 특징으로 하는 TFT 제조방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030092611A KR100571827B1 (ko) | 2003-12-17 | 2003-12-17 | 박막 트랜지스터 및 그 제조방법 |
| CNA2004100819349A CN1630099A (zh) | 2003-12-17 | 2004-12-16 | 薄膜晶体管及其制造方法 |
| US11/013,398 US20050145843A1 (en) | 2003-12-17 | 2004-12-17 | Thin film transistor and method of manufacturing the same |
| JP2004366276A JP2005183989A (ja) | 2003-12-17 | 2004-12-17 | 薄膜トランジスタ及びその製造方法 |
| US12/372,541 US20090162981A1 (en) | 2003-12-17 | 2009-02-17 | Thin film transistor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030092611A KR100571827B1 (ko) | 2003-12-17 | 2003-12-17 | 박막 트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050060881A true KR20050060881A (ko) | 2005-06-22 |
| KR100571827B1 KR100571827B1 (ko) | 2006-04-17 |
Family
ID=34709226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030092611A KR100571827B1 (ko) | 2003-12-17 | 2003-12-17 | 박막 트랜지스터 및 그 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US20050145843A1 (ko) |
| JP (1) | JP2005183989A (ko) |
| KR (1) | KR100571827B1 (ko) |
| CN (1) | CN1630099A (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060008524A (ko) * | 2004-07-21 | 2006-01-27 | 삼성전자주식회사 | 비정질 실리콘 층의 결정화 방법 |
| US8259286B2 (en) * | 2004-12-21 | 2012-09-04 | Carnegie Mellon University | Lithography and associated methods, devices, and systems |
| US20090321830A1 (en) * | 2006-05-15 | 2009-12-31 | Carnegie Mellon University | Integrated circuit device, system, and method of fabrication |
| JP5633804B2 (ja) * | 2010-11-26 | 2014-12-03 | 独立行政法人産業技術総合研究所 | ペロブスカイト型の複合酸化物をチャンネル層とする電界効果トランジスタ及びその製造方法と、これを利用したメモリ素子 |
| US9525072B2 (en) | 2014-08-11 | 2016-12-20 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device and method of formation |
| TWI788501B (zh) * | 2018-02-02 | 2023-01-01 | 日商索尼半導體解決方案公司 | 半導體裝置 |
| US20220376101A1 (en) * | 2021-02-25 | 2022-11-24 | Innoscience (Suzhou) Technology Co., Ltd. | Semiconductor device and fabrication method thereof |
| CN113345967B (zh) * | 2021-05-21 | 2022-09-09 | Tcl华星光电技术有限公司 | 薄膜晶体管及led背板 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5057885A (en) * | 1989-07-28 | 1991-10-15 | Casio Computer Co., Ltd. | Memory cell system with first and second gates |
| JPH0590587A (ja) * | 1991-09-30 | 1993-04-09 | Sony Corp | 絶縁ゲート型電界効果トランジスタ |
| JP2699933B2 (ja) * | 1995-06-22 | 1998-01-19 | 日本電気株式会社 | 薄膜トランジスタおよびその製造方法 |
| JPH0964366A (ja) * | 1995-08-23 | 1997-03-07 | Toshiba Corp | 薄膜トランジスタ |
| KR100248121B1 (ko) * | 1997-10-15 | 2000-03-15 | 구본준 | 박막 트랜지스터 및 그 제조방법 |
| KR100485232B1 (ko) * | 1998-02-09 | 2005-04-25 | 세이코 엡슨 가부시키가이샤 | 액정 패널, 이를 구비한 전자 기기 및 박막 트랜지스터 어레이 기판 |
| KR100274886B1 (ko) * | 1998-04-27 | 2000-12-15 | 김순택 | 박막 트랜지스터 및 그 제조방법 |
| KR100451381B1 (ko) * | 1998-07-30 | 2005-06-01 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터및그제조방법 |
| US6218221B1 (en) * | 1999-05-27 | 2001-04-17 | Chi Mei Optoelectronics Corp. | Thin film transistor with a multi-metal structure and a method of manufacturing the same |
| US6483171B1 (en) * | 1999-08-13 | 2002-11-19 | Micron Technology, Inc. | Vertical sub-micron CMOS transistors on (110), (111), (311), (511), and higher order surfaces of bulk, SOI and thin film structures and method of forming same |
| JP4044276B2 (ja) * | 2000-09-28 | 2008-02-06 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6716684B1 (en) * | 2000-11-13 | 2004-04-06 | Advanced Micro Devices, Inc. | Method of making a self-aligned triple gate silicon-on-insulator device |
| US6737302B2 (en) * | 2001-10-31 | 2004-05-18 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method for field-effect transistor |
| JP2003163579A (ja) * | 2001-11-26 | 2003-06-06 | Eng Kk | 周波数可変発振回路 |
| JP3626734B2 (ja) * | 2002-03-11 | 2005-03-09 | 日本電気株式会社 | 薄膜半導体装置 |
| US6921982B2 (en) * | 2003-07-21 | 2005-07-26 | International Business Machines Corporation | FET channel having a strained lattice structure along multiple surfaces |
-
2003
- 2003-12-17 KR KR1020030092611A patent/KR100571827B1/ko not_active IP Right Cessation
-
2004
- 2004-12-16 CN CNA2004100819349A patent/CN1630099A/zh active Pending
- 2004-12-17 JP JP2004366276A patent/JP2005183989A/ja not_active Withdrawn
- 2004-12-17 US US11/013,398 patent/US20050145843A1/en not_active Abandoned
-
2009
- 2009-02-17 US US12/372,541 patent/US20090162981A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20050145843A1 (en) | 2005-07-07 |
| JP2005183989A (ja) | 2005-07-07 |
| US20090162981A1 (en) | 2009-06-25 |
| KR100571827B1 (ko) | 2006-04-17 |
| CN1630099A (zh) | 2005-06-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20140325 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20150313 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
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|
| LAPS | Lapse due to unpaid annual fee |