KR20050055975A - 반도체 소자의 셀 배열 방법 - Google Patents
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Abstract
반도체 소자의 수율을 높이기 위하여 메인셀(main cell), 대치셀(redundancy cell) 및 여분셀(dummy cell)을 잘 배열하여 반도체의 수율을 높일 수 있는 반도체 소자의 셀 배열 방법이 개시된다. 이러한 방법은 반도체 소자의 메인셀, 대치셀 및 여분셀을 배열하는 공정에 있어서, 반도체 기판 내에 메인셀과 대치셀 사이에 여분셀이 위치하도록 셀을 배열하는 단계 및 메인셀 중의 하나가 단락이 되면, 대치셀 중의 하나로 대치하는 단계를 포함한다. 따라서, 반도체 소자의 리페어 효율을 높여주어 수율이 향상되는 효과가 있다.
Description
본 발명은 반도체 소자의 제조 공정에 관한 것으로서, 보다 상세하게는, 반도체 소자의 수율을 높이기 위하여 메인셀(main cell), 대치셀(redundancy cell) 및 여분셀(dummy cell)을 잘 배열하여 반도체의 수율을 높일 수 있는 반도체 소자의 셀 배열 방법에 관한 것이다.
종래의 반도체 소장의 기본인 셀의 배열 방법은 기본적으로 하나의 셀 어레이 매트 구조에서 메인셀, 대치셀 및 여분셀의 순서로 배열되어 있다.
도 1은 종래 기술에 따른 반도체 소자의 셀 배열 방법을 설명하기 위한 도면이다.
도 1에 도시한 바와 같이, 대치셀은 메인셀과 여분셀의 사이에 배치되어 있다. 이러한 배열을 갖는 웨이퍼를 테스트할 경우, 메인셀의 마지막 부분에 있는 셀과 대치셀 마지막 부분에 있는 셀이 서로 단락(short)이 되면, 나중에 대치셀이 불량이된 메인셀과 대치되었을 경우 서로 유효셀 간에 단락이 되어 역시 불량이 된다.
즉, 불량셀을 대치셀과 대치를 하더라도 두 셀 간에 단락이 되어 있는 경우에는 여전히 불량이 발생되며, 이러한 결과 종래 기술에 따른 셀의 배열 방법은 리페어(repair) 효율이 떨어지게 되는 문제점을 갖는다.
본 발명은 상기한 바와 같은 문제점을 개선하기 위하여 창출된 것으로서, 본 발명이 이루고자 하는 기술적인 과제는 셀들의 배열을 메인셀과 대치셀 사이에 여분셀을 추가로 삽입하여 메인셀과 대치셀이 서로 단락되는 것을 방지하여 리페어 효율을 향상시킬 수 있는 반도체 소자의 셀 배열 방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 한 유형에 따르면 반도체 소자의 메인셀, 대치셀 및 여분셀을 배열하는 공정에 있어서, 반도체 기판 내에 메인셀과 대치셀 사이에 여분셀이 위치하도록 셀을 배열하는 단계 및 메인셀 중의 하나가 단락이 되면, 대치셀 중의 하나로 대치하는 단계를 포함하는 반도체 소자의 셀 배열 방법이 제공된다.
본 발명의 바람직한 실시예에 따르면, 메인셀과 대치셀 사이에 배치된 여분셀은 한줄이며, 대치셀의 한줄의 여분셀과 마주하는 쪽에 별도의 여분셀이 배열되는 것을 특징으로 한다.
또한, 본 발명의 바람직한 실시예에 따르면, 여분셀의 모두가 메인셀과 대치셀 사이에 배치되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예에 따른 반도체 소자의 셀 배열 방법을 상세히 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 셀 배열 방법을 설명하기 위한 도면이다.
도 2에 도시한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 메인셀과 대치셀 사이에 여분셀을 한줄 삽입하면 메인셀이 인접한 셀과 단락이 되어도 인접한 셀은 여분셀이기 때문에 대치셀과는 단락이 되지 않는다.
따라서, 본 발명의 바람직한 실시예에 따라 셀을 배열하게 되면, 대치셀이 불량이 된 셀과 대치되어도 메인셀과는 단락이 되어 있지 않으므로 리페어 효율을 향상시킬 수 있게 된다.
도 3은 본 발명의 다른 바람직한 실시예에 따른 셀 배열 방법을 설명하기 위한 도면이다.
도 3에 도시한 바와 같이, 메인셀은 그대로 놔두고 대치셀과 여분셀의 위치를 바꾸어 배열하는 경우도 메인의 인접한 셀은 여분셀이기 때문에 대치셀과는 단락이 되지 않는다.
따라서, 본 발명의 다른 바람직한 실시예에 따라 셀을 배열하게 되면, 대치셀이 불량이된 셀과 대치되어도 메인셀과는 단락이 되어 있지 않으므로 리페어 효율을 올릴 수 있게 된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불구하며, 당해 분야에서 통상적인 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 상세한 설명의 범위 내로 정해지는 것이 아니라 첨부된 특허청구범위로 정해져야 할 것이다.
상기한 바와 같이 구성된 본 발명의 바람직한 실시예에 따르면, 반도체 소자의 리페어 효율을 높여주어 수율(yield)이 향상되는 효과가 있다.
도 1은 종래 기술에 따른 반도체 소자의 셀 배열 방법을 설명하기 위한 도면이다.
도 2는 본 발명의 바람직한 실시예에 따른 셀 배열 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 다른 바람직한 실시예에 따른 셀 배열 방법을 설명하기 위한 도면이다.
Claims (3)
- 반도체 소자의 메인셀, 대치셀 및 여분셀을 배열하는 공정에 있어서,상기 반도체 기판 내에 상기 메인셀과 상기 대치셀 사이에 상기 여분셀이 위치하도록 셀을 배열하는 단계; 및상기 메인셀 중의 하나가 단락이 되면, 상기 대치셀 중의 하나로 대치하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 셀 배열 방법.
- 제 1 항에 있어서,상기 메인셀과 상기 대치셀 사이에 배치된 상기 여분셀은 한줄이며, 상기 대치셀의 상기 한줄의 여분셀과 마주하는 쪽에 별도의 여분셀이 배열되는 것을 특징으로 하는 반도체 소자의 셀 배열 방법.
- 제 1 항에 있어서,상기 여분셀의 모두가 상기 메인셀과 상기 대치셀 사이에 배치되는 것을 특징으로 하는 반도체 소자의 셀 배열 방법.
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| KR1020030089047A KR20050055975A (ko) | 2003-12-09 | 2003-12-09 | 반도체 소자의 셀 배열 방법 |
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| KR1020030089047A KR20050055975A (ko) | 2003-12-09 | 2003-12-09 | 반도체 소자의 셀 배열 방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021251529A1 (ko) * | 2020-06-12 | 2021-12-16 | 엘지전자 주식회사 | 반도체 발광소자를 포함하는 디스플레이 장치 |
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2003
- 2003-12-09 KR KR1020030089047A patent/KR20050055975A/ko not_active Application Discontinuation
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