KR20050054826A - 반도체 장치를 위한 전기 도금법 - Google Patents

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KR20050054826A
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tin
anode
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기노시따미쯔루
히라노쯔기히꼬
다까하시가쯔노리
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

전기 도금법은 주석과 비스무스를 포함하는 도금액에 배치된 피도금 처리물을 침지하여 처리물의 표면에 주석-비스무스 합금 표면층을 형성하는 단계를 포함한다. 도금 용액 내에 배치된 고체 주석 금속과 고체 비스무스 금속은 양극에 접속되고, 피도금 처리물은 음극에 접속된다.

Description

반도체 장치를 위한 전기 도금법 {ELECTROPLATING METHOD FOR A SEMICONDUCTOR DEVICE}
본 발명은 전기 도금(전해 용출)기술에 관한 것으로써, 상세하게는 반도체 장치의 제조 과정에서 도금 단계에 적용하는데 효과적인 기술에 관한 것이다.
리드 프레임을 이용하여 제조된 반도체 장치에서, 리드의 외부 접속 단자에서 합금 표면층을 형성하여 납땜으로 기판에 장착하는 중에 납땜 습윤성을 확보하는데 유용하다. Pb(리드)-Sn(주석)의 조성으로 제조된 합금 표면층이 주로 이러한 표면층으로 사용되었지만, 최근 환경 보호 차원에서 Pb의 사용이 제한되었다. 그러므로, PB없는 합금 표면층이 사용되어 왔다.
PB가 없는 다양한 조성이 합금 표면층으로서 제안되었으며, 실제로 실용화되었다. 그 중에 하나가 Sn-Bi조성으로 제조된 합금 표면층(Sn-Bi 합금 표면층)이다. 이러한 Sn-Ti 합금 표면층은 일본 특허 공보 평7(1995)-65206호에 개시되었다. 이 공보에서, 전기 도금법으로 Sn-Bi 합금 표면층을 형성하기 위한 기술도 개시되었다.
본 발명자는 반도체 장치의 제조 과정에서 도금 공정을 검토해본 결과, 다음과 같은 문제점을 발견했다.
도금 단계에서, Si-Bi 표면층이 전기 도금법에 의해 형성된다. 전기 도금법은 전계 반응에 의해 금속이 도금액(금속염 용액)으로부터 피도금 처리물(도전체 표면)에 전해 석출되어 합금 표면층을 형성하는 것이다. Sn-Bi 합금 층의 형성은 주석과 비스무스를 포함하는 도금액에 리드 프레임을 침지하고, 도금액에 배치된 고체 주석 금속을 양극에 접속하고 리드 프레임을 음극에 각각 접속시켜서 수행된다.
Sn-Bi 합금 표면층이 이러한 방식으로 형성되는 경우, 도금 횟수가 반복되면 도금액 중의 주석과 비스무스의 농도가 감소하여 도금액에 주석과 비스무스를 공급해야 한다. 도금액 내에서 고체 주석 금속이 전해 용출됨으로써 도금액에 주석이 공급된다. 반면에, 도금액에 비스무스를 추가하여 비스무스 용액을 보충함으로써 도금액 내에 비스무스가 공급된다. 비스무스 용액의 보충은 리드의 개수와 반도체 장치의 리드 프레임 크기에 따라 다를 수 있지만, 즉 반도체 장치의 개수를 기준으로 20,000개의 반도체 장치마다 한번 보충해주어야 한다. 또한, 비스무스 용액의 보충은 전기 도금 장치를 정지한 후에 수행되어야 하며, 이는 한번 보충하는데 15분 내지 20분 정도 소요된다. 좀더 상세히 보면, 도금액 중에 감소하는 비스무스의 양에 상응하는 양의 용액을 보충하기 위해서, 1시간에 한번 전기 도금 장치를 정지해야 하므로, 전기 도금 장치의 작동률(도금 횟수)이 떨어진다. 전기 도금 장치의 작동률(도금 횟수)이 떨어지는 것은 반도체 장치의 비용의 높이는 요인이 된다.
비스무스 용액을 추가하여 도금액에 비스무스를 공급하는데 있어서, 도금액의 비스무스 농도는 비스무스 용액을 보충한 후부터 새로운 비스무스 용액 보충을 완료할 때까지 불규칙해진다. 그래서 생성된 Sn-Bi 합금 층의 조성비가 변동된다. 조성비의 변동으로 인해 반도체 장치의 장착 신뢰성이 낮아지게 된다.
본 발명의 목적은 전기 도금 장치의 작동률의 향상(도금 횟수의 증가)을 도모하는 전기 도금 기술을 제공하는 것이다.
본 발명의 다른 목적은 반도체 장치를 낮은 비용으로 제조하는 기술을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 장치의 장착 신뢰성 향상을 도모하는 기술을 제공하는 것이다.
본 발명의 상기 및 다른 목적과 신규한 특징은 첨부된 도면을 참고로 아래 설명으로부터 명백해질 것이다.
본 발명의 통상적인 실시예가 아래 간단히 설명된다.
(1) 피도금 처리물이 주석 및 비스무스를 포함하는 도금 용액에 침지되어 처리물의 표면 상에 주석-비스무스 합금 표면층을 형성하는 전기 도금 방법에 있어서, 도금액 내에 배치된 고체 주석 금속과 고체 비스무스 금속이 각각 양극에 접속되고, 피도금 처리물이 음극에 접속되도록 도금을 수행한다.
(2) 피도금 처리물이 주석과 비스무스를 포함하는 도금 용액에 배치되어 처리물의 표면 상에 주석-비스무스 합금 표면층을 형성하는 전기 도금법에 있어서, 그 내부에 고체 주석 금속과 고체 비스무스 금속을 수납하며 소정 간격으로 케이스 사이에 처리물을 끼워 넣도록 하여 도금액에 배치된 복수의 금속제 케이스는 양극에 접속되고, 처리물은 음극에 접속되어 도금을 수행한다.
(3) 도금 처리는,
(a) 수지 몰딩형 또는 밀봉형 반도체 칩과 반도체 칩의 전극에 전기적으로 접속된 리드를 가지는 리드 프레임을 제공하는 단계와,
(b) 주석과 비스무스를 포함하는 도금액에 리드 프레임을 침지하여 리드 상에 주석-비스무스 합금 표면층을 형성하는 단계로 구성된다.
단계(b)에서, 도금액 내에 배치된 고체 주석 금속과 고체 비스무스 금속은 양극에 접속되고, 리드 프레임은 음극에 접속된다.
본 발명자는 발명한 결과에 기초하여 Sn-Bi 합금 표면층을 형성하는 전기 도금법에 대해서 선행 기술을 조사하였다. 그 결과, 전술된 일본 특허 공보 제평7(1995)-65206호를 찾아내었다. 상기 공보는 비스무스 금속이 양극으로 사용된 기술을 공지하는데, 도금욕으로부터 비스무스를 석출하는 양만큼 비스무스 이온을 보충은 비스무스 금속 양극을 전해 용출하여 실현되며, 도금액으로부터 주석을 석출하는 양만큼 제1 주석 이온의 보충은 도금액에 주석염 또는 산화 제1 주석을 첨가 용해하여 실현된다. 이 특허 공보의 도금 기술에서, 액체 형태로 도금액에 주석을 공급하므로, 전기 도금 장치의 작동률(도금 횟수)이 저하된다.
본 발명의 대표적인 실시예로 얻어지는 효과는 다음과 같다.
본 발명을 따라, 전기도금 장치의 작동률이 개선될 수 있다(즉, 도금 횟수가 증가될 수 있다).
또한, 개선된 장착 신뢰성으로 반도체 장치의 저비용화를 도모할 수 있다.
본 발명의 실시예는 첨부된 도면을 참고로 자세히 설명되며, 동일한 참조 부호는 도면과 명세서 전체에 걸쳐 유사한 기능을 가지는 동일한 부품 및 부재를 나타내며, 반복적으로 설명되지 않는다.
도1은 반도체 장치의 외관 구조를 도시하는 개략적인 평면도이며, 도2a 및 도2b는 각각 반도체 장치의 내부 구조를 도시하는 개략적인 평면도 및 개략적인 단면도이며, 도3은 도2b의 일부를 확대한 개략적인 평면도이며, 도4는 반도체 장치의 제조에 사용되는 리드 프레임의 개략적인 평면도이며, 도5는 도4의 일부를 확대한 개략적인 평면도이며, 도6a 내지 도6c는 반도체 장치의 제조 단계를 도시하는 도면인데 도6a는 리드 프레임의 제품 형성 영역을 도시하는 개략적인 단면도이며, 6b는 칩 본딩 단계를 도시하는 개략적인 단면도이고, 도6c는 와이어 본딩 단계를 도시하는 개략적인 단면도이며, 도7a 및 도7b는 각각 도6a 내지 도6c에서 계속되는 반도체 장치의 제조 단계를 도시하는 도면으로써, 도7a는 몰딩 단계를 도시하는 개략적인 단면도이며, 도7b는 도금 단계를 도시하는 개략적인 단면도이며, 도8은 반도체 장치의 제조에서 몰딩 단계 후의 상태를 도시하는 리드 프레임의 주요부에 대한 개략적인 저면도이며, 도9는 반도체 장치의 제조에 사용되는 전기 도금 장치의 개략적인 구성을 나타내는 블록도이며, 도10은 도금 장치의 도금 처리부의 개략적인 구성을 도시하는 개략적인 평면도이며, 도11은 도9의 전기 도금 장치에 사용되는 도금액의 화학식을 도시하는 도면이며, 도12는 도10의 일부를 확대한 개략적인 평면도이며, 도13은 도9의 도금 장치의 도금 처리부의 개략적인 구성을 도시하는 개략적인 단면도이며, 도14는 도9의 도금 장치에 사용되는 금속제 케이스를 도시하는 개략적인 사시도이며, 도15는 도14의 금속제 케이스를 도시하는 개략적인 단면도이다.
도2a 및 도2b에 도시된 바와 같이, 본 발명의 실시예를 따른 반도체 장치(1)는 반도체 칩(2), 복수의 리드(4), 칩 지지체(예컨대, 다이 패드, 탭, 칩 장착부)(5), 네 개의 현수 리드(5a), 복수의 본딩 와이어(7), 플라스틱 몰딩체(8) 등을 포함하는 구조를 가진다. 반도체 칩(2), 복수의 리드(4), 칩 지지체(5), 네 개의 현수 리드(5a), 복수의 본딩 와이어(7) 등은 플라스틱 몰딩체(8)에 의해 밀봉되어 있다. 반도체 칩(2)은 칩 지지체(5)의 주면(상면)에 접착제(6)로 접착 고정되며, 칩 지지체(5)에는 4개의 현수 리드(5a)가 일체형으로 결합되어 있다.
반도체 칩(2)은 그 상부에서 볼 때 사각형인 평면 형상으로 되어 있다. 본 실시예에서, 형상은 정방형으로 되어 있다. 한정하려는 의도는 아니지만, 예컨대 반도체 칩(2)은 반도체 기판, 반도체 기판의 주면에 형성된 복수의 트랜지스터 소자, 반도체 장치의 주면에 형성된 다층으로 된 배선 층을 포함하는데 여기서 절연층과 배선층은 각각 복수개로 적층되며, 이 다층 배선층을 피복하여 형성된 표면 보호층(즉, 최종 보호층)을 포함하는 구성으로 되어 있다.
반도체 칩(2)은 상호 반대측에 위치하는 주면(회로 형성면) 및 배면을 가지며, 집적 회로는 반도체 칩(2)의 주면 측에 형성된다. 집적 회로는 모두 반도체 기판의 주면에 형성된 트랜지스터 소자와 다층 배선층에 형성된 배선으로 구성된다.
반도체 칩(2)은 주면에 형성된 복수의 본딩 패드(전극)(3)를 가진다. 복수의 본딩 패드(3)는 반도체 칩(2)의 각 측면을 따라 배치되어 있다. 복수의 본딩 패드(3)는 반도체 칩(2)의 다층 배선층의 최상측 배선층에 형성되며, 개별의 본딩 패드(3)에 대응하며 반도체 칩(2)의 표면 보호막에 형성된 본딩 개구를 통해 노출되어 있다.
도1 및 도2에 도시된 바와 같이, 플라스틱 몰딩체(8)는 그 상측에서 보았을 때 사각형인 평면 형상으로써, 예컨대 본 실시예에서는 정방향의 형상을 하고 있다. 플라스틱 몰딩체(8)는 서로 대향하여 위치한 후면(하면 또는 장착면)(8y)과 주면(상면)(8x)을 가진다. 플라스틱 몰딩체(8)의 평면 크기(외형 크기)는 반도체 칩(2)의 평면 크기(외형 크기)보다 크게 만들어진다.
플라스틱 몰딩체(8)는 저응력화를 도모하기 위해, 예컨대 페놀계 경화제, 실리콘 고무 및 필러 등이 첨가된 비폐닐계 열경화성수지로 형성된다. 플라스틱 몰딩체(8)를 형성하기 위해 대량 생산에 적합한 트랜스퍼 몰딩법을 이용한다. 트랜스퍼 몰딩법은 포트, 러너, 수지 주입 게이트, 공동 등이 구비된 몰드 금형을 이용하여, 포트로부터 러너 및 수지 주입 게이트를 통해서 공동의 내부에 열경화성 수지를 주입하여 수지 몰딩체를 형성하는 방법이다.
수지 몰딩형 또는 밀봉형 반도체 장치의 제조에 있어서, 복수의 제품 형성 영역을 가지는 리드 프레임이 구비되고 각 제품 형성 영역에 장착된 반도체 칩이 제품이 형성된 영역 마다 수지로 몰딩되는 개별방식의 트랜스퍼 몰딩 기술이 채용되었으며, 복수의 제품 형성 영역을 가지는 리드 프레임이 구비되고 제품 형성 영역에 장착된 반도체 칩이 전체가 수지로 몰딩되는 일괄 방식의 트랜스퍼 몰딩 기술이 채용되어 왔다. 본 실시예의 반도체 장치(1)의 제조에서는, 예를 들면 개별방식의 트랜스퍼 몰딩 기술이 채용된다.
도2a 및 도 2b에 도시된 바와 같이, 복수의 리드(4)는 수지 몰딩체(8)의 네 개의 측면을 따라 배열되며, 수지 몰딩체(8)의 측면들로부터 반도체 칩(2)을 향해 연장된다.
반도체 칩(2)의 복수의 본딩 패드(3)는 복수의 리드(4)에 전기적으로 접속된다. 본 실시예(1)에서, 반도체 칩(2)의 본딩 패드(3)와 리드(4)는 본딩 와이어(7)로 전기적으로 접속된다. 본딩 와이어(7)는 그 일 단부가 반도체 칩(2)의 본딩 패드(3)에 접속되며, 본딩 와이어(7)의 일단부에 대향한 타단부는 반도체 칩(2)의 외측(외주)에 있는 리드(4)에 접속된다. 본딩 와이어(7)에 있어서, 초음파 진동과 열압착을 이용한 네일 헤드 본딩[nail head bonding (볼 본딩 - ball bonding)] 방법으로, 예를 들면 금(Au) 와이어가 사용된다.
복수의 리드는 상호 반대측에 위치하는 주면과 후면을 가지며, 복수의 리드(4)의 후면은 수지 몰딩체(7)의 후방측에서 노출된다. 본 실시예의 QFN형 반도체 장치(1)에서, 리드(4)의 후면은 외부 접속용 단자로 이용된다.
리드(4)의 후면에서, 합금 표면(땜납 표면) 층(9)이 도3에 도시된 바와 같이 형성된다. 이러한 땜납 표면층(9)은 반도체 장치가 땜납으로 인쇄 회로 기판에 장착될 때 땜납 습윤성을 확보할 목적으로 형성된다. 본 실시예에서, 예컨대 땜납 표면층 등의 98(중량%)sn-2(중량%)Bi 조성의 합금 층이 사용된다. 이 Sn-Bi 합금 표면층은 후술된 바와 같이 전기 도금법으로 형성된다. 전기 도금법은 전기 분해에 의해 도금액으로부터 금속을 피도금물 또는 피도금 처리물(예컨대, 전도체의 표면)에 전해 석출시켜 합금 표면층을 형성하는 것이다.
다음에, 반도체 장치(1)의 제조에 사용되는 리드 프레임이 도4 및 도5를 참고로 설명된다.
도4 및 도5에 도시된 바와 같이, 리드 프레임(LF)은 매트릭스로 배열된 바와 같이 외측 프레임과 내측 프레임을 포함하는 프레임 본체(지지체)(10)에 복수의 제품 형성 영역(장치 형성 영역)(1)이 놓이는 다중 구조를 가진다. 각각의 제품 형성 영역(11)은 복수의 리드(4), 하나의 칩 지지체(5), 4개의 현수 리드(5a) 등이 그 안에 배열되어 있다. 칩 지지체(5)는 제품 형성 영역(11)의 중앙에 위치하며, 네 개의 현수 리드(5a)를 거쳐서 프레임 본체(10)와 일체형으로 형성된다. 복수의 리드(4)는 네 개의 리드 그룹으로 분리되어 배열되고, 각 리드 그룹의 리드(4)는 프레임 본체(10)와 일체로 형성된다.
리드 프레임(LF)은 철(Fe)-니켈(Ni)계의 합금 또는 구리(Cu) 혹은 구리계의 합금으로 이루어지는 평판재(금속판)에 에칭 가공 또는 프레스 가공을 실시하여 소정의 리드 패턴을 형성함으로써 형성된다. 본 실시예의 리드 프레임(LF)은 도6a에 특별히 도시된 바와 같이 두께 방향을 따라 오프셋된 칩 지지체(5)와 리드(4)의 높이를 가진다. 이러한 오프셋은 현수 리드(5a)를 굽힘으로써 실현된다.
다음에 도6a 내지 도6c, 도7a 및 도7b을 참고로 반도체 장치(1)의 제조를 설명한다.
우선, 도4, 도5 및 도6a에 도시된 리드 프레임(LF) 준비한 다음, 도6b에 도시된 바와 같이 접착제(6)로 각 제품 형성 영역(11)의 칩 지지체(5)에 반도체 칩(2)을 접착 고정한다. 반도체 칩(2)의 접착 고정은 반도체 칩(2)의 후면과 칩 지지체가 마주 보게 배열되도록 수행된다.
도6c에 도시된 바와 같이, 반도체 칩(2)의 복수의 본딩 패드와 복수의 리드(4)는 본딩 와이어(7)로 제품 형성 영역(11)에 각각 전기적으로 접속된다.
다음에, 수지 몰딩체(8)는 도7a에 도시된 바와 같이 반도체 칩(2), 복수의 리드(4), 칩 지지체(5), 네 개의 현수 리드(5a), 복수의 본딩 와이어(7) 등을 수지 몰딩하여 각각의 제품 형성 영역(11)에 형성된다. 본 실시예에서, 수지 몰딩체(8)는 제품 형성 영역(11)에 장착된 반도체 칩이 각각의 제품 형성 영역에 수지 몰딩되는 개별 방식의 트랜스퍼 몰딩법으로 형성된다.
다음에, 도7b에 도시된 바와 같이, 합금 표면층(9)으로서 리드(4)의 리드 후면(외부 접속을 위한 단자)에, 예컨대 98(중량%) Sn-2(중량%)Bi 조성의 합금 표면층이 형성된다. 이러한 Sn-Bi 합금 표면층은 후술된 바와 같이 전기 도금법으로 형성된다.
다음에, 리드(4) 및 현수 리드(5a)는 프레임 본체(10)로부터 전달하여 분리된다. 이러한 방식으로, 도1, 도2a 및 도2b에 도시된 반도체 장치(1)가 완성된다.
다음에, 반도체 장치(1)의 제조 과정에서 도금 공정이 도(8) 내지 도(15)를 참고로 설명된다.
도금 공정에서 도9에 도시된 전기 도금 장치(20)가 사용된다. 한정하기 위함은 아니지만 도금 장치(20)는 로더부(21), 전처리부(22), 도금 처리부(23), 후처리부(24), 건조 처리부(25), 언로더부(26) 등을 포함한다. 로더부(21)는 전처리부(22)에 리드 프레임 (LF)을 공급한다. 전처리부(22)에서는, 리드 프레임(LF)으로부터 유성분 등을 제거하는 탈지 처리를 위해, 예를 들면 알칼리계의 처리액을 사용한다. 또한, 불산(hydrofluoric acid - HC), 과산화수소(hydrogen peroxide - H2O2) 등의 처리액은 합금 표면층(전도성 피막)의 접착성을 좋게 하기 위해 프레임 표면을 에칭하여 리드 프레임(LF)의 표면 활성화를 위해 사용된다. 도금부(23)에서, 합금 표면층은 리드 프레임의 표면에 형성된다. 후처리부(24)에서, 알칼리계 처리액을 사용하여 이전 도금부(23)에 형성된 합금 표면층을 중화시키고, 전단계에 사용되었던 처리액을 씻어 낸다. 건조 처리부(25)에서는 리드 프레임(LF)에 부착된 수분이 증발된다. 언로더부(26)에서는 이전 건조 처리부(25)에서 처리된 리드 프레임(LF)이 수납된다.
도금부(23)에서는 도10에 도시된 바와 같이 도금 용기(30)가 배열된다. 도금 용기(30)에는 도금액(31)이 배치된다. 도금액(31)으로는 주석과 비스무스를 포함하여, 예를 들어 도11에 도시된 유기 술폰산 용액을 포함하는 용액이 사용된다. 주석과 비스무스는, 예를 들어 대략 98(주석) : 2(비스무스)의 비율로 도금액(31)에 포함되어 있다.
도10 내지 도12에 도시된 바와 같이, 고체 주석 금속(37) 및 고체 비스무스 금속(38)이 도금액(31)에 배치된다. 고체 주석 금속(37)과 고체 비스무스 금속(38)은 전원(32)의 양극에 접속되고, 피도금 처리물인 리드 프레임(LF)은 전원(32)의 음극에 접속된다. 리드 프레임(LF)은 도금액(31)에 침지되고, 도금액(31)의 반송 방향(R)을 따라 반송된다. 리드 프레임(LF)의 반송 중에, 도금액(31)의 Sn 및 Bi는 전계 반응에 의해 외부 접속용 단자를 포함하는 리드 프레임(LF)의 표면 상에 전해 석출되어, 약 98(중량%) Sn-2(중량%)Bi 조성의 합금 표면층(9)을 형성한다.
도금액 중에 주석과 비스무스의 농도는 도금 처리 회수에 따라 감소하여 도금 용액(31)에 주석과 비스무스를 공급해야 한다. 도금액(31) 중에 주석의 공급은 도금액에서 고체 주석 금속(37)을 전해 용출시킴으로써 실행된다. 마찬가지로, 비스무스는 도금액에서 고체 비스무스 금속(38)을 전해 용출시킴으로써 도금액에 공급된다.
전술된 바와 같이, 도금액(31) 내에 배치된 고체 구석 금속(37) 및 고체 비스무스 금속(38)은 각각 양극에 접속되며, 리드 프레임(LF)은 음극에 접속되어 합금 표면층(9)을 형성한다. 그러므로, 도금액(31) 중에 전해 고체 주석 금속(37)을 전해 용출시켜 도금액에 주석을 공급하고, 도금액 중에 고체 비스무스 금속을 전해 용출시켜 도금액에 비스무스를 공급한다. 이렇게 하여, 도금이 수행될 때, 도금 장치(30)를 멈추지 않고 주석과 비스무스의 감소된 양을 보충할 수 있다. 주석과 비스무스가 용액의 형태로 도금액에 공급되는 경우와 비교해 보면, 용액을 보충하는 시간이 필요없기 때문에 전기 도금 장치의 가동율이 향상된다(도금 회수가 증가될 수 있음). 또한, 전기 조금 장치의 가동율이 개선되기 때문에(도금 회수가 증가), 반도체 장치의 제조 비용이 절감될 수 있다.
또한, 주석과 비스무스는 일정하게 소정 비율로 도금액(31)으로부터 전해 용출되어서 도금액 내의 주석과 비스무스의 농도가 시간에 따라 변하는 농도의 불규칙성이 억제된다. 이로써 결국 생성된 Sn-Bi 합금 표면층의 조성비의 변화가 억제될 수 있기 때문에 반도체 장치의 장착 신뢰성을 향상할 수 있다.
고체 주석 금속(37) 및 고체 비스무스 금속(38)은 금속제 케이스(33) 내에 수납된 상태에서 도금액에 배치되어 있다. 금속제 케이스(33)는 전원(32)의 양극에 접속된다. 도14에 도시된 바와 같이, 금속제 케이스(33)는 고체 주석 금속(37)과 고체 비스무스 금속(38)을 도금액(31)에 쉽게 투입하기 위해서 상측이 개방되어 있다. 케이스(33)의 전방측은 도금액이 케이스로 들어가도록 망(36)으로 구성된다. 특히 금속제 케이스(33)는 전기 도금 장치의 작동시에도 새로운 고체 비스무스 금속(38)과 새로운 고체 주석 금속(37)이 도금액(31) 내로 투입될 수 있는 구조로 되어 있다.
금속제 케이스(33)는 차폐판(35)에 의해 2개의 수납부(34a, 34b)로 구획되어 있다. 수납부(34a)는 고체 주석 금속(37)이 투입되고, 수납부(34b)는 고체 비스무스 금속(38)이 투입되어 있다. 차폐판(35)은 고체 비스무스 금속(38)으로부터 도금액(31)에서 전해 용출된 비스무스가 고체 주석 금속(37)으로 치환되어 석출되는 것을 방지할 목적, 바꾸어 말하면 전해 용출된 비스무스가 도금액(31) 내에서 전계 방향에 수직인 방향으로 이동하는 것을 방지할 목적, 혹은 전계 용출된 비스무스가 고체 주석 금속(37)으로 이동하는 것을 방지할 목적으로 금속제 케이스(33) 내에 배치된다.
도10 및 도13에 도시된 바와 같이, 금속제 케이스(33)는 리드 프레임(LF)의 반송 경로의 대향한 양 측면에 각각 배치되어 있어서 소정의 간격으로 떨어져 리드 프레임(LF)을 끼운다. 이렇게 하여, 고체 주석 금속(37)과 고체 비스무스 금속(38)을 수납하는 금속제 케이스(33)가 리드 프레임(38)의 반송 경로의 대향한 양 측면에 놓일 때, 리드(4)의 외부 접속용 단자를 포함하는 리드 프레임(LF)의 표면 상에 전해 석출하여 형성된 Sn-Bi 합금 층(9)은 조성이 불규칙성을 억제하면서 균일하게 형성될 수 있다.
도8에 도시된 바와 같이, 몰딩 단계가 시작된 리드 프레임(LF)을 도금액(31)에 반송하여 도금 단계가 시행된다. 리드 프레임(LF)은 복수의 제품 형성 영역(11)이 일렬로 배열되어 평면이 직사각형인 다중 구조로 되어 있다. 이러한 리드 프레임(LF)은 도금액(31)에 반송되어 리드 프레임(LF)의 길이가 반송 방향(R)과 일치한다. 따라서, Sn-Bi 합금 층(9)에서 조성의 불규칙성을 더 억제하기 위해, 고체 주석 금속(37)과 고체 비스무스 금속(38)의 다른 셋트를 각각 리드 프레임 반송 경로를 따라 배치하는 것이 양호하다. 본 실시예에서, 리드 프레임 반송 경로의 일 측에 배치된 고체 주석 금속(37) 및 고체 비스무스 금속(38)과, 리드 프레임 반송 경로의 타측에 배치된 고체 주석 금속(37) 및 고체 비스무스 금속(38)은 상호 마주보도록 배치되어 그 사이에 리드 프레임 반송 경로를 끼운다.
고체 주석 금속(37)과 고체 비스무스 금속(38)은 도12 및 도13에 도시된 바와 같이 입상 고체 금속 형태이다. 고체 주석 금속(37)과 고체 비스무스 금속(38)이 입상 교체 금속 형태로 사용될 때, 도금액(31)과 고체 주석 금속(37) 및 고체 비스무스 금속(38) 사이의 접촉 영역이 커진다. 그러므로, 주석과 비스무스의 전해 용출이 안정적으로 수행될 수 있으므로, Sn-Bi 합금 표면층의 조성상 불규칙이 적절하게 억제될 수 있다.
도면에 상세히 도시되지 않았지만, 고체 주석 금속(37)의 복수의 입상 고체 금속은 구형(round) 형상이며, 고체 비스무스 금속(38)의 복수의 입상 고체 금속은 원주형이다. 구형 및 원주형 입상 고체 금속은 표면적이 넓어서 도금액과의 접촉 면적이 증가한다.
도16은 상기 실시예의 제1 변형을 도시하는 도면으로서 도금부의 개략적인 평면도이다.
상기 실시예에서, 리드 프레임 반송 경로의 일측에 배치된 한 쌍의 고체 비스무스 금속(38) 및 고체 주석 금속(37)과, 리드 프레임 반송 경로의 타측에 배치된 또 다른 한 쌍의 고체 비스무스 금속 및 고체 주석 금속(37)이 마주보고 그 사이에 리드 프레임 반송 경로를 끼워지는 경우를 설명했다. 도16에 도시된 바와 같이, 이 두 쌍의 고체 비스무스 금속과 고체 주석 금속(37)이 리드 프레임 반송 방향을 따라 교대로 배열되어 일측의 고체 주석 금속(37)과 타측의 고체 비스무스 금속(38)이 마주보며, 일측의 고체 비스무스 금속(38)과 타측의 고체 주석 금속(37)이 마주본다. 이러한 배열로, Sn-Bi 합금층(9)의 조성상 불규칙 성이 더 억제될 수 있다.
도17은 실시예의 제2 변형에 대한 도면으로서 도금부에 대한 개략적인 평면도이다.
상기 실시예에서, 고체 주석 금속(37)을 수납하기 위한 수납부(34a)와 고체 비스무스 금속(37)을 수납하기 위한 수납부(34b)를 한 개씩 구비한 것에 대해 설명하였다. 도17에 도시된 바와 같이, 복수의 수납부(34a)와 복수의 수납부(34b)가 구비될 수 있다. 이 경우, 고체 주석 금속(37)과 고체 비스무스 금속(38)은 도17에 도시된 바와 같이 반송 방향을 따라 교대로 배치되는 것이 양호하다.
도18은 실시예의 제3 변형을 도시하는 도면으로서, 도금부의 개략적인 평면도이다.
상기 실시예에서, 고체 주석 금속(37)과 고체 비스무스 금속(38)이 차폐판(35)을 통해 하나의 금속제 케이스에 따로 수납되는 것이 설명되었다. 도18에 도시된 바와 같이, 고체 주석 금속(37)과 고체 비스무스 금속(38)은 개별의 금속제 케이스에 각각 수납될 수 있다. 이 경우, 금속제 케이스의 측면은 차폐판 역할을 한다.
도19는 실시예의 제4 변형을 도시하는 도면으로서, 도금부의 개략적인 평면도이다. 상기 실시예에서, 고체 주석 금속(37)와 고체 비스무스 금속(38)이 동일한 양극에 접속된 하나의 전원 장치에 관해서 설명했다. 도19에 도시된 바와 같이, 고체 주석 금속(37)이 제1 전위가 공급되는 제1 양극에 접속되고, 고체 비스무스 금속(38)이 제1 전위보다 높은 제2 전위가 공급되는 제2 양극에 접속되는 두 개의 전원 장치가 사용되어 Sn-Bi 합금 표면층(9)을 형성할 수 있다. 고체 비스무스 금속은 고체 주석 금속(37)보다 비저항값이 높기 때문에, 두 개의 전원 장치를 사용하면 Sn-Bi 합금 표면층(9)의 조성상 불규칙을 더 억제할 수 있다.
전술된 실시예는 주석과 비스무스를 포함하고 유기 술폰산을 더 포함하는 도금액이 도금액(31)으로서 사용되는 경우이다. 그러나, 본 발명에서 주석과 비스무스를 포함하며, 무기 황산을 더 포함하는 도금액이 사용될 수 있다.
본 출원인에 의한 본 발명이 실시예들을 기초로 설명되었지만, 본 발명은 이러한 실시예들을 제한하고자 함이 아니며, 본 발명의 범주 내에서 다양한 변형이 있을 수 있다.
예를 들어, 본 발명이 QFN 반도체 장치의 제조에 적용된 예가 설명되었지만, 본 발명은 Sn-Bi 합금 표면층이 리드의 외부 접속용 단자에서 형성되는 반도체 장치의 제조에도 적용될 수 있다.
본 발명을 따라, 전기도금 장치의 작동률이 개선되며(즉, 도금 횟수가 증가될 수 있다), 개선된 장착 신뢰성으로 반도체 장치의 저비용화를 도모할 수 있다.
도1은 반도체 장치의 외부 구조를 도시하는 개략적인 평면도.
도2a 및 도2b는 반도체 장치의 내부 구조를 도시하는 개략적인 평면도 및 단면도.
도3은 도2b의 일부를 확대한 개략적인 평면도.
도4는 반도체 장치의 제조에 사용되는 리드 프레임을 도시하는 개략적인 평면도.
도5는 도4의 일부를 확대한 개략적인 평면도.
도6a 내지 도6c는 반도체 장치의 제조 단계를 도시하는 도면으로서, 도6a는 리드 프레임의 제품 형성 영역을 도시하는 개략적인 단면도이며, 도6b는 칩 본딩 단계를 도시하는 개략적인 단면도이고, 도6c는 와이어 본딩 단계를 도시하는 개략적인 단면도.
도7a 및 도7b는 도6a에 후속한 반도체 장치의 제조 단계를 도시하는 도면으로서, 도7a는 몰딩 단계를 도시하는 개략적인 단면도이고, 도7b는 도금 단계를 도시하는 개략적인 단면도.
도8은 반도체 장치의 제조에서 몰딩 단계 후의 상태를 도시하는 리드 프레임의 주요부의 개략적인 저면도.
도9는 반도체 장치의 제조에 사용되는 전기 도금 장치의 개략 구성을 나타내는 블록도.
도10은 도금 장치의 도금부의 개략 구성을 도시하는 개략적인 평면도.
도11은 도9의 전기 도금 장치에 사용되는 도금액의 화학식.
도12는 도10의 일부를 확대한 개략적 평면도.
도13은 도9의 도금 장치의 도금부의 개략 구성을 도시하는 개략적인 단면도.
도14는 도9의 도금 장치에 사용되는 금속제 케이스를 도시하는 개략적인 사시도.
도15는 도14의 금속제 케이스를 도시하는 개략적인 단면도.
도16은 본 발명의 실시예의 제1 변형을 따른 도금부를 도시하는 개략적인 평면도.
도17은 본 발명의 실시예의 제2 변형을 따른 도금부를 도시하는 개략적인 평면도.
도18은 본 발명의 실시예의 제3 변형을 따른 도금부를 도시하는 개략적인 평면도.
도19는 본 발명의 실시예의 제4 변형을 따른 도금부를 도시하는 개략적인 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 장치
2 : 반도체 칩
3 : 리드
5 : 칩 지지체
6: 접착제
7 : 본딩 와이어
8 : 수지 밀봉체
9 : 합금 표면층
10 : 프레임 본체
11 : 제품 형성 영역
20 : 전기 도금 장치
21 : 로더부
22 : 전처리부
23 : 도금 처리부
24 : 후처리부
25 : 건조 처리부
26 : 언로더부
30 : 도금 용기
31 : 도금액
32 : 전원
37 : 고체 주석 금속
38 : 고체 비스무스 금속

Claims (33)

  1. 주석과 비스무스를 포함하는 도금액에 피도금 처리물을 침지하여 상기 처리물의 표면에 주석-비스무스 합금 표면층을 형성하기 위한 단계를 포함하는 전기 도금법이며,
    상기 도금액 내에 배치된 고체 주석 금속과 고체 비스무스 금속은 각각 양극에 접속되고, 상기 처리물은 음극에 접속되는 전기 도금법.
  2. 제1항에 있어서, 상기 고체 주석 금속과 상기 고체 비스무스 금속은 각각 상기 도금액에서 전해 용출되는 전기 도금법.
  3. 제2항에 있어서, 상기 도금액은 유기 술폰산 용액을 포함하는 전기 도금법.
  4. 제2항에 있어서, 상기 도금액은 무기 황산 용액을 포함하는 전기 도금법.
  5. 제2항에 있어서, 상기 고체 주석 금속과 상기 고체 비스무스 금속은 각각 복수의 입상 고체 금속으로 만들어지는 전기 도금법.
  6. 제5항에 있어서, 상기 고체 주석 금속과 상기 고체 비스무스 금속의 복수의 입상 고체 금속은 상기 도금액 내에 배치되고, 또한 상기 양극에 접속된 금속제 케이스 내이 배치되는 전기 도금법.
  7. 제6항에 있어서, 상기 금속제 케이스 내에는 상기 고체 주석 금속과 상기 고체 비스무스 금속 사이에 배열된 차폐판이 있어서 전해 용출된 비스무스가 치환 석출되는 것을 방지하는 전기 도금법.
  8. 제5항에 있어서, 상기 고체 주석 금속의 복수의 입상 고체 금속은 구형인 전기 도금법.
  9. 제5항에 있어서, 상기 고체 비스무스 금속의 복수의 입상 고체 금속은 원주형인 전기 도금법.
  10. 제2항에 있어서, 상기 양극은 제1 전위에 접속된 제1 양극과, 상기 제1 전위보다 높은 제2 전위에 접속된 제2 양극을 가지며,
    상기 고체 주석 금속은 상기 제1 양극에 접속되고, 상기 고체 비스무스 금속은 상기 제2 양극에 접속되는 전기 도금법.
  11. 주석과 비스무스를 포함하는 도금액 내에 피도금 처리물을 배치하여 상기 처리물의 표면에 주석-비스무스 합금 표면층을 형성하는 전기 도금법이며,
    각각이 고체 주석 금속과 고체 비스무스 금속을 수납하며, 상기 처리물과 소정 거리에서 상기 처리물을 그들 사이에 두도록 상기 도금액 내에 배치되는 복수의 금속제 케이스를 양극에 접속하는 단계와, 상기 처리물을 음극에 접속하는 단계를 포함하는 전기 도금법.
  12. 제11항에 있어서, 상기 고체 주석 금속과 상기 고체 비스무스 금속은 각각 상기 도금액 내에서 전해 용출되는 전기 도금법.
  13. 제12항에 있어서, 상기 도금액은 유기 술폰산 용액을 포함하는 전기 도금법.
  14. 제12항에 있어서, 상기 도금액은 무기 황산 용액을 포함하는 전기 도금법.
  15. 제12항에 있어서, 상기 고체 주석 금속과 상기 고체 비스무스 금속은 각각 복수의 입상 고체 금속으로 만들어지는 전기 도금법.
  16. 제12항에 있어서, 상기 금속제 케이스 내에는 상기 고체 주석 금속과 상기 고체 비스무스 금속 사이에 배치된 차폐판이 있어서 전해 용출된 비스무스가 치환 석출되는 것을 방지하는 전기 도금법.
  17. 제16항에 있어서, 상기 차폐판은 용출된 비스무스가 상기 도금액 내에서 전계 방향에 수직한 방향으로 이동하는 것을 방지하는 전기 도금법.
  18. 제17항에 있어서, 상기 처리물은 전계 방향에 수직한 방향으로 이동하는 전기 도금법.
  19. 제16항에 있어서, 상기 차폐판은 전해 용출된 비스무스가 각각의 금속제 케이스 내에서 상기 고체 주석 금속을 향해 이동하는 것을 방지하는 전기 도금법.
  20. 제15항에 있어서, 상기 고체 주석 금속의 복수의 고체 금속은 구형인 전기 도금법.
  21. 제15항에 있어서, 상기 고체 주석 금속의 복수의 고체 금속은 원주형인 전기 도금법.
  22. 제12항에 있어서, 상기 각각의 양극은 제1 전위에 접속된 제1 양극과 상기 제1 전위보다 높은 제2 전위에 접속된 제2 양극을 가지며,
    상기 금속제 케이스는 두 개이며, 상기 제1 양극에 접속된 제1 금속제 케이스와 상기 제2 양극에 접속된 제2 금속제 케이스를 포함하는 전기 도금법.
  23. 반도체 장치의 제조 방법이며,
    (a) 수지 몰딩형 반도체 칩과, 상기 반도체 칩의 전극에 전기적으로 접속된 리드를 가지는 리드 프레임을 제공하는 단계와,
    (b) 주석과 비스무스를 포함하는 도금액 내에 상기 리드 프레임을 침지하여 상기 리드 상에 주석-비스무스 합금 표면층을 형성하는 단계를 포함하며,
    단계(b)에서, 상기 도금액에 배치된 고체 주석 금속과 고체 비스무스 금속을 각각 양극에 접속하고, 상기 리드 프레임을 음극에 접속하는 반도체 장치의 제조 방법.
  24. 제23항에 있어서, 상기 리드 프레임은 상기 반도체 칩과 리드가 배열된 복수의 제품 형성 영역이 일렬로 배치되는 다중 구조를 가지는 반도체 장치의 제조 방법.
  25. 제23항에 있어서, 단계(b)에서, 상기 고체 주석 금속과 상기 고체 비스무스 금속이 각각 상기 도금액에서 전해 용출되는 반도체 장치의 제조 방법.
  26. 제25항에 있어서, 상기 도금액은 유기 술폰산 용액을 포함하는 반도체 장치의 제조 방법.
  27. 제25항에 있어서, 상기 도금액은 무기 황산 용액을 포함하는 반도체 장치의 제조 방법.
  28. 제25항에 있어서, 상기 고체 주석 금속과 상기 고체 비스무스 금속은 각각 복수의 입상 고체 금속으로 만들어지는 반도체 장치의 제조 방법.
  29. 제28항에 있어서, 상기 고체 주석 금속과 상기 고체 비스무스 금속의 복수의 입상 고체 금속은 각각 상기 도금액 내에 배치되고, 또한 상기 양극에 연결된 금속제 케이스 내에 배치되는 반도체 장치의 제조 방법.
  30. 제29항에 있어서, 상기 금속제 케이스는 상기 고체 주석 금속과 상기 고체 비스무스 금속 사이에 배치된 차폐판을 구비하여 전해 용출된 비스무스가 치환 석출되는 것을 방지하는 반도체 장치의 제조 방법.
  31. 제25항에 있어서,
    상기 양극은 제1 전위에 접속된 제1 양극과 상기 제1 전위보다 높은 제2 전위에 접속된 제2 양극을 가지며,
    상기 고체 주석 금속은 상기 제1 양극에 접속되고, 상기 고체 비스무스 금속은 상기 제2 양극에 접속되는 반도체 장치의 제조 방법.
  32. 제25항에 있어서, 상기 고체 주석 금속과 상기 고체 비스무스 금속은 각각 상기 리드 프레임의 반송 경로의 대향한 양측에 배치되는 반도체 장치의 제조 방법.
  33. 제32항에 있어서, 상기 고체 주석 금속과 상기 고체 비스무스 금속은 상기 리드 프레임의 반송 경로를 따라 배열되는 반도체 장치의 제조 방법.
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