KR20050053342A - 고체 촬상 장치, 고체 촬상 시스템과, 고체 촬상 장치의구동 장치 및 방법 - Google Patents
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Abstract
본 발명은 게이트 전압 제어부(31) 및 기판 전압 제어부(32)를 포함하고, 판독 전압을 상승시키지 않고 잔상과 같은 결함 화상의 생성을 방지하는 고체 촬상 시스템을 제공한다. 게이트 전압 제어부(31)는 판독 기간동안 판독 전압을 게이트 전극(17)에 인가한다. 기판 전압 제어부(32)는 광전 변환부(14)에 과도하게 저장된 전하가 전하 저장부(13)가 아닌 반도체 기판(11)측에 오버플로우하도록 반도체 기판(11)에 정상 역 바이어스 전압을 정상적으로 인가하고, 판독 기간의 일부 또는 전부동안, 정상 역 바이어스 전압이 인가될 때 그 전압의 높이보다 반도체 기판(11) 및 웰(12) 사이의 포텐셜 장벽이 높게 되도록 상승시키는 특정 역 바이어스 전압을 인가한다.
Description
본 발명은 감광 소자로부터 판독된 전하를 출력하는 고체 촬상 장치와, 고체 촬상 장치를 구동하는 구동 장치를 포함하는 고체 촬상 시스템에 관한 것으로, 더욱 구체적으로는 판독 전압을 상승시키지 않고 잔상 등의 결함 화상의 발생을 방지하는 기술에 관한 것이다.
최근에, 가정용 비디오 카메라 및 디지털 스틸 카메라 등의 촬상 장치가 널리 사용되고 있다.
그러한 촬상 장치 중에서, 감광 소자로부터 전하를 판독하여 판독한 전하를 전송 및 출력하는 전하 전송형의 고체 촬상 소자를 사용하는 것이 있다.
도 17은 종래의 전하 전송형의 고체 촬상 소자의 하나의 단위 화소에 대응하는 일부의 구성을 나타낸다.
도 17에 나타내는 바와 같이, 고체 촬상 소자에서, n형 기판(71) 상에 p 웰(72)이 형성된다. p 웰(72)은 매설 채널인 n형 영역(73) 및 포토다이오드인 n형 영역(74)을 포함한다. n형 영역(73)과 n형 영역(74) 사이에 p형 영역(75)이 제공된다. p 웰(72) 상에 SiO2막이 형성된다. 폴리실리콘으로 만들어지는 게이트 전극(77)이 SiO2막을 사이에 두고 n형 영역(73) 상에 형성된다. 이러한 종래의 전하 전송형의 고체 촬상 소자는 MOS(metal-oxide semiconductor) 구조라고 한다.
게이트 전극(77)은 전하를 전송하는 전송 전극으로서의 기능을 하고, 또한 포토다이오드로부터 전하를 판독하는 판독 전극으로서도 기능을 한다.
이러한 목적으로 특별히 제공되는 p형 영역(78)에 의해 인접한 단위 화소가 각각 분리되어 있다.
p 웰(72)은 일반적으로 접지되어 있다. p 웰(72)에 대하여 n형 기판(71)에는 역 바이어스 전압이 인가된다.
여기에서, n형 기판에 인가되는 역 바이어스 전압을 변화시키면, 포토다이오드의 포텐셜 깊이(potential depth)를 변화시킬 수 있고, n형 기판(71)과 포토다이오드 사이의 포텐셜 장벽의 높이를 변화시킬 수 있다. 여기에서, 역 바이어스 전압을 포토다이오드에 과도하게 저장된 전하가 전하 전송 채널에는 오버플로우하지 않고 n형 기판(71)측에 오버플로우할 수 있게 하는 값으로 설정함으로써 소위 수직 오버플로우 드레인 구조(vertical overflow drain structure)가 형성될 수 있음에 유념하라. 본 명세서에서, 포토다이오드에 과도하게 저장된 전하의 전하 전송 채널로 오버플로우하는 것을 "블루밍(blooming)"이라고 한다. 또한, 기판에 인가되고 블루밍을 금지시키는 한계에 있는 전압을 "블루밍 금지 전압"이라고 한다. 종래의 전하 전송형 고체 촬상 소자에서 블루밍이 발생하는 것을 방지하기 위해, 포토다이오드(n형 영역(74))와 전하 전송 채널(n형 영역(73)) 사이에 블루밍을 방지하기에 충분한 높이의 포텐셜 장벽을 형성할 필요가 있다. 따라서, 포텐셜 제어를 위해 제공되는 p형 영역(75)내의 p형 불순물을 블루밍을 방지하기에 충분한 농도로 만듦으로써, 포토다이오드와 전하 전송 채널 사이의 빈 공간이 확산되는 것을 방지할 필요가 있다.
그러나, p형 영역(75)내의 p형 불순물이, 블루밍을 방지하고 포토다이오드와 전하 전송 채널 사이의 빈 공간이 확산되는 것을 방지하기에 충분한 밀도로 만들어지는 경우, 양의 전압이 게이트 전극(77)에 인가되더라도 빈 공간이 확산되기 어려워진다. 이렇게 될 때, 판독 전압은 신호 전하가 잔류하는 것을 방지하기 위해 더 높은 레벨로 설정되어야 한다.
일본 공개 특허 공보 제 S62-145865호는 신호 전하가 감광부로부터 전송부에 전송될 때 신호 전하가 잔류하는 것을 방지함으로써 잔상을 감소시키는 고체 촬상 장치를 개시하고 있다.
잔상과 같은 결함 화상은 예컨대, 저레벨로 설정된 판독 전압으로 인해 신호 전하가 잔류할 때 발생한다.
반면에, 단위 화소의 표면적을 감소시키고자 하는 요구가 있다. 그러나, 단위 화소의 표면적이 감소하면, 포텐셜 제어를 위한 p형 영역의 수평 폭이 또한 감소된다. 이로 인해, p형 영역의 수직 깊이를 증가시키는 것이 필요하게 된다. 이것은 또한 판독 전압을 증가시킨다. 그러나, 판독 전압을 증가시키는 데는 한계가 있다. 그 결과, 종종 신호 전하가 잔류하게 되고, 잔상 등의 결함 화상이 발생하게 된다.
따라서, 본 발명의 목적은 판독 전압이 저레벨로 설정되더라도 신호 전하가 잔류하는 것을 방지하고, 단위 화소의 표면적이 감소되더라도 신호 전하가 잔류하기 어렵게 하는 고체 촬상 장치를 제공하고, 고체 촬상 시스템과, 고체 촬상 장치를 구동하는 장치 및 방법을 제공하는 것이다.
상기 목적은
본 발명의 이들 목적, 이점 및 특징은 본 발명의 구체적인 실시예를 나타내는 첨부하는 도면과 관련하여 설명되는 이하의 상세한 설명으로부터 명백해질 것이다.
(제 1 실시예)
<개요>
본 발명의 제 1 실시예에서, 판독 전압이 저레벨로 설정되더라도 신호 전하가 잔류하지 않도록 판독 전압이 인가될 때 역 바이어스 전압이 변화한다. 이것은 수직 오버플로우 드레인 구조를 형성하는 고체 촬상 장치에서, 감광 소자로부터 전하가 판독될 때 수직 오버플로우 드레인 구조를 형성할 필요가 없다는 점과, 수직 오버플로우 드레인 구조를 형성하는 역 바이어스 전압을 변화시키면, n형 기판과 포토다이오드 사이의 포텐셜 장벽의 높이가 변화하여 포토다이오드의 포텐셜 깊이가 변화하는 점에 기초하고 있다.
<구성>
도 1은 본 발명의 제 1 실시예에서의 촬상 시스템의 구성을 나타낸다.
도 1에 나타내는 바와 같이, 제 1 실시예에서의 촬상 시스템은 비디오 카메라 또는 디지털 스틸 카메라 등의 촬상 장치에 내장되어 있다. 촬상 시스템은 렌즈를 통해 형성된 화상에 대해 광전 변환을 실행함으로써 화상 정보를 생성하고, 생성한 화상 정보를 출력한다. 촬상 시스템은 고체 촬상 소자(1), 신호 처리부(2) 및 구동부(3)를 포함한다.
구동부(3)에 의해 구동되는 고체 촬상 소자(1)는 렌즈(도시 생략)를 통해 화상으로 집속되도록 광을 수광한 후, 복수의 2차원으로 배열된 감광 소자에 투사되게 하며, 복수의 수직 CCD(charge-coupled devices) 및 수평 CCD가 협력하여 감광 소자에 의해 실행되는 광전 변환의 결과 생성되는 휘도 신호를 소정의 순서로 신호 처리부(2)에 출력하게 한다.
신호 처리부(2)는 구동부(3)에 구동 명령을 출력한다. 신호 처리부(2)는 고체 촬상 소자(1)로부터 출력되는 휘도 신호를 처리하고, 처리 결과를 외부에 출력한다. 신호 처리부(2)는 CDS(analog signal processing unit)(21), A/D(analog-to-digital conversion unit)(22) 및 DSP(digital signal processor)(23)를 포함한다.
CDS(21)는 고체 촬상 소자(1)로부터 출력되는 휘도 신호로부터 잡음을 제거한 후, 휘도 신호를 증폭시킨다.
A/D(22)는 CDS(21)에 의해 잡음이 제거된 아날로그 휘도 신호를 A/D 변환을 통해 디지털 휘도 신호로 변환한다.
DSP(23)는 A/D(22)로부터 출력된 디지털 휘도 신호에 디지털 프로세스를 실행함으로써 화상 정보를 생성한다.
구동부(3)는 신호 처리부(2)로부터의 구동 명령에 따라 고체 촬상 소자(1)를 구동시킨다.
도 2는 하나의 단위 화소에 대응하는 고체 촬상 소자(1)의 일부의 횡단면도이다. 도 2는 또한 게이트 전압 제어부(31) 및 기판 전압 제어부(32)를 나타낸다.
도 2에 나타내는 바와 같이, 고체 촬상 소자(1)의 부분은 반도체 기판(11), 웰(12), 전하 저장부(13), 광전 변환부(14), 게이트부(15), 보호막(16) 및 게이트 전극(17)을 포함한다.
반도체 기판(11)은 n형 또는 p형이다. 본 실시예에서는, 반도체 기판(11)은 n형인 것으로 가정한다.
웰(12)은 반도체 기판(11) 상에 형성되고, 반도체 기판(11)의 종류와 상이한 종류이다. 본 실시예에서는, 웰(12)은 p형인 것으로 가정한다.
전하 저장부(13)는 반도체 기판(11)과 동일한 종류의 영역이고, 웰(12) 내에 형성된다. 전하 저장부(13)는 전하를 일시적으로 저장하는 매설된 채널이다.
광전 변환부(14)는 웰(12) 내에 형성된 포토다이오드이다. 광전 변환부(14)는 수광된 광의 양에 따라 전하를 생성하여 저장한다.
게이트부(15)는 광전 변환부(14)와 웰(12)내의 전하 저장부(13) 사이에 형성되는 영역이고, 반도체 기판(11)과 종류가 상이하다. 게이트부(15)는 판독 전압이 게이트 전극(17)에 인가될 때, 광전 변환부(14)로부터 전하 저장부(13)에 전하를 이동시킨다.
보호막(16)은 반도체 기판(11) 상에 형성된 영역을 보호하는 보호막이다. 본 실시예에서는, 보호막(16)은 SiO2막인 것으로 가정한다.
게이트 전극(17)은 전하를 전송하는 전송 전극으로서의 기능과, 포토다이오드로부터 전하를 판독하는데 사용되는 판독 전극으로서의 기능을 갖는다. 본 실시예에서는, 게이트 전극(17)은 폴리실리콘(poly-Si)으로 제조되었다고 가정한다.
게이트 전압 제어부(31)는 광전 변환부(14)가 수광된 광의 양에 따라 전하를 생성 및 저장하는 저장 기간동안 게이트 전극(17)에 판독 전압을 인가하지 않고, 그 후 저장된 전하가 전하 저장부(13)로 판독되는 판독 기간동안 판독 전압을 게이트 전극(17)에 인가한 후, 판독된 전하가 전송되어 외부로 출력되는 전송 기간동안 전송 펄스를 게이트 전극(17)에 인가한다. 여기에서, 동화상이 촬영될 때, 동화상을 구성하는 화상의 전송 기간의 일부 또는 전부가 이후의 화상의 저장 기간과 중첩하는 것에 유념하라.
기판 전압 제어부(32)는 광전 변환부(14)의 n형 영역에 과도하게 저장된 전하가 전하 저장부(13)가 아닌 반도체 기판(11)측으로 오버플로우하게 하는 정상 역 바이어스 전압을 반도체 기판(11)에 정상적으로 인가함으로써 고체 촬상 장치 내에 수직 오버플로우 드레인 구조를 형성한다. 기판 전압 제어부(32)는, 판독 기간의 일부 또는 전부동안, 기판 전압 제어부(32)가 정상 역 바이어스 전압을 인가할 때의 높이보다 더 높게 반도체 기판(11)과 웰(12) 사이의 포텐셜 장벽을 상승시키는 제 1 특정 역 바이어스 전압을 인가한다. 이러한 제 1 특정 역 바이어스 전압의 인가는 신호 전하가 잔류하는 것을 방지한다. 또한, 기판 전압 제어부(32)는 전하 저장 기간동안 임의의 타이밍으로 광전 변환부(14)의 포텐셜보다 포텐셜 장벽을 더 낮게 하는 제 2 특정 역 바이어스 전압을 인가한다. 이로 인해, 광전 변환부(14)의 n형 영역에 저장되어 있는 전하가 반도체 기판(11) 측에 폐기되게 할 수 있다. 이것은 전하를 판독하는데 필요한 시간인 전하 저장 시간을 제어하는 수직 전자 셔터(vertical electronic shutter)를 실현한다.
도 3은 게이트 전압 제어부(31)에 의해 게이트 전극(17)에 인가되는 게이트 전압과, 기판 전압 제어부(32)에 의해 반도체 기판(11)에 인가되는 역 바이어스 전압의 구체예를 나타낸다.
도 3에 나타내는 바와 같이, 판독 기간(시간 T1 및 T2 사이의 기간과 시간 T1' 및 T2' 사이의 기간)동안, 200㎲의 펄스폭을 갖는 10V의 판독 전압 Vvh가 게이트 전극(17)에 인가된다. 전송 기간(시간 T2 및 T5 사이의 기간과 시간 T2' 및 T5' 사이의 기간)동안, 50㎲의 펄스폭을 갖는 -7.5V의 전송 전압이 예컨대, 전송 횟수에 대응하는 320㎲의 지속 기간동안 50㎲의 간격으로 게이트 전극(17)에 인가된다. 판독 기간동안, 대략 5V의 제 1 특정 역 바이어스 전압 Vsubl이 반도체 기판(11)에 인가된다. 폐기 기간(시간 T3 및 T4 사이의 기간과 시간 T3' 및 T4' 사이의 기간)동안, 대략 20V의 제 2 특정 역 바이어스 전압 Vsubh가 반도체 기판(11)에 인가된다. 드레인 기간(시간 T2 및 T3 사이의 기간, 시간 T4 및 T1' 사이의 기간, 시간 T2' 및 T3' 사이의 기간, 및 시간 T4' 미 T1" 사이의 기간)동안, 대략 8V의 정상 역 바이어스 전압 Vsubm이 반도체 기판(11)에 인가된다.
도 4는 게이트 전압 제어부(31)의 구체예를 나타낸다.
도 4에 나타내는 바와 같이, 게이트 전압 제어부(31)는 카운터부(311), 판독 제어부(312), 판독 전압 생성부(313), 전송 펄스 제어부(314) 및 전송 전압 생성부(315)를 포함한다.
제어부(311)는 50㎑ 클록 소스를 카운트하고 매 사이클마다 660 카운트를 출력하는 660 스케일 카운터(scale-of-660 counter)이다. 카운터부(311)는 카운트 "0" 및 "4"를 판독 제어부(312)에 출력하고, 카운트 "5"를 전송 펄스 제어부(314)에 출력한다.
판독 제어부(312)는 예컨대, SR 래치(latch)이고, 카운트 "0"을 수신할 때 판독 전압을 출력하도록 명령하는 제어 신호를 판독 전압 생성부(313)에 출력하기 시작하고, 카운트 "4"를 수신할 때 제어 신호의 출력을 정지한다.
판독 전압 생성부(313)는 예컨대, 부스터(booster) 회로이고, 직류 전원으로부터 입력된 전압을 판독 전압의 레벨까지 상승시키고, 판독 제어부(312)로부터 제어 신호를 수신할 때 판독 전압을 출력한다.
전송 펄스 제어부(314)는 펄스 생성 회로이고, 전송 전압을 소정 횟수 출력하도록 명령하는 제어 신호의 펄스를 전송 전압 생성부(315)에 출력하고, 카운터부(311)로부터 카운트 "5"를 수신할 때 펄스를 출력하기 시작한다.
전송 전압 생성부(315)는 예컨대, 부스터 회로이고, 직류 전원으로부터 입력된 전압을 전송 전압의 레벨까지 상승시키고, 전송 펄스 제어부(314)로부터 제어 신호를 수신할 때 전송 전압을 출력한다.
도 5는 기판 전압 제어부(32)의 구체예를 나타낸다.
도 5에 나타내는 바와 같이, 카운터부(321), 정상 역 바이어스 제어부(322), 정상 역 바이어스 전압 생성부(323), 제 1 특정 역 바이어스 제어부(324), 제 1 특정 역 바이어스 전압 생성부(325), 카운트 선택부(326), 제 2 특정 역 바이어스 제어부(327) 및 제 2 특정 역 바이어스 전압 생성부(328)를 포함한다.
카운터부(321)는 카운터부(311)의 경우와 같이, 50㎑ 클록 소스를 카운트하고 매 사이클마다 660 카운트를 출력하는 660 스케일 카운터이다. 카운터부(321)는 카운터부(311)와 동기하여 카운트 "0" 및 "4"를 제 1 특정 역 바이어스 제어부(324)에 출력하고, 카운트 "5"∼"650"을 카운트 선택부(326)에 출력한다.
정상 역 바이어스 제어부(322)는 예컨대, 논리 회로이고, 제 1 특정 역 바이어스 제어부(324) 또는 제 2 특정 역 바이어스 제어부(327)로부터 제어 신호를 수신하는 기간동안을 제외하고, 정상 역 바이어스 전압을 출력하도록 명령하는 제어 신호를 정상 역 바이어스 전압 생성부(323)에 정상적으로 출력한다.
정상 역 바이어스 전압 생성부(323)는 예컨대, 부스터 회로이고, 직류 전원으로부터 입력된 전압을 정상 역 바이어스 전압의 레벨까지 상승시키며, 정상 역 바이어스 제어부(322)로부터 제어 신호를 수신할 때 정상 역 바이어스 전압을 출력한다.
제 1 특정 역 바이어스 제어부(324)는 예컨대, SR 래치이고, 카운트 "0"을 수신할 때 제 1 특정 역 바이어스 전압을 출력하도록 명령하는 제어 신호를 정상 역 바이어스 제어부(322) 및 제 1 특정 역 바이어스 전압 생성부(325)에 출력하기 시작하고, 카운트 "4"를 수신할 때 제어 신호의 출력을 정지한다.
제 1 특정 역 바이어스 전압 생성부(325)는 예컨대, 부스터 회로이고, 직류 전원으로부터 입력된 전압을 제 1 특정 역 바이어스 전압까지 상승시키고, 제 1 특정 역 바이어스 제어부(324)로부터 제어 신호를 수신할 때 제 1 특정 역 바이어스 전압을 출력한다.
카운트 선택부(326)는 예컨대, 셀렉터(selector)이고, 노출 제어부 등에 의해 특정되는 셔터 속도에 따라 2개의 카운트를 선택하고, 선택된 카운트를 제 2 특정 역 바이어스 제어부(327)에 출력한다. 이 예에서는, 셔터 속도를 1/1,000초로 설정하고, 이러한 설정에 대응하여 카운트 "646" 및 "650"이 선택된다고 가정한다.
제 2 특정 역 바이어스 제어부(327)는 예컨대, SR 래치이고, 선택된 2개의 카운트 중 첫번째 카운트를 수신할 때, 제 2 특정 역 바이어스 전압을 출력하도록 명령하는 제어 신호를 정상 역 바이어스 제어부(322) 및 제 2 특정 역 바이어스 전압 생성부(328)에 출력하기 시작하고, 선택된 2개의 카운트 중 두번째 카운트를 수신할 때 제어 신호의 출력을 정지한다.
제 2 특정 역 바이어스 전압 생성부(328)는 예컨대, 부스터 회로이고, 직류 전원으로부터 입력된 전압을 제 2 특정 역 바이어스 전압까지 상승시키고, 제 2 특정 역 바이어스 제어부(327)로부터 제어 신호를 수신할 때 제 2 특정 역 바이어스 전압을 출력한다.
도 6은 도 3에 나타내는 드레인 기간동안 도 2에 나타내는 점선 A를 따라 측정된 포텐셜 분포를 나타낸다.
도 7은 도 3에 나타내는 폐기 기간동안 도 2에 나타내는 점선 A를 따라 측정된 전위 분포를 나타낸다.
도 8은 도 3에 나타내는 판독 기간동안 도 2에 나타내는 점선 A를 따라 측정된 전위 분포를 나타낸다.
도 6 내지 도 8에 나타내는 포인트 A1∼A6은 각각 도 2에 나타내는 점선상의 포인트 A1∼A6에 대응하고, 도 6에 나타내는 포텐셜 분포선은 또한 비교를 위해 도 7 및 도 8에 점선으로 제공된다는 점에 유념하라.
도 6에 나타내는 바와 같이, A5 및 A6 사이의 포텐셜 장벽은 드레인 기간동안 A3 및 A4 사이의 포텐셜 장벽보다 낮다. 이로 인해, 광전 변환부(14)의 n형 영역에 과도하게 저장되어 있는 전하가 드레인 기간동안 전하 저장부(13)에 오버플로우하지 않고 반도체 기판(11)측에 오버플로우하게 된다. 이것은 수직 오버플로우 드레인 구조가 형성된 것을 나타낸다.
도 7에 나타내는 바와 같이, A5 및 A6 사이의 포텐셜 장벽은 폐기 기간동안 A4 및 A5 사이의 포텐셜보다 낮다. 이로 인해, 광전 변환부(14)의 n형 영역에 과도하게 저장되어 있는 전하가 반도체 기판(11) 측에 폐기되게 된다.
도 8에 나타내는 바와 같이, 판독 기간동안 A2 및 A4 사이의 포텐셜은 판독 전압이 게이트 전극(17)에 인가되기 때문에 더 낮아지고, 동시에 A4 및 A6 사이의 포텐셜은 역 바이어스 전압이 낮아지기 때문에 상승한다. 이것이 신호 전하가 잔류하는 것을 방지한다.
<동작>
도 9는 제 1 실시예에서의 촬상 시스템에서 하나의 화상에 대한 전하를 판독하는 절차를 나타낸다.
이하 도 3, 도 6, 도 7, 도 8 및 도 9를 이용하여 한 화면에 대한 전하를 판독하는 절차를 설명한다.
(1) 폐기 기간(도 3에 나타내는 시간 T3 및 T4 사이의 기간)동안, 기판 전압 제어부(32)는 제 2 특정 역 바이어스 전압(대략 20V)을 반도체 기판(11)에 인가함으로써, 광전 변환부(14)의 n형 영역에 과도하게 저장되어 있는 전하가 반도체 기판(11)측에 폐기될 수 있게 한다(단계 S1).
(2) 드레인 기간(도 3에 나타내는 시간 T4 및 T1' 사이의 기간)동안, 기판 전압 제어부(32)는 정상 역 바이어스 전압(대략 8V)을 반도체 기판(11)에 인가함으로써, 광전 변환부(14)가 수광된 광의 양에 따라 전하를 생성하도록 한다(단계 S2).
(3) 판독 기간(도 3에 나타내는 시간 T1' 및 T2' 사이의 기간)동안, 기판 전압 제어부(32)는 제 1 특정 역 바이어스 전압(대략 5V)을 반도체 기판(11)에 인가하고, 게이트 전압 제어부(31)는 판독 전압(10V)을 게이트 전극(17)에 인가한다. 이로 인해, 광전 변환부(14)에 저장되어 있는 전하가 전하 저장부(13)로 판독될 수 있게 된다(단계 S3).
(4) 전송 기간(도 3에 나타내는 시간 T2' 및 T5' 사이의 기간)동안, 기판 전압 제어부(32)는 정상 역 바이어스 전압(대략 8V)을 인가하고, 게이트 전압 제어부(31)는 전송 전압(-7.5V)을 전송 횟수에 대응하는 지속 기간동안 게이트 전극(17)에 인가한다. 이로 인해, 판독 전하가 전하 저장부(13)에 전송될 수 있게 된다(단계 S4).
<요약>
이상 설명한 제 1 실시예에 따르면, 역 바이어스 전압은 판독 전압이 인가될 때 포토다이오드의 포텐셜 깊이를 감소시키도록 변화된다. 이로 인해, 판독 전압이 저레벨로 설정되는 경우에도 신호 전하가 잔류하는 것을 방지할 수 있게 된다. 또한 이로 인해, 단위 화소의 표면적이 감소하는 경우에도 포화량의 전하를 유지하면서 신호 전하가 잔류하는 것이 어렵게 된다.
(제 2 실시예)
<개요>
본 발명의 제 2 실시예에서는, 제 1 실시예의 경우와 같이, 역 바이어스 전압은 판독 전압이 인가될 때 판독 전압이 저레벨로 설정된 경우에도 신호 전하가 잔류하지 않도록 변화된다. 이것은 수직 오버플로우 드레인 구조를 형성하는 고체 촬상 장치에서, 감광 소자로부터 전하가 판독될 때 수직 오버플로우 드레인 구조를 형성할 필요가 없다는 점과, 수직 오버플로우 드레인 구조를 형성하는 역 바이어스 전압을 변화시키면, n형 기판과 포토다이오드 사이의 포텐셜 장벽의 높이가 변화하여 포토다이오드의 포텐셜 깊이가 변화하는 점에 기초하고 있다. 제 2 실시예는 이것을 제 1 실시예와 약간 다른 방법으로 실현한다.
더욱 구체적으로는, 고체 촬상 소자(4)의 게이트 및 기판에 각각 인가되는 전압은 구동부내의 가변 부스터 회로에 의해 생성되어 고체 촬상 소자(4)에 공급된다. 이와 반대로, 제 2 실시예에서는, 구동부는 각 전압이 인가되는 타이밍을 고체 촬상 소자에 통지만 하고, 각 전압을 실제로 생성하는 전압 생성 회로가 고체 촬상 소자에 제공된다. 또한, 제 2 실시예에서의 고체 촬상 소자에는 판독 전압, 정상 역 바이어스 전압 및 제 1 특정 역 바이어스 전압과 같은 미세 조정을 필요로 하는 전압값을 각각 설정하는 전압 설정 회로가 제공된다. 이로 인해, 출하 또는 사용하기 전에 초기 설정 절차를 실행함으로써 일부 전압 생성 회로의 출력 전압값을 설정할 수 있게 된다.
<구성>
도 10은 본 발명의 제 2 실시예에서의 촬상 시스템의 구성을 나타낸다.
도 10에 나타내는 바와 같이, 제 1 실시예에서의 촬상 시스템의 경우와 같이, 제 2 실시예에서의 촬상 시스템은 비디오 카메라 또는 디지털 스틸 카메라 등의 촬상 장치에 내장된다. 촬상 시스템은 렌즈를 통해 형성된 화상에 대해 광전 변환환을 실행함으로써 화상 정보를 생성하고, 생성된 화상 정보를 출력한다. 촬상 시스템은 고체 촬상 소자(4), 신호 처리부(5) 및 구동부(6)를 포함한다.
구동부(6)에 의해 구동되는 고체 촬상 소자(4)는 렌즈(도시 생략)를 통해 화상으로 집속되도록 광을 수광한 후, 복수의 2차원으로 배열된 감광 소자에 투사되게 하며, 복수의 수직 CCD(charge-coupled devices) 및 수평 CCD가 협력하여 감광 소자에 의해 실행되는 광전 변환의 결과 생성되는 휘도 신호를 소정의 순서로 신호 처리부(5)에 출력하게 한다.
신호 처리부(5)는 구동부(6)에 구동 명령을 출력한다. 신호 처리부(5)는 고체 촬상 소자(4)로부터 출력되는 휘도 신호를 처리하고, 처리 결과를 외부에 출력한다. 신호 처리부(5)는 CDS(analog signal processing unit)(21), A/D(analog-to-digital conversion unit)(22) 및 DSP(digital signal processor)(23)를 포함한다.
구동부(6)는 신호 처리부(5)로부터의 구동 명령에 따라 고체 촬상 소자(4)를 구동시킨다.
도 11은 하나의 단위 화상에 대응하는 고체 촬상 소자(4)의 일부의 횡단면도이다. 또한, 도 11은 고체 촬상 소자(4)에 포함되는 게이트 전압 출력부(41) 및 기판 전압 출력부(42)와, 구동부(6)에 포함되는 게이트 전압 제어부(61) 및 기판 전압 제어부(62)를 나타낸다.
도 11에 나타내는 바와 같이, 제 1 실시예의 경우와 같이, 고체 촬상 소자(4)의 부분은 반도체 기판(11), 웰(12), 전하 저장부(13), 광전 변환부(14), 게이트부(15), 보호막(16) 및 게이트 전극(17)을 포함한다.
게이트 전압 출력부(41)는 게이트 전압 제어부(61)의 제어 하에, 직류 전원으로부터 입력된 전압을 판독 전압 및 전송 전압의 레벨까지 상승시키고, 판독 전압 및 전송 전압을 출력한다.
기판 전압 출력부(42)는 기판 전압 제어부(62)의 제어 하에, 직류 전원으로부터 입력된 전압을 정상 특정 역 바이어스 전압, 제 1 특정 역 바이어스 전압 및 제 2 특정 역 바이어스 전압의 레벨까지 상승시키고, 이들 전압을 출력한다.
게이트 전압 제어부(61)는 광전 변환부(14)가 수광된 광량에 따라 전하를 생성하여 저장하는 저장 기간동안 게이트 전압 출력부(41)가 판독 전압을 게이트 전극(17)에 인가하지 않도록 게이트 전압 출력부(41)를 제어한다. 게이트 전압 제어부(61)는 또한 저장된 전하가 전하 저장부(13)로 판독되는 판독 기간동안 게이트 전압 출력부(41)가 판독 전압을 게이트 전극(17)에 인가하도록 게이트 전압 출력부(41)를 제어한다. 게이트 전압 제어부(61)는 또한 판독된 전하가 외부에 전송 및 출력되는 전송 기간동안 전송 펄스를 게이트 전극(17)에 인가하도록 게이트 전압 출력부(41)를 제어한다. 여기에서, 동화상이 촬영될 때, 동화상을 구성하는 화상의 전송 기간의 일부 또는 전부가 이후의 화상의 저장 기간과 중첩하는 것에 유념하라.
기판 전압 제어부(62)는 기판 전압 출력부(42)가 정상 역 바이어스 전압을 반도체 기판(11)에 정상적으로 인가하도록 기판 전압 출력부(42)를 제어한다. 이로 인해, 광전 변환부(14)의 n형 영역에 과도하게 저장되어 있는 전하가 전하 저장부(13)에 오버플로우하지 않고, 반도체 기판(11)측에 오버플로우할 수 있게 된다. 이것은 수직 오버플로우 드레인 구조를 형성한다. 기판 전압 제어부(62)는 전하 저장 기간동안 임의의 타이밍으로 광전 변환부(14)의 포텐셜보다 포텐셜 장벽을 더 낮게 하는 제 2 특정 역 바이어스 전압을 인가한다. 이로 인해, 광전 변환부(14)의 n형 영역에 저장되어 있는 전하가 반도체 기판(11) 측에 폐기되게 할 수 있다. 이것은 전하를 판독하는데 필요한 시간인 전하 저장 시간을 제어하는 수직 전자 셔터를 실현한다.
도 12는 게이트 전압 출력부(41)의 구체예를 나타낸다.
도 12에 나타내는 바와 같이, 게이트 전압 출력부(41)는 판독 전압 설정 회로(411), 판독 전압 생성 회로(412) 및 전송 전압 전송 회로(413)를 포함한다.
판독 전압 설정 회로(411)는 예컨대, 퓨즈를 갖는 저항 어레이이다. 판독 전압 설정 회로(411)에 설정된 회로 상수는, 예컨대, 퓨즈가 끊어지고 저항값이 변경되도록 외부 전압 설정 장치가 판독 전압 설정 회로(411)에 고전압을 인가하게 함으로써 변경될 수 있다. 판독 전압 설정 회로(411)를 이용하여, 외부로부터 회로 상수를 조정함으로써 판독 전압 생성 회로(412)로부터 출력되는 판독 전압을 설정하는 것이 가능하게 된다.
판독 전압 생성 회로(412)는 가변 부스터 회로이고, 판독 전압 설정 회로(411)의 회로 상수에 기초하여 전원으로부터 입력된 전압을 판독 전압의 레벨까지 상승시키고, 판독 전압을 출력한다.
전송 전압 생성 회로(413)는 고정 부스터 회로이고, 전원으로부터 입력된 전압을 소정의 전송 전압의 레벨까지 상승시키고, 전송 전압을 출력한다.
도 13은 기판 전압 출력부(42)의 구체예를 나타낸다.
도 13에 나타내는 바와 같이, 기판 전압 출력부(42)는 정상 역 바이어스 전압 설정 회로(421), 제 1 특정 역 바이어스 전압 설정 회로(422), 정상 역 바이어스 전압 생성 회로(423), 제 1 특정 역 바이어스 전압 생성 회로(424) 및 제 2 특정 역 바이어스 전압 생성 회로(425)를 포함한다.
정상 역 바이어스 전압 설정 회로(421)는 판독 전압 설정 회로(411)과 동일한 방법을 사용하여, 정상 역 바이어스 전압 생성 회로(423)으로부터 출력되는 정상 역 바이어스 전압을 설정한다.
제 1 특정 역 바이어스 전압 설정 회로(422)는 판독 전압 설정 회로(411)과 동일한 방법을 사용하여, 제 1 특정 역 바이어스 전압 생성 회로(424)로부터 출력되는 제 1 특정 역 바이어스 전압을 설정한다.
정상 역 바이어스 전압 생성 회로(423)는 가변 부스터 회로이고, 정상 역 바이어스 전압 설정 회로(421)의 회로 상수에 기초하여, 전원으로부터 입력되는 전압을 정상 역 바이어스 전압의 레벨까지 상승시키고, 정상 역 바이어스 전압을 출력한다.
제 1 특정 역 바이어스 전압 생성 회로(424)는 가변 부스터 회로이고, 제 1 특정 역 바이어스 전압 설정 회로(422)의 회로 상수에 기초하여, 전원으로부터 입력되는 전압을 제 1 특정 역 바이어스 전압의 레벨까지 상승시키고, 제 1 특정 역 바이어스 전압을 출력한다.
제 2 특정 역 바이어스 전압 생성 회로(425)는 고정 부스터 회로이고, 전원으로부터 입력되는 전압을 소정의 제 2 특정 역 바이어스 전압의 레벨까지 상승시키고, 제 2 특정 역 바이어스 전압을 출력한다.
고정 및 가변 부스터 회로의 상세한 설명은 공지된 기술이기 때문에 생략한다.
도 14는 게이트 전압 제어부(61)의 구체예를 나타낸다.
도 14에 나타내는 바와 같이, 게이트 전압 제어부(61)는 카운터부(611), 판독 제어부(612) 및 전송 펄스 제어부(613)를 포함한다.
카운터부(611)는 예컨대, 50㎑ 클록 소스를 카운트하고 매 사이클마다 660 카운트를 출력하는 660 스케일 카운터이다. 카운터부(611)는 카운트 "0" 및 "4"를 판독 제어부(612)에 출력하고, 카운트 "5"를 전송 펄스 제어부(613)에 출력한다.
판독 제어부(612)는 예컨대, SR 래치이고, 카운트 "0"을 수신할 때 판독 전압을 출력하도록 명령하는 제어 신호를 판독 전압 생성부(412)에 출력하기 시작하고, 카운트 "4"를 수신할 때 제어 신호의 출력을 정지한다.
전송 펄스 제어부(613)는 펄스 생성 회로이고, 전송 전압을 소정 횟수 출력하도록 명령하는 제어 신호의 펄스를 전송 전압 생성부(315)에 출력하고, 카운터부(611)로부터 카운트 "5"를 수신할 때 펄스를 출력하기 시작한다.
도 15는 기판 전압 제어부(62)의 구체예를 나타낸다.
도 15에 나타내는 바와 같이, 기판 전압 제어부(62)는 카운터부(621), 정상 역 바이어스 제어부(622), 제 1 특정 역 바이어스 제어부(623), 카운트 선택부(624) 및 제 2 특정 역 바이어스 제어부(625)를 포함한다.
카운터부(621)는 카운터부(611)의 경우와 같이, 예컨대, 50㎑ 클록 소스를 카운트하고 매 사이클마다 660 카운트를 출력하는 660 스케일 카운터이다. 카운터부(621)는 카운터부(611)와 동기하여, 카운트 "0" 및 "4"를 제 1 특정 역 바이어스 제어부(623)에 출력하고, 카운트 "5"∼"650"을 카운트 선택부(624)에 출력한다.
정상 역 바이어스 제어부(622)는 예컨대, 논리 회로이며, 제 1 특정 역 바이어스 제어부(623) 또는 제 2 특정 역 바이어스 제어부(625)로부터 제어 신호를 수신하는 동안의 기간을 제외하고, 정상 역 바이어스 전압을 출력하도록 명령하는 제어 신호를 정상 역 바이어스 전압 생성부(423)에 정상적으로 출력한다.
제 1 특정 역 바이어스 제어부(623)는 예컨대, SR 래치이고, 카운트 "0"을 수신할 때 제 1 특정 역 바이어스 전압을 출력하도록 명령하는 제어 신호를 정상 역 바이어스 제어부(622) 및 제 1 특정 역 바이어스 전압 설정 회로(422)에 출력하기 시작하고, 카운트 "4"를 수신할 때 제어 신호의 출력을 정지한다.
카운트 선택부(624)는 예컨대, 셀렉터이고, 노출 제어부 등에 의해 특정되는 셔터 속도에 따라 2개의 카운트를 선택하고, 선택된 카운트를 제 2 특정 역 바이어스 제어부(625)에 출력한다. 이 예에서는, 셔터 속도를 1/1,000초로 설정하고, 이러한 설정에 대응하여 카운트 "646" 및 "650"이 선택된다고 가정한다.
제 2 특정 역 바이어스 제어부(625)는 예컨대, SR 래치이고, 선택된 2개의 카운트 중 첫번째 카운트를 수신할 때, 제 2 특정 역 바이어스 전압을 출력하도록 명령하는 제어 신호를 정상 역 바이어스 제어부(622) 및 제 2 특정 역 바이어스 전압 생성 회로(425)에 출력하기 시작하고, 선택된 2개의 카운트 중 두번째 카운트를 수신할 때 제어 신호의 출력을 정지한다.
여기에서, 게이트 전압 출력부(41)에 의해 게이트 전극(17)에 인가되는 게이트 전압의 구체예는 제 1 실시예의 도 3에서 알 수 있고, 기판 전압 출력부(42)에 의해 반도체 기판(11)에 인가되는 역 바이어스 전압의 구체예도 또한 제 1 실시예의 도 3에서 알 수 있음에 유념하라.
또한, 제 2 실시예에서의 포텐셜 분포의 구체예는 제 1 실시예의 도 6 내지 도 8에서 알 수 있다.
<동작>
도 16은 제 2 실시예에서의 촬상 시스템에서 정상 역 바이어스 전압, 판독 전압 및 제 1 특정 역 바이어스 전압을 설정하는 절차를 나타낸다.
이하 도 16을 이용하여 정상 역 바이어스 전압, 판독 전압 및 제 1 특정 역 바이어스 전압을 설정하는 절차를 설명한다.
(1) 고체 촬상 소자(4)가 전압 설정 장치 내에 설치된다(단계 S11).
(2) 전압 설정 장치는 고체 촬상 소자(4)의 모든 감광면이 광으로부터 차폐되고, 전송 펄스가 게이트 전극(17)에 인가되도록 게이트 전압 출력부(41)를 제어하여 전하 저장부(13)로부터 모든 화소에 대한 모든 전하를 제거한다(단계 S12).
(3) 전압 설정 장치는 게이트 전압이 게이트 전극(17)에 인가되지 않도록 게이트 전압 출력부(41)를 제어하고, 정상 역 바이어스 전압의 후보인 전압이 반도체 기판(11)에 인가되도록 기판 전압 출력부(42)를 제어한다(단계 S13).
이 예에서는, 제조 프로세스에서, 정상 역 바이어스 전압 생성 회로(423)가 정상 역 바이어스 전압의 기대값보다 매우 높은 전압을 생성하게 하는 회로 상수가 정상 역 바이어스 전압 설정 회로(421)에 설정된 후, 전압 설정 프로세스에서, 전압 설정 장치는 수직 오버플로우 드레인 구조가 형성될 때까지 회로 상수를 점진적으로 감소시킨다. 이것이 정상 역 바이어스 전압의 값을 결정한다.
(4) 광전 변환부(14)의 n형 영역이 전하를 과도하게 저장하기에 충분히 긴 지속 기간동안 고체 촬상 소자(4)의 모든 감광면에 비교적 강한 광이 인가된다(단계 S14).
(5) 게이트 전압 출력부(41)는 전하 저장부(13)로부터 모든 화소에 대한 모든 전하를 판독하기 위해 전송 펄스를 게이트 전극(17)에 인가하도록 제어된다(단계 S15).
(6) 하나의 화소에 대한 각 판독 전하와 소정의 임계값을 비교함으로써, 대부분의 판독 전하가 소정의 임계값 이하인지의 여부를 판정한다(단계 S16).
상기 판정에서, 판정의 대상은 "모든 판독 전하"가 아니라 "대부분의 판독 전하"이다. 이것은 약간의 결함 화소가 존재할 가능성을 고려하였기 때문이다. 그러한 가능성을 고려할 필요가 없는 경우, 판정의 대상은 "모든 판독 전하"가 될 것이다.
(7) 단계 S16에서 수직 오버플로우 드레인 구조가 형성되지 않은 것을 의미하는, 대부분의 판독 전하가 소정의 임계값 이하가 아니라고 판정된 경우, 전압 설정 장치는 정상 역 바이어스 전압으로 출력되는 전압을 감소시키도록 정상 역 바이어스 전압 설정 회로(421)에 설정된 회로 상수를 변화시키고(단계 S17), 제어는 상기 단계들을 반복하도록 단계 S16으로 복귀한다.
(8) 단계 S16에서 수직 오버플로우 드레인 구조가 형성된 것을 의미하는, 대부분의 판독 전하가 소정의 임계값 이하라고 판정된 경우, 전압 설정 장치는 정상 역 바이어스 전압으로 출력되는 전압을 소정의 마진(margin)만큼 감소시키도록 정상 역 바이어스 전압 설정 회로(421)에 설정된 회로 상수를 변화시키고, 결과값을 정상 역 바이어스 전압으로 결정한다(단계 S18).
여기에서, 단계 S18에서의 소정의 마진만큼의 전압의 감소는 단계 S17에서의 1회의 변화량 또는 단계 S16에서의 소정의 임계값에 따라 불필요하게 될 수 있다는 점에 유념하라.
(9) 전압 설정 장치는 판독 전압의 후보인 전압이 게이트 전극(17)에 인가되도록 게이트 전압 출력부(41)를 제어하고, 동시에 제 1 역 바이어스 전압의 후보인 전압이 반도체 기판(11)에 인가되도록 기판 전압 출력부(42)를 제어한다(단계 S19).
이 예에서는, 제조 프로세스에서, 판독 전압 생성 회로(412) 및 제 1 특정 역 바이어스 전압 생성 회로(412)가 각각 판독 전압 및 제 1 역 바이어스 전압의 기대값보다 매우 낮은 전압을 생성하게 하는 회로 상수가 판독 전압 설정 회로(411) 및 제 1 특정 역 바이어스 전압 설정 회로(422)에 설정된 후, 전압 설정 프로세스에서, 전압 설정 장치는 남은 신호 전하가 없어질 때까지 이들 회로 상수를 점진적으로 감소시킨다. 이것이 판독 전압 및 제 1 역 바이어스 전압의 값을 결정한다.
(10) 게이트 전압 출력부(41)는 전하 저장부(13)로부터 모든 화소에 대한 모든 전하를 판독하기 위해 전송 펄스를 게이트 전극(17)에 인가하도록 제어된다(단계 S20).
(11) 하나의 화소에 대한 각 판독 전하와 소정의 임계값을 비교함으로써, 대부분의 판독 전하가 소정의 임계값 이하인지의 여부를 판정한다(단계 S21).
상기 판정에서, 판정의 대상은 "모든 판독 전하"가 아니라 "대부분의 판독 전하"이다. 이것은 약간의 결함 화소가 존재할 가능성을 고려하였기 때문이다. 그러한 가능성을 고려할 필요가 없는 경우, 판정의 대상은 "모든 판독 전하"가 될 것이다.
또한, 단계 S21 및 S16에서 사용된 소정의 임계값은 서로 관련이 없고 독립적으로 결정된다.
(12) 단계 S21에서 첫 회를 제외하고 신호 전하가 잔류하는 것을 의미하는, 대부분의 판독 전하가 소정의 임계값 이하라고 판정된 경우, 전압 설정 장치는 판독 전압 및 제 1 특정 역 바이어스 전압으로 출력되는 전압 중 적어도 하나를 변화시키도록 판독 전압 설정 회로(411) 및 제 1 특정 역 바이어스 전압 설정 회로(422)에 설정된 회로 상수 중 적어도 하나를 변화시키고(단계 S22), 제어는 상기 단계들을 반복하도록 단계 S21로 복귀한다.
여기에서, 첫 회에는 신호 전하 자체가 판독되고, 단계 S21에서의 긍정적인 판정 결과는 신호 전하가 잔류하는 것을 의미하지는 않는다는 것에 유념하라.
(13) 단계 S21에서 신호 전하가 잔류하지 않는 것을 의미하는, 대부분의 판독 전하가 소정의 임계값 이하가 아니라고 판정된 경우, 전압 설정 장치는 적어도 하나의 전압을 소정의 마진만큼 변화시키도록 판독 전압 설정 회로(411) 및 제 1 특정 역 바이어스 전압 설정 회로(422)에 설정된 회로 상수 중 적어도 하나를 변화시키고, 결과값을 판독 전압 또는 제 1 특정 역 바이어스 전압으로 결정한다(단계 S23).
여기에서, 단계 S23에서의 소정의 마진만큼의 전압의 변화는 단계 S22에서의 1회의 변화량 또는 단계 S21에서의 소정의 임계값에 따라 불필요하게 될 수 있다는 점에 유념하라.
<요약>
이상 설명한 제 2 실시예에 따르면, 역 바이어스 전압은 판독 전압이 인가될 때 포토다이오드의 포텐셜 깊이를 감소시키도록 변화된다. 이로 인해, 판독 전압이 저레벨로 설정되는 경우에도 신호 전하가 잔류하는 것을 방지할 수 있게 된다. 또한 이로 인해, 단위 화소의 표면적이 감소하는 경우에도 포화량의 전하를 유지하면서 신호 전하가 잔류하는 것이 어렵게 된다. 더욱이, 모든 장치에서 개별적인 특성차를 완화시키기 위해, 판독 전압, 정상 역 바이어스 전압 및 제 1 특정 역 바이어스 전압을 독립적으로 설정할 수 있게 된다.
제 2 실시예에서는, 각 전압이 인가되는 타이밍을 구동부만이 고체 촬상 소자에 통지하고, 각 전압을 실제로 생성하는 전압 생성 회로는 고체 촬상 소자 내에 제공된다. 그러나, 게이트 또는 기판에 인가되는 전압 중 하나는 고체 촬상 소자 내에 이것을 위해 특별히 제공되는 전압 생성 회로 없이, 구동부 내에 제공되는 가변 부스터 회로에 의해 생성될 수 있다.
본 발명의 상술한 실시예는 n형 반도체 기판 상에 p 웰이 형성되고 p 웰 내에 n형 포토다이오드가 형성된 수직 오버플로우 드레인 구조를 갖는 고체 촬상 장치에서의 n형 기판 전압을 제어함으로써 낮은 판독 전압을 실현한다. 그러나, 매설된 채널로서의 n형 영역이 드레인 또는 플로팅 확산부로 대체되는 경우 고체 촬상 장치와 동일한 구성을 갖는 MOS형 이미지 센서에 의해 동일한 효과를 얻을 수도 있음은 명백하다. 예를 들어, 그러한 낮은 판독 전압은 또한 n형 포토다이오드가 p형 기판 내에 형성된 MOS형 이미지 센서와 같은 수직 오버플로우 드레인 구조를 갖지 않는 고체 촬상 장치에서의 p형 기판 전압을 제어함으로서 실현될 수 있다.
본 발명은 가정용 비디오 카메라 및 디지털 스틸 카메라 등의 촬상 장치에 적용될 수 있다. 본 발명은 단위 화소의 표면적이 감소된 경우에도 신호 전하가 잔류하기 어렵게 만드는 고체 촬상 소자를 제공하여, 고체 촬상 장치에서의 화질의 향상 및 비용 저감에 기여한다.
본 발명은 가정용에 한정되지 않고 대부분의 종류의 고체 촬상 장치에 적용될 수 있다.
이상 설명한 본 발명에 의하면, 판독 전압이 저레벨로 설정되더라도 신호 전하가 잔류하는 것을 방지하고, 단위 화소의 표면적이 감소되더라도 신호 전하가 잔류하기 어렵게 하는 고체 촬상 장치와, 고체 촬상 시스템과, 고체 촬상 장치를 구동하는 장치 및 방법을 실현할 수 있다.
도 1은 본 발명의 제 1 실시예에서의 촬상 시스템의 구성을 나타낸다.
도 2는 하나의 단위 화소에 대응하는 고체 촬상 소자(1)의 일부의 횡단면도와, 구동부(3)에 제공되는 게이트 전압 제어부(31) 및 기판 전압 제어부(32)를 나타낸다.
도 3은 게이트 전압 제어부(31)에 의해 게이트 전극(17)에 인가되는 게이트 전압 및 기판 전압 제어부(32)에 의해 반도체 기판(11)에 인가되는 역 바이어스 전압의 구체예를 나타낸다.
도 4는 게이트 전압 제어부(31)의 구체예를 나타낸다.
도 5는 기판 전압 제어부(32)의 구체예를 나타낸다.
도 6은 도 3에 나타내는 드레인 기간동안 도 2에 나타내는 점선 A를 따라 측정된 전위 분포를 나타낸다.
도 7은 도 3에 나타내는 폐기 기간동안 도 2에 나타내는 점선 A를 따라 측정된 전위 분포를 나타낸다.
도 8은 도 3에 나타내는 판독 기간동안 도 2에 나타내는 점선 A를 따라 측정된 전위 분포를 나타낸다.
도 9는 제 1 실시예에서의 촬상 시스템에서 하나의 화상의 전하를 판독하는 절차를 나타낸다.
도 10은 본 발명의 제 2 실시예에서의 촬상 시스템의 구성을 나타낸다.
도 11은 하나의 단위 화상에 대응하는 고체 촬상 소자(4)의 일부의 횡단면도와, 고체 촬상 소자(4)에 포함되는 게이트 전압 출력부(41) 및 기판 전압 출력부(42)와, 구동부(6)에 포함되는 게이트 전압 제어부(61) 및 기판 전압 제어부(62)를 나타낸다.
도 12는 게이트 전압 출력부(41)의 구체예를 나타낸다.
도 13은 기판 전압 출력부(42)의 구체예를 나타낸다.
도 14는 게이트 전압 제어부(61)의 구체예를 나타낸다.
도 15는 기판 전압 제어부(62)의 구체예를 나타낸다.
도 16은 제 2 실시예에서의 촬상 시스템에서 정지 역 바이어스 전압, 판독 전압 및 제 1 특정 역 바이어스 전압을 설정하는 절차를 나타낸다.
도 17은 종래의 전하 전송형의 고체 촬상 소자의 하나의 단위 화소에 대응하는 일부의 구성을 나타낸다.
* 도면의 주요부분에 대한 부호의 설명 *
1, 4 : 고체 촬상 소자 2, 5 : 신호 처리부
3, 6 : 구동부 11 : 반도체 기판
12 : 웰(well) 13 : 전하 저장부
14 : 광전 변환부 15 : 게이트부
16 : 보호막 17 : 게이트 전극
21 : CDS 22 : A/D
23 : DSP
Claims (7)
- 광전 변환부로부터 판독된 전하를 출력하는 고체 촬상 장치와, 상기 고체 촬상 장치를 구동시키는 구동 장치를 포함하는 고체 촬상 시스템으로서,상기 고체 촬상 장치는,n형 또는 p형 중 하나인 제 1 형의 반도체 기판;상기 반도체 기판 상에 형성되는, 상기 제 1 형과 다른 n형 또는 p형 중 하나인 제 2 형의 웰(well);상기 웰 내에 형성되어 전하를 일시적으로 저장하는 상기 제 1 형의 전하 저장부; 및상기 웰 내에서 상기 광전 변환부와 상기 전하 저장부 사이에 형성되어 판독 전압이 게이트 전극에 인가될 때 상기 광전 변환부로부터 상기 전하 저장부에 상기 전하를 이동시키는 상기 제 2 형의 게이트부를 포함하고,상기 광전 변환부는 상기 제 1 형이고, 상기 웰 내에 형성되어 수광된 광량에 따라 전하를 생성 및 저장하며,상기 구동부는,상기 광전 변환부가 수광된 광량에 따라 전하를 생성 및 저장하는 저장 기간동안 상기 판독 전압을 상기 게이트 전극에 인가하지 않고, 그 후 판독 기간동안 상기 판독 전압을 상기 게이트 전극에 인가하는 판독 전압 제어부; 및상기 광전 변환부에 과도하게 저장된 전하가 상기 전하 저장부가 아닌 상기 반도체 기판측에 오버플로우하도록 상기 반도체 기판에 정상 역 바이어스 전압을 정상적으로 인가하고, 상기 판독 기간의 일부 또는 전부동안, 상기 정상 역 바이어스 전압을 인가할 때 그 전압의 높이보다 상기 반도체 기판 및 상기 웰 사이의 포텐셜 장벽이 높게 되도록 상승시키는 특정 역 바이어스 전압을 인가하는 역 바이어스 전압 제어부를 포함하는 것을 특징으로 하는 고체 촬상 시스템.
- 광전 변환부로부터 판독된 전하를 출력하는 고체 촬상 장치를 구동시키는 구동 장치로서,상기 고체 촬상 장치는,n형 또는 p형 중 하나인 제 1 형의 반도체 기판;상기 반도체 기판 상에 형성되는, 상기 제 1 형과 다른 n형 또는 p형 중 하나인 제 2 형의 웰(well);상기 웰 내에 형성되어 전하를 일시적으로 저장하는 상기 제 1 형의 전하 저장부; 및상기 웰 내에서 상기 광전 변환부와 상기 전하 저장부 사이에 형성되어 판독 전압이 게이트 전극에 인가될 때 상기 광전 변환부로부터 상기 전하 저장부에 상기 전하를 이동시키는 상기 제 2 형의 게이트부를 포함하고,상기 광전 변환부는 상기 제 1 형이고, 상기 웰 내에 형성되어 수광된 광량에 따라 전하를 생성 및 저장하며,상기 구동 장치는,상기 광전 변환부가 수광된 광량에 따라 전하를 생성 및 저장하는 저장 기간동안 상기 판독 전압을 상기 게이트 전극에 인가하지 않고, 그 후 판독 기간동안 상기 판독 전압을 상기 게이트 전극에 인가하는 판독 전압 제어부; 및상기 광전 변환부에 과도하게 저장된 전하가 상기 전하 저장부가 아닌 상기 반도체 기판측에 오버플로우하도록 상기 반도체 기판에 정상 역 바이어스 전압을 정상적으로 인가하고, 상기 판독 기간의 일부 또는 전부동안, 상기 정상 역 바이어스 전압을 인가할 때 그 전압의 높이보다 상기 반도체 기판 및 상기 웰 사이의 포텐셜 장벽이 높게 되도록 상승시키는 특정 역 바이어스 전압을 인가하는 역 바이어스 전압 제어부를 포함하는 것을 특징으로 하는 구동 장치.
- 제 2 항에 있어서,상기 전하를 상기 전하 저장부로부터 외부로 직접 또는 전송을 통해 출력하는 출력부를 추가로 포함하고,상기 판독 전압 제어부가 상기 판독 전압의 인가를 완료한 직후에 상기 출력부가 상기 전하의 출력을 완료할 때까지의 기간동안, 상기 역 바이어스 전압 제어부는 상기 정상 역 바이어스 전압을 인가할 때 그 전압의 높이보다 상기 반도체 기판과 상기 웰 사이의 상기 포텐셜 장벽이 더 높게 되도록 상승시키는 상기 특정 역 바이어스 전압을 인가하지 않는 것을 특징으로 하는 구동 장치.
- 제 2 항에 있어서,상기 특정 역 바이어스 전압은 상기 게이트부가 상기 전하를 상기 광전 변환부로부터 상기 전하 저장부에 이동시킬 때 상기 광전 변환부 내에 전하가 잔류하지 않게 하는 전압 레벨이고,상기 고체 촬상 장치는,외부로부터 수신된 정상 역 바이어스 전압 인가 명령에 따라 상기 정상 역 바이어스 전압을 생성하는 정상 역 바이어스 전압 생성 회로; 및외부로부터 수신된 특정 역 바이어스 전압 인가 명령에 따라 상기 특정 역 바이어스 전압을 생성하는 특정 역 바이어스 전압 생성 회로를 추가로 포함하며,상기 역 바이어스 전압 제어부는 상기 정상 역 바이어스 전압을 인가할 때, 상기 정상 역 바이어스 전압 인가 명령을 상기 정상 역 바이어스 전압 생성 회로에 발행하고, 상기 특정 바이어스 전압 제어부가 상기 특정 역 바이어스 전압을 인가할 때, 상기 특정 역 바이어스 전압 인가 명령을 상기 특정 역 바이어스 전압 생성 회로에 발행하는 것을 특징으로 하는 구동 장치.
- 광전 변환부로부터 판독된 전하를 출력하는 고체 촬상 장치로서,n형 또는 p형 중 하나인 제 1 형의 반도체 기판;상기 반도체 기판 상에 형성되는, 상기 제 1 형과 다른 n형 또는 p형 중 하나인 제 2 형의 웰(well);상기 웰 내에 형성되어 전하를 일시적으로 저장하는 상기 제 1 형의 전하 저장부;상기 웰 내에서 상기 광전 변환부와 상기 전하 저장부 사이에 형성되어 판독 전압이 게이트 전극에 인가될 때 상기 광전 변환부로부터 상기 전하 저장부에 상기 전하를 이동시키는 상기 제 2 형의 게이트부;외부로부터 수신된 정상 역 바이어스 전압 인가 명령에 따라 상기 정상 역 바이어스 전압을 생성하는 정상 역 바이어스 전압 생성 회로; 및외부로부터 수신된 특정 역 바이어스 전압 인가 명령에 따라 상기 특정 역 바이어스 전압을 생성하는 특정 역 바이어스 전압 생성 회로를 포함하고,상기 광전 변환부는 상기 제 1 형이고, 상기 웰 내에 형성되어 수광된 광량에 따라 전하를 생성 및 저장하며,상기 정상 역 바이어스 전압은, 상기 반도체 기판에 인가될 때, 상기 광전 변환부에 과도하게 저장된 전하가 상기 전하 저장부가 아닌 상기 반도체 기판측에 오버플로우하게 하고,상기 특정 역 바이어스 전압은, 상기 정상 역 바이어스 전압이 인가될 때, 그 전압의 높이보다 상기 반도체 기판과 상기 웰 사이의 포텐셜 장벽이 더 높게 되도록 상승시키는 것을 특징으로 하는 고체 촬상 장치.
- 제 5 항에 있어서,상기 특정 역 바이어스 전압은 상기 게이트부가 상기 전하를 상기 광전 변환부로부터 상기 전하 저장부에 이동시킬 때 상기 광전 변환부 내에 전하가 잔류하지 않게 하는 전압 레벨이고,상기 고체 촬상 장치는,외부로부터 수신된 전압 레벨 설정 명령에 따라 상기 특정 역 바이어스 전압 생성 회로로부터 출력된 상기 특정 역 바이어스 전압의 전압 레벨을 설정하는 특정 역 바이어스 전압 설정부를 추가로 포함하는 것을 특징으로 하는 고체 촬상 장치.
- 광전 변환부로부터 판독된 전하를 출력하는 고체 촬상 장치를 구동시키는 구동 방법으로서,상기 고체 촬상 장치는,n형 또는 p형 중 하나인 제 1 형의 반도체 기판;상기 반도체 기판 상에 형성되는, 상기 제 1 형과 다른 n형 또는 p형 중 하나인 제 2 형의 웰(well);상기 웰 내에 형성되어 전하를 일시적으로 저장하는 상기 제 1 형의 전하 저장부; 및상기 웰 내에서 상기 광전 변환부와 상기 전하 저장부 사이에 형성되어 판독 전압이 게이트 전극에 인가될 때 상기 광전 변환부로부터 상기 전하 저장부에 상기 전하를 이동시키는 상기 제 2 형의 게이트부를 포함하고,상기 광전 변환부는 상기 제 1 형이고, 상기 웰 내에 형성되어 수광된 광량에 따라 전하를 생성 및 저장하며,상기 구동 방법은,상기 판독 전압을 상기 게이트 전극에 인가하지 않고, 상기 광전 변환부에 과도하게 저장된 전하가 상기 전하 저장부가 아닌 상기 반도체 기판측에 오버플로우하도록 상기 반도체 기판에 정상 역 바이어스 전압을 정상적으로 인가함으로써, 상기 광전 변환부가 수광된 광량에 따라 전하를 생성 및 저장하게 하는 저장 제어 단계; 및상기 저장 제어 단계에서, 상기 광전 변환부가 상기 전하를 소정의 지속 기간동안 생성 및 저장한 때, 상기 판독 전압을 상기 게이트 전극에 인가함으로써, 그리고 상기 판독 전압이 인가되는 기간의 일부 또는 전부동안, 상기 정상 역 바이어스 전압이 인가될 때 그 전압의 높이보다 상기 반도체 기판 및 상기 웰 사이의 포텐셜 장벽이 높게 되도록 상승시키는 특정 역 바이어스 전압을 인가함으로써, 상기 광전 변환부로부터 상기 전하 저장부에 상기 전하가 판독되게 하는 단계를 포함하는 것을 특징으로 하는 구동 방법.
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