JP2022121297A - 検出装置 - Google Patents

Abstract

【課題】検出精度や撮像特性を向上させることができる検出装置を提供する。
【解決手段】検出装置は、検出領域ＡＡの複数の部分検出領域ＰＡＡごとに設けられた光センサＰＤを備える。設定期間において、複数の光センサＰＤに印加する逆バイアス電圧が第１電圧となる第１センサ電源電位（第１電位）ＶＤＤＳＮＳ１を供給した際に複数の部分検出領域ＰＡＡから出力されるＡＦＥ出力信号レベルＡＦＥＳＩＧ（ｎ，ｍ）を検出し、検出期間において、ＡＦＥ出力信号レベルＡＦＥＳＩＧ（ｎ，ｍ）が閾値ＡＦＥｔｈ以上である部分検出領域ＰＡＡの光センサＰＤに印加する逆バイアス電圧が第１電圧よりも小さい第２電圧となる第２センサ電源電位（第２電位）ＶＤＤＳＮＳ２を供給する。
【選択図】図４

Description

本発明は、検出装置に関する。

近年、個人認証等に用いられる生体センサとして、光学式の生体センサが知られている。生体センサとして、指紋センサ（例えば、特許文献１参照）や静脈センサが知られている。特許文献１に記載されている指紋センサは、フォトダイオード等の光電変換素子が半
導体基板上に複数配列されている。光電変換素子は、照射される光量に応じて出力される信号が変化する。

米国特許出願公開第２０１８／００１２０６９号明細書

検出用の光電変換素子として、例えば有機受光素子（ＯＰＤ：Organic Photo Diode）等の有機光検出器（Organic Photo Detector）が知られている。ＯＰＤを用いた検出装置では、有機半導体層にバラツキが生じた場合、ＯＰＤの特性にバラツキが生じて検出精度や撮像特性が低下する可能性がある。

本発明は、検出精度や撮像特性を向上させることができる検出装置を提供することを目的とする。

本発明の一態様に係る検出装置は、所定の検出期間に検出領域における被検出体の情報を検出する複数のフォトダイオードと、複数の前記フォトダイオードにそれぞれ印加する逆バイアス電圧を個別に制御する電源制御回路と、前記電源制御回路からの制御信号に基づき、前記逆バイアス電圧が第１電圧となる第１電位、又は、前記逆バイアス電圧が前記第１電圧よりも小さい第２電圧となる第２電位を、複数の前記フォトダイオードごとに供給する複数の電源供給回路と、を備え、前記フォトダイオードは、前記検出領域の複数の部分検出領域ごとに設けられ、前記電源制御回路は、前記検出期間とは異なる設定期間において、複数の前記フォトダイオードに前記第１電位を供給した際に複数の前記部分検出領域から出力される信号の出力レベルを検出し、前記検出期間において、前記信号の出力レベルが所定の閾値以上である部分検出領域のフォトダイオードに前記第２電位を供給するように前記電源供給回路を制御する。

図１は、実施形態に係る検出装置を示す平面図である。 図２は、実施形態に係る検出装置の構成例を示すブロック図である。 図３は、検出装置を示す回路図である。 図４は、複数の部分検出領域を示す回路図である。 図５Ａは、センサ部の概略断面構成を示す断面図である。 図５Ｂは、第１変形例に係る検出装置のセンサ部の概略断面構成を示す断面図である。 図６は、検出装置の検出動作の一例を表すタイミング波形図である。 図７は、図６におけるリセット期間の動作例を表すタイミング波形図である。 図８は、図６における読み出し期間の動作例を表すタイミング波形図である。 図９は、図６における読み出し期間に含まれる１つのゲート線の駆動期間の動作例を表すタイミング波形図である。 図１０は、検出装置のセンサ部の駆動と、光源の点灯動作との関係を説明するための説明図である。 図１１Ａは、各部分検出領域におけるＡＦＥ信号出力レベルを検出領域において可視化した例を示す図である。 図１１Ｂは、各部分検出領域におけるＡＦＥ信号出力レベルを検出領域において可視化した例を示す図である。 図１２Ａは、図１１ＡのＡＦＥ信号出力レベルをヒストグラムで示した図である。 図１２Ｂは、図１１ＢのＡＦＥ信号出力レベルをヒストグラムで示した図である。 図１３は、ＯＰＤに印加する逆バイアス電圧を変化させたときのＡＦＥ信号出力レベルの変化を示す図である。 図１４は、光源のＯＮ／ＯＦＦによるＡＦＥ信号出力レベルの追従性を示す図である。 図１５は、明部領域においてＯＰＤ逆バイアス電圧を変化させたときのターンオフ時間の変化を示す図である。 図１６は、センサ電源供給回路の回路構成の一例を示す図である。 図１７は、センサ電源制御回路の回路構成の一例を示す図である。 図１８は、センサ電源電位設定処理の一例を示すフローチャートである。 図１９は、検出期間と設定期間との関係を示す図である。 図２０は、ＡＦＥ出力信号レベル情報の一例を示す図である。 図２１は、ＡＦＥ出力信号レベルに対する閾値の一例を示す図である。 図２２は、センサ電源電位設定情報の一例を示す図である。

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。なお、以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。また、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

（実施形態）
図１は、実施形態に係る検出装置を示す平面図である。図１に示すように、検出装置１は、センサ基材２１と、センサ部１０と、ゲート線駆動回路１５と、信号線選択回路１６と、センサ電源電位設定回路３０と、検出回路４８と、制御回路１２２と、電源回路１２３と、第１光源基材５１と、第２光源基材５２と、第１光源６１と、第２光源６２と、を有する。第１光源基材５１には、複数の第１光源６１が設けられる。第２光源基材５２には複数の第２光源６２が設けられる。

センサ基材２１には、フレキシブルプリント基板７１を介して制御基板１２１が電気的に接続される。フレキシブルプリント基板７１には、検出回路４８が設けられている。制御基板１２１には、制御回路１２２及び電源回路１２３が設けられている。本開示において、センサ基材２１は、後述する複数の光センサ（フォトダイオード）ＰＤが形成される有機半導体層が設けられている。

制御回路１２２は、例えばＦＰＧＡ（Field Programmable Gate Array）である。制御回路１２２は、センサ部１０、ゲート線駆動回路１５、信号線選択回路１６、及びセンサ電源電位設定回路３０に制御信号を供給して、センサ部１０の検出動作を制御する。また、制御回路１２２は、第１光源６１及び第２光源６２に制御信号を供給して、第１光源６１及び第２光源６２の点灯又は非点灯を制御する。

電源回路１２３は、センサ電源電位ＶＤＤＳＮＳ（図４参照）等の電圧信号をセンサ部１０、ゲート線駆動回路１５、信号線選択回路１６、及びセンサ電源電位設定回路３０に供給する。また、電源回路１２３は、電源電圧を第１光源６１及び第２光源６２に供給する。

センサ基材２１は、検出領域ＡＡと、周辺領域ＧＡとを有する。検出領域ＡＡは、センサ部１０が有する複数の光センサＰＤ（図４参照）が設けられた領域である。周辺領域ＧＡは、検出領域ＡＡの外周と、センサ基材２１の端部との間の領域であり、光センサＰＤが設けられない領域である。

ゲート線駆動回路１５、信号線選択回路１６、及びセンサ電源電位設定回路３０は、周辺領域ＧＡに設けられる。具体的には、ゲート線駆動回路１５は、周辺領域ＧＡのうち第２方向Ｄｙに沿って延在する領域に設けられる。信号線選択回路１６は、周辺領域ＧＡのうち第１方向Ｄｘに沿って延在する領域に設けられ、センサ部１０と検出回路４８との間に設けられる。センサ電源電位設定回路３０は、周辺領域ＧＡのうち第２方向Ｄｙに沿って延在する領域に設けられる。図１において、センサ電源電位設定回路３０は、センサ部１０のゲート線駆動回路１５の反対側に設けられた例を示したが、これに限らず、信号線選択回路１６と同様に、周辺領域ＧＡのうち第１方向Ｄｘに沿って延在する領域に設けられる態様であっても良い。

なお、第１方向Ｄｘは、センサ基材２１と平行な面内の一方向である。第２方向Ｄｙは、センサ基材２１と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。また、第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向であり、センサ基材２１の法線方向である。

複数の第１光源６１は、第１光源基材５１に設けられ、第２方向Ｄｙに沿って配列される。複数の第２光源６２は、第２光源基材５２に設けられ、第２方向Ｄｙに沿って配列される。第１光源基材５１及び第２光源基材５２は、それぞれ、制御基板１２１に設けられた端子部１２４、１２５を介して、制御回路１２２及び電源回路１２３と電気的に接続される。

複数の第１光源６１及び複数の第２光源６２は、例えば、無機ＬＥＤ（Light Emitting Diode）や、有機ＥＬ（ＯＬＥＤ：Organic Light Emitting Diode）等が用いられる。

第１光源６１及び第２光源から出射された光は、主に指Ｆｇ等の被検出体の表面や内部で反射されセンサ部１０に入射する。これにより、センサ部１０は、指Ｆｇ等の表面の凹凸の形状や、指Ｆｇ等の内部の生体に関する情報を検出することができる。生体に関する情報とは、例えば、指Ｆｇや掌の脈波、脈拍、血管像等である。すなわち、検出装置１は、指紋を検出する指紋検出装置や、静脈などの血管パターンを検出する静脈検出装置として構成されてもよい。

第１光源６１から出射される光と、第２光源６２から出射される光とは、それぞれ異なる波長を有する態様であっても良い。このように、検出装置１は、第１光源６１から出射される光に基づいた検出と、第２光源６２から出射される光に基づいた検出とを行うことで、種々の生体に関する情報を検出することができる。

なお、図１に示す第１光源６１及び第２光源６２の配置は、あくまで一例であり適宜変更することができる。検出装置１は、光源として複数種類の光源（第１光源６１と第２光源６２）が設けられている。ただし、これに限定されず、光源は１種類であってもよい。例えば、第１光源基材５１及び第２光源基材５２のそれぞれに、複数の第１光源６１及び複数の第２光源６２が配置されていてもよい。また、第１光源６１及び第２光源６２が設けられる光源基材は１つ又は３つ以上であってもよい。あるいは、光源は、少なくとも１つ以上配置されていればよい。また、光源は、例えば、検出領域ＡＡの直下に設けられた、いわゆる直下型のバックライトであっても良い。

図２は、実施形態に係る検出装置の構成例を示すブロック図である。図２に示すように、検出装置１は、さらに検出制御部１１と検出部４０と、有する。検出制御部１１の機能の一部又は全部は、制御回路１２２に含まれる。また、検出部４０のうち、検出回路４８以外の機能の一部又は全部は、制御回路１２２に含まれる。

センサ部１０は、複数の光センサＰＤ（図４参照）を有する。光センサＰＤは、光電変換素子であり、それぞれに照射される光に応じた電気信号を、検出信号Ｖｄｅｔとして信号線選択回路１６に出力する。本開示において、光センサＰＤは、ＯＰＤ（Organic Photo Diode）である。また、センサ部１０は、ゲート線駆動回路１５から供給されるゲート駆動信号Ｖｇｃｌにしたがって検出を行う。

検出制御部１１は、ゲート線駆動回路１５、信号線選択回路１６及び検出部４０にそれぞれ制御信号を供給し、これらの動作を制御する回路である。検出制御部１１は、スタート信号ＳＴＶ、クロック信号ＣＫ、リセット信号ＲＳＴ１等の各種制御信号をゲート線駆動回路１５に供給する。また、検出制御部１１は、選択信号ＡＳＷ等の各種制御信号を信号線選択回路１６に供給する。また、検出制御部１１は、各種制御信号を第１光源６１及び第２光源６２に供給して、それぞれの点灯及び非点灯を制御する。

ゲート線駆動回路１５は、各種制御信号に基づいて複数のゲート線ＧＣＬ（図３参照）を駆動する回路である。ゲート線駆動回路１５は、複数のゲート線ＧＣＬを順次又は同時に選択し、選択されたゲート線ＧＣＬにゲート駆動信号Ｖｇｃｌを供給する。これにより、ゲート線駆動回路１５は、ゲート線ＧＣＬに接続された複数の光センサＰＤを選択する。

信号線選択回路１６は、複数の信号線ＳＧＬ（図３参照）を順次又は同時に選択するスイッチ回路である。信号線選択回路１６は、例えばマルチプレクサである。信号線選択回路１６は、検出制御部１１から供給される選択信号ＡＳＷに基づいて、選択された信号線ＳＧＬと検出回路４８とを電気的に接続する。これにより、信号線選択回路１６は、光センサＰＤの検出信号Ｖｄｅｔを検出部４０に出力する。

センサ電源電位設定回路３０は、光センサＰＤを逆バイアスするためのセンサ電源ＶＤＤＳＮＳを印加するスイッチ回路である。センサ電源電位設定回路３０は、後述するセンサ電源制御信号ＶＤＤＳＮＳＣＴＲＬに基づいて、各光センサＰＤにセンサ電源ＶＤＤＳＮＳを供給する。

なお、本開示において、センサ電源電位設定回路３０は、複数の光センサＰＤに、それぞれ電圧値が異なる２種類の第１センサ電源電位（第１電位）ＶＤＤＳＮＳ１又は第２センサ電源電位ＶＤＤＳＮＳ２（第２電位）のいずれか一方を供給する。センサ電源電位設定回路３０の具体的な構成例については後述する。

検出部４０は、検出回路４８と、信号処理部４４と、座標抽出部４５と、記憶部４６と、検出タイミング制御部４７と、画像処理部４９と、出力処理部５０とを備える。検出タイミング制御部４７は、検出制御部１１から供給される制御信号に基づいて、検出回路４８と、信号処理部４４と、座標抽出部４５と、画像処理部４９と、が同期して動作するように制御する。

検出回路４８は、例えばアナログフロントエンド回路（ＡＦＥ：Analog Front End）である。検出回路４８は、少なくとも検出信号増幅部４２及びＡ／Ｄ変換部４３の機能を有する信号処理回路である。検出信号増幅部４２は、検出信号Ｖｄｅｔを増幅する。Ａ／Ｄ変換部４３は、検出信号増幅部４２から出力されるアナログ信号をデジタル信号に変換し、ＡＦＥ信号ＡＦＥＳＩＧ（後述）を出力する。

信号処理部４４は、検出回路４８の出力信号に基づいて、センサ部１０に入力された所定の物理量を検出する論理回路である。信号処理部４４は、指Ｆｇが検出面に接触又は近接した場合に、検出回路４８からの信号に基づいて指Ｆｇや掌の表面の凹凸を検出できる。また、信号処理部４４は、検出回路４８からの信号に基づいて生体に関する情報を検出できる。生体に関する情報は、例えば、指Ｆｇや掌の血管像、脈波、脈拍、血中酸素濃度等である。

また、信号処理部４４は、複数の光センサＰＤにより同時に検出された検出信号Ｖｄｅｔ（生体に関する情報）を取得し、これらを平均化する処理を実行してもよい。この場合、検出部４０は、ノイズや、指Ｆｇ等の被検出体とセンサ部１０との相対的な位置ずれに起因する測定誤差を抑制して、安定した検出が可能となる。

さらに、信号処理部４４は、センサ電源制御信号ＶＤＤＳＮＳＣＴＲＬ（後述）を生成して、センサ電源電位設定回路３０に供給する態様であっても良い。

記憶部４６は、信号処理部４４で演算された信号を一時的に保存する。記憶部４６は、例えばＲＡＭ（Random Access Memory）、レジスタ回路等であってもよい。

座標抽出部４５は、信号処理部４４において指の接触又は近接が検出されたときに、指等の表面の凹凸の検出座標を求める論理回路である。また、座標抽出部４５は、指Ｆｇや掌の血管の検出座標を求める論理回路である。画像処理部４９は、センサ部１０の各光センサＰＤから出力される検出信号Ｖｄｅｔを組み合わせて、指Ｆｇ等の表面の凹凸の形状を示す二次元情報及び指Ｆｇや掌の血管の形状を示す二次元情報を生成する。なお、座標抽出部４５は、検出座標を算出せずにセンサ出力Ｖｏとして検出信号Ｖｄｅｔを出力してもよい。また、座標抽出部４５及び画像処理部４９は、検出部４０に含まれていない場合であってもよい。

出力処理部５０は、複数の光センサＰＤからの出力に基づいた処理を行う処理部として機能する。具体的には、実施形態の出力処理部５０は、少なくとも、信号処理部４４を経て取得された検出信号Ｖｄｅｔに基づいて、少なくとも脈波データを含むセンサ出力Ｖｏを出力する。実施形態では、後述する各光センサＰＤの検出信号Ｖｄｅｔの出力の変化（振幅）を示すデータを信号処理部４４が出力し、どの出力がセンサ出力Ｖｏに採用されるかを出力処理部５０が決定するが、この両方を信号処理部４４又は出力処理部５０が行うようにしてもよい。なお、出力処理部５０は、座標抽出部４５が求めた検出座標、画像処理部４９が生成した二次元情報等をセンサ出力Ｖｏに含めるようにしてもよい。また、出力処理部５０の機能は、他の構成（例えば、画像処理部４９等）に統合されてもよい。

次に、検出装置１の回路構成例について説明する。図３は、検出装置を示す回路図である。ここでは、検出処理を行う際の回路構成について説明する。

図３に示すように、センサ部１０は、マトリクス状に配列された複数の部分検出領域ＰＡＡを有する。複数の部分検出領域ＰＡＡには、それぞれ光センサＰＤが設けられている。

ゲート線ＧＣＬは、第１方向Ｄｘに延在し、第１方向Ｄｘに配列された複数の部分検出領域ＰＡＡと接続される。また、複数のゲート線ＧＣＬ（１）、ＧＣＬ（２）、…、ＧＣＬ（８）は、第２方向Ｄｙに配列され、それぞれゲート線駆動回路１５に接続される。なお、以下の説明において、複数のゲート線ＧＣＬ（１）、ＧＣＬ（２）、…、ＧＣＬ（８）を区別して説明する必要がない場合には、単にゲート線ＧＣＬと表す。また、図３では説明を分かりやすくするために、８本のゲート線ＧＣＬを示しているが、あくまで一例であり、ゲート線ＧＣＬは、Ｍ本（Ｍは８以上、例えばＭ＝２５６）配列されていてもよい。具体的に、ゲート線ＧＣＬは、例えば１６８本が例示されるが、これより多くても良いし少なくても良い。

信号線ＳＧＬは、第２方向Ｄｙに延在し、第２方向Ｄｙに配列された複数の部分検出領域ＰＡＡの光センサＰＤに接続される。また、複数の信号線ＳＧＬ（１）、ＳＧＬ（２）、…、ＳＧＬ（１２）は、第１方向Ｄｘに配列されて、それぞれ信号線選択回路１６及びリセット回路１７に接続される。なお、以下の説明において、複数の信号線ＳＧＬ（１）、ＳＧＬ（２）、…、ＳＧＬ（１２）を区別して説明する必要がない場合には、単に信号線ＳＧＬと表す。

また、図３では、説明を分かりやすくするために、１２本の信号線ＳＧＬを示しているが、あくまで一例であり、信号線ＳＧＬは、Ｎ本（Ｎは１２以上、例えばＮ＝２５２）配列されていてもよい。具体的に、信号線ＳＧＬは、例えば１２６本が例示されるが、これより多くても良いし少なくても良い。

また、図３では、信号線選択回路１６とリセット回路１７との間にセンサ部１０が設けられている。これに限定されず、信号線選択回路１６とリセット回路１７とは、信号線ＳＧＬの同じ方向の端部にそれぞれ接続されていてもよい。

ゲート線駆動回路１５は、スタート信号ＳＴＶ、クロック信号ＣＫ、リセット信号ＲＳＴ１等の各種制御信号を、制御回路１２２（図１参照）から受け取る。ゲート線駆動回路１５は、各種制御信号に基づいて、複数のゲート線ＧＣＬ（１）、ＧＣＬ（２）、…、ＧＣＬ（８）を時分割的に順次選択する。ゲート線駆動回路１５は、選択されたゲート線ＧＣＬにゲート駆動信号Ｖｇｃｌを供給する。これにより、ゲート線ＧＣＬに接続された複数の第１スイッチング素子Ｔｒにゲート駆動信号Ｖｇｃｌが供給され、第１方向Ｄｘに配列された複数の部分検出領域ＰＡＡが、検出対象として選択される。

なお、ゲート線駆動回路１５は、指紋の検出及び異なる複数の生体に関する情報（脈波、脈拍、血管像、血中酸素濃度等）のそれぞれの検出モードごとに、異なる駆動を実行してもよい。例えば、ゲート線駆動回路１５は、複数のゲート線ＧＣＬを束ねて駆動してもよい。

信号線選択回路１６は、複数の選択信号線Ｌｓｅｌと、複数の出力信号線Ｌｏｕｔと、第３スイッチング素子ＴｒＳと、を有する。複数の第３スイッチング素子ＴｒＳは、それぞれ複数の信号線ＳＧＬに対応して設けられている。６本の信号線ＳＧＬ（１）、ＳＧＬ（２）、…、ＳＧＬ（６）は、共通の出力信号線Ｌｏｕｔ１に接続される。６本の信号線ＳＧＬ（７）、ＳＧＬ（８）、…、ＳＧＬ（１２）は、共通の出力信号線Ｌｏｕｔ２に接続される。出力信号線Ｌｏｕｔ１、Ｌｏｕｔ２は、それぞれ検出回路４８に接続される。

ここで、信号線ＳＧＬ（１）、ＳＧＬ（２）、…、ＳＧＬ（６）を第１信号線ブロックとし、信号線ＳＧＬ（７）、ＳＧＬ（８）、…、ＳＧＬ（１２）を第２信号線ブロックとする。複数の選択信号線Ｌｓｅｌは、１つの信号線ブロックに含まれる第３スイッチング素子ＴｒＳのゲートにそれぞれ接続される。また、１本の選択信号線Ｌｓｅｌは、複数の信号線ブロックの第３スイッチング素子ＴｒＳのゲートに接続される。

制御回路１２２（図１参照）は、選択信号ＡＳＷを順次選択信号線Ｌｓｅｌに供給する。これにより、信号線選択回路１６は、第３スイッチング素子ＴｒＳの動作により、１つの信号線ブロックにおいて信号線ＳＧＬを時分割的に順次選択する。また、信号線選択回路１６は、複数の信号線ブロックでそれぞれ１本ずつ信号線ＳＧＬを選択する。このような構成により、検出装置１は、検出回路４８を含むＩＣ（Integrated Circuit）の数、又はＩＣの端子数を少なくすることができる。なお、信号線選択回路１６は、複数の信号線ＳＧＬを束ねて検出回路４８に接続してもよい。

図３に示すように、リセット回路１７は、基準電位線Ｌｖｒ、リセット信号線Ｌｒｓｔ及び第４スイッチング素子ＴｒＲを有する。第４スイッチング素子ＴｒＲは、複数の信号線ＳＧＬに対応して設けられている。基準電位線Ｌｖｒは、複数の第４スイッチング素子ＴｒＲのソース又はドレインの一方に接続される。リセット信号線Ｌｒｓｔは、複数の第４スイッチング素子ＴｒＲのゲートに接続される。

制御回路１２２は、リセット信号ＲＳＴ２をリセット信号線Ｌｒｓｔに供給する。これにより、複数の第４スイッチング素子ＴｒＲがオンになり、複数の信号線ＳＧＬは基準電位線Ｌｖｒと電気的に接続される。電源回路１２３は、基準電位ＣＯＭを基準電位線Ｌｖｒに供給する。これにより、複数の部分検出領域ＰＡＡに含まれる容量素子Ｃａ（図４参照）に基準電位ＣＯＭが供給される。本開示において、基準電位ＣＯＭは、例えば０．７５［Ｖ］である。

図４は、複数の部分検出領域を示す回路図である。なお、図４では、検出回路４８の回路構成も併せて示している。図４に示すように、部分検出領域ＰＡＡは、光センサＰＤと、容量素子Ｃａと、第１スイッチング素子Ｔｒとを含む。容量素子Ｃａは、光センサＰＤに形成される容量（センサ容量）であり、等価的に光センサＰＤと並列に接続される。さらに、信号線容量Ｃｃは、信号線ＳＧＬに形成される寄生容量であり、等価的に、信号線ＳＧＬと、光センサＰＤのアノード及び容量素子Ｃａの一端側との間に形成される。

図４では、複数のゲート線ＧＣＬのうち、第２方向Ｄｙに並ぶ２つのゲート線ＧＣＬ（ｍ）、ＧＣＬ（ｍ＋１）を示す。また、複数の信号線ＳＧＬのうち、第１方向Ｄｘに並ぶ２つの信号線ＳＧＬ（ｎ）、ＳＧＬ（ｎ＋１）を示す。部分検出領域ＰＡＡは、ゲート線ＧＣＬと信号線ＳＧＬとで囲まれた領域である。

第１スイッチング素子Ｔｒ１は、光センサＰＤに対応して設けられる。第１スイッチング素子Ｔｒ１は、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルのＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴ（Thin Film Transistor）で構成されている。

第１方向Ｄｘに並ぶ複数の部分検出領域ＰＡＡに属する第１スイッチング素子Ｔｒのゲートは、ゲート線ＧＣＬに接続される。第２方向Ｄｙに並ぶ複数の部分検出領域ＰＡＡに属する第１スイッチング素子Ｔｒのソースは、信号線ＳＧＬに接続される。第１スイッチング素子Ｔｒのドレインは、光センサＰＤのカソード及び容量素子Ｃａに接続される。

光センサＰＤのアノードには、センサ電源電位設定回路３０から第１センサ電源電位ＶＤＤＳＮＳ１又は第２センサ電源電位ＶＤＤＳＮＳ２が供給される。また、信号線ＳＧＬ、光センサＰＤのカソード及び容量素子Ｃａには、電源回路１２３から、信号線ＳＧＬ及び容量素子Ｃａの初期電位となる基準電位ＣＯＭが供給される。

本開示において、第１センサ電源電位ＶＤＤＳＮＳ１は、例えば－１．２５［Ｖ］である。また、本開示において、第２センサ電源電位ＶＤＤＳＮＳ２は、例えば－０．２５［Ｖ］である。また、本開示において、基準電位ＣＯＭは、上述したように、例えば０．７５［Ｖ］である。すなわち、光センサＰＤは、基準電位ＣＯＭと第１センサ電源電位ＶＤＤＳＮＳ１との電位差である２．０［Ｖ］、又は、基準電位ＣＯＭと第２センサ電源電位ＶＤＤＳＮＳ２との電位差である１．０［Ｖ］で逆バイアスされる。換言すれば、光センサＰＤは、基準電位ＣＯＭと第１センサ電源電位（第１電位）ＶＤＤＳＮＳ１との電位差によって、２．０［Ｖ］の逆バイアス電圧（第１電圧）が印加される。また、光センサＰＤは、基準電位ＣＯＭと第２センサ電源電位（第２電位）ＶＤＤＳＮＳ２との電位差によって、１．０［Ｖ］の逆バイアス電圧（第２電圧）が印加される。

部分検出領域ＰＡＡに光が照射されると、光センサＰＤには光量に応じた電流が流れ、これにより容量素子Ｃａに電荷が蓄積される。第１スイッチング素子Ｔｒがオンになると、容量素子Ｃａに蓄積された電荷に応じて、信号線ＳＧＬに電流が流れる。信号線ＳＧＬは、信号線選択回路１６の第３スイッチング素子ＴｒＳを介して検出回路４８に接続される。これにより、検出装置１は、部分検出領域ＰＡＡごとに、又はブロック単位ＰＡＧごとに光センサＰＤに照射される光の光量に応じた信号を検出できる。

検出回路４８は、読み出し期間Ｐｄｅｔ（図６参照）にスイッチＳＳＷがオンになり、信号線ＳＧＬと接続される。検出回路４８の検出信号増幅部４２は、信号線ＳＧＬから供給された電流の変動を電圧の変動に変換して増幅する。検出信号増幅部４２の非反転入力部（＋）には、固定された電位を有する基準電位（Ｖｒｅｆ）が入力され、反転入力端子（－）には、信号線ＳＧＬが接続される。実施形態では、基準電位（Ｖｒｅｆ）電圧として基準信号ＣＯＭと同じ信号が入力される。また、検出信号増幅部４２は、容量素子Ｃｂ及びリセットスイッチＲＳＷを有する。リセット期間Ｐｒｓｔ（図６参照）において、リセットスイッチＲＳＷがオンになり、容量素子Ｃｂの電荷がリセットされる。

次に、光センサＰＤの構成について説明する。図５Ａは、センサ部の概略断面構成を示す断面図である。図５Ａに示すように、センサ部１０は、センサ基材２１と、ＴＦＴ層２２と、絶縁層２３と、光センサＰＤと、絶縁層２４ａ、２４ｂ、２４ｃ、２５を備える。センサ基材２１は、絶縁性の基材であり、例えば、ガラスや樹脂材料が用いられる。センサ基材２１は、平板状に限定されず、曲面を有していてもよい。この場合、センサ基材２１は、フィルム状の樹脂であってもよい。センサ基材２１は、第１面と、第１面の反対側の第２面とを有する。第１面に、ＴＦＴ層２２、絶縁層２３、光センサＰＤ、絶縁層２４、２５の順に積層される。

ＴＦＴ層２２は、上述したゲート線駆動回路１５や信号線選択回路１６等の回路が設けられる。また、ＴＦＴ層２２には、第１スイッチング素子Ｔｒ等のＴＦＴ（Thin Film Transistor）や、ゲート線ＧＣＬ、信号線ＳＧＬ等の各種配線が設けられる。センサ基材２１及びＴＦＴ層２２は、所定の検出領域ごとにセンサを駆動する駆動回路基板であり、バックプレーン又はアレイ基板とも呼ばれる。

絶縁層２３は、有機絶縁層であり、ＴＦＴ層２２の上に設けられる。絶縁層２３は、ＴＦＴ層２２に形成される第１スイッチング素子Ｔｒや、各種導電層で形成される凹凸を平坦化する平坦化層である。

光センサＰＤは、絶縁層２３の上に設けられる。光センサＰＤは、下部電極３５、半導体層３１及び上部電極３４を有し、この順で積層される。

下部電極３５は、絶縁層２３の上に設けられ、コンタクトホールＨ１を介してＴＦＴ層２２の第１スイッチング素子Ｔｒと電気的に接続される。下部電極３５は、光センサＰＤのカソードであり、検出信号Ｖｄｅｔを読み出すための電極である。下部電極３５は、ＩＴＯ（Indium Tin Oxide）等の透光性を有する導電材料である。

半導体層３１は、アモルファスシリコン（ａ－Ｓｉ）である。半導体層３１は、ｉ型半導体層３２ａ、ｐ型半導体層３２ｂ及びｎ型半導体層３２ｃを含む。ｉ型半導体層３２ａ、ｐ型半導体層３２ｂ及びｎ型半導体層３２ｃは、光電変換素子の一具体例である。図５Ａでは、センサ基材２１の表面に垂直な方向において、ｎ型半導体層３２ｃ、ｉ型半導体層３２ａ及びｐ型半導体層３２ｂの順に積層されている。ただし、反対の構成、つまり、ｐ型半導体層３２ｂ、ｉ型半導体層３２ａ及びｎ型半導体層３２ｃの順に積層されていてもよい。この場合、第１センサ電源電位ＶＤＤＳＮＳ１は、例えば２．７５［Ｖ］である。また半導体層３１は、有機半導体からなる光電変換素子であってもよい。

ｎ型半導体層３２ｃは、ａ－Ｓｉに不純物がドープされてｎ＋領域を形成する。ｐ型半導体層３２ｂは、ａ－Ｓｉに不純物がドープされてｐ＋領域を形成する。ｉ型半導体層３２ａは、例えば、ノンドープの真性半導体であり、ｐ型半導体層３２ｂ及びｎ型半導体層３２ｃよりも低い導電性を有する。

上部電極３４は、光センサＰＤのアノードであり、第１センサ電源電位ＶＤＤＳＮＳ１又は第２センサ電源電位ＶＤＤＳＮＳ２を光電変換層に供給するための電極である。上部電極３４は、例えば、銀（Ａｇ）やアルミニウム（Ａｌ）等の金属材料や、ＩＺＯ（Indium Zinc Oxide）が用いられる。又は、上部電極３４は、銀（Ａｇ）等の金属材料が複数積層された積層膜であってもよい。

絶縁層２３の上に絶縁層２４ａ及び絶縁層２４ｂが設けられている。絶縁層２４ａは、上部電極３４の周縁部を覆い、上部電極３４と重なる位置に開口が設けられている。接続配線３６は、上部電極３４のうち、絶縁層２４ａが設けられていない部分で上部電極３４と接続される。絶縁層２４ｂは、上部電極３４及び接続配線３６を覆って絶縁層２４ａの上に設けられる。絶縁層２４ｂの上に平坦化層である絶縁層２４ｃが設けられる。絶縁層２４ｃの上に絶縁層２５が設けられる。ただし、絶縁層２５は、なくてもよい。

図５Ｂは、第１変形例に係る検出装置のセンサ部の概略断面構成を示す断面図である。図５Ｂに示すように、第１変形例の検出装置１Ａにおいて、光センサＰＤＡは、絶縁層２３ａの上に設けられる。絶縁層２３ａは、絶縁層２３を覆って設けられた無機絶縁層であり、例えば窒化シリコン（ＳｉＮ）で形成される。光センサＰＤＡは、光電変換層３１Ａと、下部電極３５（カソード電極）と、上部電極３４（アノード電極）と、を有する。センサ基材２１の第１面Ｓ１に垂直な方向において、下部電極３５、光電変換層３１Ａ、上部電極３４の順に積層される。

光電変換層３１Ａは、照射される光に応じて特性（例えば、電圧電流特性や抵抗値）が変化する。光電変換層３１Ａの材料として、有機材料が用いられる。具体的には、光電変換層３１Ａとして、例えば、低分子有機材料であるＣ６０（フラーレン）、ＰＣＢＭ（フェニルＣ６１酪酸メチルエステル：Phenyl C61-butyric acid methyl ester）、ＣｕＰｃ（銅フタロシアニン：Copper Phthalocyanine）、Ｆ１６ＣｕＰｃ（フッ素化銅フタロシアニン）、ｒｕｂｒｅｎｅ（ルブレン：5,6,11,12-tetraphenyltetracene）、ＰＤＩ（Perylene（ペリレン）の誘導体）等を用いることができる。

光電変換層３１Ａは、これらの低分子有機材料を用いて蒸着型（Dry Process）で形成することができる。この場合、光電変換層３１Ａは、例えば、ＣｕＰｃとＦ１６ＣｕＰｃとの積層膜、又はｒｕｂｒｅｎｅとＣ６０との積層膜であってもよい。光電変換層３１Ａは、塗布型（Wet Process）で形成することもできる。この場合、光電変換層３１Ａは、上述した低分子有機材料と高分子有機材料とを組み合わせた材料が用いられる。高分子有機材料として、例えばＰ３ＨＴ（poly（3-hexylthiophene））、Ｆ８ＢＴ（F8-alt-benzothiadiazole）等を用いることができる。光電変換層３１Ａは、Ｐ３ＨＴとＰＣＢＭとが混合した状態の膜、又はＦ８ＢＴとＰＤＩとが混合した状態の膜とすることができる。

下部電極３５と、上部電極３４とは、光電変換層３１Ａを挟んで対向する。上部電極３４は、例えば、銀（Ａｇ）やアルミニウム（Ａｌ）等の金属材料が用いられる。又は、下部電極３５は、これらの金属材料の少なくとも１以上を含む合金材料であってもよい。下部電極３５は、例えば、ＩＴＯ（Indium Tin Oxide）等の透光性を有する導電性材料が用いられる。

下部電極３５の膜厚を制御することで、透光性を有する半透過型電極として下部電極３５を形成できる。例えば、下部電極３５は、膜厚１０ｎｍのＡｇ薄膜で形成することで、６０％程度の透光性を有する。この場合、光センサＰＤＡは、センサ基材２１の両面側から照射される光、例えば第１面Ｓ１側から照射される光Ｌ１及び第２面Ｓ２側から照射される光の両方を検出できる。

図５Ｂでは図示を省略するが、上部電極３４を覆って保護膜２４が設けられてもよい。保護膜は、低温（ＬＴ：Low Temperature）シリコンナイトライド（ＳｉＮｘ）や酸化アルミニウム（ＡｌＯｘ）等のパッシベーション膜であり、光センサＰＤＡを保護するために設けられている。

図５Ｂに示すように、ＴＦＴ層２２には、光センサＰＤＡに電気的に接続される第１スイッチング素子Ｔｒが設けられる。第１スイッチング素子Ｔｒは、半導体層８１、ソース電極８２、ドレイン電極８３及びゲート電極８４、８５を有する。光センサＰＤＡの下部電極３５は、絶縁層２３、２３ａに設けられたコンタクトホールＨ１１を介して、第１スイッチング素子Ｔｒのドレイン電極８３と電気的に接続される。

第１スイッチング素子Ｔｒは、半導体層８１の上側及び下側の両方にゲート電極８４、８５が設けられた、いわゆるデュアルゲート構造である。ただし、これに限定されず、第１スイッチング素子Ｔｒはトップゲート構造でもよく、ボトムゲート構造でもよい。

なお、図５Ｂでは、周辺領域ＧＡに設けられた第２スイッチング素子ＴｒＡ及び端子部７２を、模式的に示している。第２スイッチング素子ＴｒＡは、例えば、ゲート線駆動回路１５（図１参照）に設けられたスイッチング素子である。第２スイッチング素子ＴｒＡは、半導体層８６、ソース電極８７、ドレイン電極８８及びゲート電極８９を有する。第２スイッチング素子ＴｒＡは、半導体層８６の上側にゲート電極８９が設けられた、いわゆるトップゲート構造である。半導体層８６の下側で、半導体層８６とセンサ基材２１との間には、遮光層９０が設けられる。ただし、これに限定されず、第２スイッチング素子ＴｒＡはボトムゲート構造でもよく、デュアルゲート構造でもよい。

第１スイッチング素子Ｔｒの半導体層８１と、第２スイッチング素子ＴｒＡの半導体層８６とは、異なる層に設けられる。第１スイッチング素子Ｔｒの半導体層８１は、例えば酸化物半導体である。第２スイッチング素子ＴｒＡの半導体層８６は、例えばポリシリコンである。

次に、本実施形態の検出装置１の検出動作について説明する。図６は、検出装置の検出動作の一例を表すタイミング波形図である。図７は、図６におけるリセット期間の動作例を表すタイミング波形図である。図８は、図６における読み出し期間の動作例を表すタイミング波形図である。図９は、図６における行読み出し期間ＶＲに含まれる１つのゲート線の駆動期間の動作例を表すタイミング波形図である。図１０は、検出装置のセンサ部の駆動と、光源の点灯動作との関係を説明するための説明図である。

図６に示すように、検出装置１は、リセット期間Ｐｒｓｔ、露光期間Ｐｅｘ及び読み出し期間Ｐｄｅｔを有する。センサ電源電位設定回路３０は、リセット期間Ｐｒｓｔ、露光期間Ｐｅｘ及び読み出し期間Ｐｄｅｔに亘って、第１センサ電源電位ＶＤＤＳＮＳ１又は第２センサ電源電位ＶＤＤＳＮＳ２を光センサＰＤのアノードに供給する。検出装置１は、図６に示す検出動作を１フレームとして複数回繰り返し、検出領域ＡＡにおける被検出体の検出を行う。以下、検出装置１において被検出体の検出を行う期間を、「検出期間」とも称する。

第１センサ電源電位ＶＤＤＳＮＳ１又は第２センサ電源電位ＶＤＤＳＮＳ２は、光センサＰＤのアノード－カソード間に逆バイアスを印加する信号である。例えば、光センサＰＤのカソードには実質０．７５［Ｖ］の基準電位ＣＯＭがされているが、アノードに実質－１．２５［Ｖ］の第１センサ電源電位ＶＤＤＳＮＳ１を印加することにより、アノード－カソード間は実質２．０［Ｖ］で逆バイアスされる。また、アノードに実質－０．２５［Ｖ］の第２センサ電源電位ＶＤＤＳＮＳ２を印加することにより、アノード－カソード間は実質１．０［Ｖ］で逆バイアスされる。換言すれば、光センサＰＤのアノード－カソード間は、実質０．７５［Ｖ］の基準電位ＣＯＭと実質－１．２５［Ｖ］の第１センサ電源電位（第１電位）ＶＤＤＳＮＳ１との電位差によって、実質２．０［Ｖ］の逆バイアス電圧（第１電圧）が印加される。また、光センサＰＤは、実質０．７５［Ｖ］の基準電位ＣＯＭと実質－０．２５［Ｖ］の第２センサ電源電位（第２電位）ＶＤＤＳＮＳ２との電位差によって、実質１．０［Ｖ］の逆バイアス電圧（第２電圧）が印加される。

制御回路１２２は、リセット信号ＲＳＴ２を“Ｈ”とした後にゲート線駆動回路１５にスタート信号ＳＴＶおよびクロック信号ＣＫを供給し、リセット期間Ｐｒｓｔが開始する。リセット期間Ｐｒｓｔにおいて、制御回路１２２は、基準電位ＣＯＭをリセット回路１７に供給し、リセット信号ＲＳＴ２によってリセット電圧を供給するための第４スイッチング素子ＴｒＲをオンさせる。これにより各信号線ＳＧＬにはリセット電圧として基準電位ＣＯＭが供給される。基準電位ＣＯＭは、上述したように、例えば０．７５［Ｖ］とされる。

リセット期間Ｐｒｓｔにおいて、ゲート線駆動回路１５は、スタート信号ＳＴＶ、クロック信号ＣＫ及びリセット信号ＲＳＴ１に基づいて、順次ゲート線ＧＣＬを選択する。ゲート線駆動回路１５は、ゲート駆動信号Ｖｇｃｌ｛Ｖｇｃｌ（１）～Ｖｇｃｌ（Ｍ）｝をゲート線ＧＣＬに順次供給する。ゲート駆動信号Ｖｇｃｌは、高レベル電圧である電源電圧ＶＤＤと低レベル電圧である電源電圧ＶＳＳとを有するパルス状の波形を有する。図６では、Ｍ本（例えばＭ＝２５６）のゲート線ＧＣＬが設けられており、各ゲート線ＧＣＬに、ゲート駆動信号Ｖｇｃｌ（１）、…、Ｖｇｃｌ（Ｍ）が順次供給され、複数の第１スイッチング素子Ｔｒは各行毎に順次導通され、リセット電圧が供給される。リセット電圧として例えば、基準電位ＣＯＭの電圧０．７５Ｖが供給される。

具体的には、図７に示すように、ゲート線駆動回路１５は、期間Ｖ（１）において、ゲート線ＧＣＬ（１）に、高レベル電圧（電源電圧ＶＤＤ）のゲート駆動信号Ｖｇｃｌ（１）を供給する。制御回路１２２は、ゲート駆動信号Ｖｇｃｌ（１）が高レベル電圧（電源電圧ＶＤＤ）の期間に、選択信号ＡＳＷ１、…、ＡＳＷ６のいずれか１つ（図７では選択信号ＡＳＷ１）を、信号線選択回路１６に供給する。これにより、ゲート駆動信号Ｖｇｃｌ（１）により選択された部分検出領域ＰＡＡの信号線ＳＧＬが検出回路４８に接続される。この結果、第３スイッチング素子ＴｒＳと検出回路４８との間の接続配線にもリセット電圧（基準電位ＣＯＭ）が供給される。

同様に、ゲート線駆動回路１５は、期間Ｖ（２）、…、Ｖ（Ｍ－１）、Ｖ（Ｍ）において、ゲート線ＧＣＬ（２）、…、ＧＣＬ（Ｍ－１）、ＧＣＬ（Ｍ）に、それぞれ高レベル電圧のゲート駆動信号Ｖｇｃｌ（２）、…、Ｖｇｃｌ（Ｍ－１）、Ｖｇｃｌ（Ｍ）を供給する。

これにより、リセット期間Ｐｒｓｔでは、全ての部分検出領域ＰＡＡの容量素子Ｃａは、順次信号線ＳＧＬと電気的に接続されて、基準電位ＣＯＭが供給される。この結果、容量素子Ｃａの容量がリセットされる。尚、部分的にゲート線、および信号線ＳＧＬを選択することにより部分検出領域ＰＡＡのうち一部の容量素子Ｃａの容量をリセットすることも可能である。

露光するタイミングの例として、ゲート線非選択時露光制御方法と常時露光制御方法がある。ゲート線非選択時露光制御方法においては、検出対象の光センサＰＤに接続された全てのゲート線ＧＣＬにゲート駆動信号｛Ｖｇｃｌ（１）～（Ｍ）｝が順次供給され、検出対象の全ての光センサＰＤにリセット電圧が供給される。その後、検出対象の光センサＰＤに接続された全てのゲート線ＧＣＬが低電圧（第１スイッチング素子Ｔｒがオフ）になると露光が開始され、露光期間Ｐｅｘの間に露光が行われる。

露光が終了すると前述のように検出対象の光センサＰＤに接続されたゲート線ＧＣＬにゲート駆動信号｛Ｖｇｃｌ（１）～（Ｍ）｝が順次供給され、読み出し期間Ｐｄｅｔに読み出しが行われる。常時露光制御方法においては、リセット期間Ｐｒｓｔ、読み出し期間Ｐｄｅｔにおいても露光を行う制御（常時露光制御）をすることも可能である。この場合は、リセット期間Ｐｒｓｔにゲート駆動信号Ｖｇｃｌ（１）がゲート線ＧＣＬに供給された後に、露光期間Ｐｅｘ（１）が開始する。

ここで、露光期間Ｐｅｘ｛（１）・・・（Ｍ）｝とは光センサＰＤから容量素子Ｃａへ充電される期間とされる。リセット期間Ｐｒｓｔに容量素子Ｃａにチャージされた電荷が光照射によって光センサＰＤに逆方向電流（カソードからアノードへ）が流れ、容量素子Ｃａの電位差は減少する。なお、各ゲート線ＧＣＬに対応する部分検出領域ＰＡＡでの、実際の露光期間Ｐｅｘ（１）、…、Ｐｅｘ（Ｍ）は、開始のタイミング及び終了のタイミングが異なっている。

露光期間Ｐｅｘ（１）、…、Ｐｅｘ（Ｍ）は、それぞれ、リセット期間Ｐｒｓｔでゲート駆動信号Ｖｇｃｌが高レベル電圧の電源電圧ＶＤＤから低レベル電圧の電源電圧ＶＳＳに変化したタイミングで開始される。また、露光期間Ｐｅｘ（１）、…、Ｐｅｘ（Ｍ）は、それぞれ、読み出し期間Ｐｄｅｔでゲート駆動信号Ｖｇｃｌが電源電圧ＶＳＳから電源電圧ＶＤＤに変化したタイミングで終了する。各露光期間Ｐｅｘ（１）、…、Ｐｅｘ（Ｍ）の露光時間の長さは等しい。

ゲート線非選択時露光制御方法において、露光期間Ｐｅｘ｛（１）・・・（Ｍ）｝では、各部分検出領域ＰＡＡで、光センサＰＤに照射された光に応じて電流が流れる。この結果、各容量素子Ｃａに電荷が蓄積される。

読み出し期間Ｐｄｅｔが開始する前のタイミングで、制御回路１２２は、リセット信号ＲＳＴ２を低レベル電圧にする。これにより、リセット回路１７の動作が停止する。尚、リセット信号はリセット期間Ｐｒｓｔのみ高レベル電圧としてもよい。読み出し期間Ｐｄｅｔでは、リセット期間Ｐｒｓｔと同様に、ゲート線駆動回路１５は、ゲート線ＧＣＬにゲート駆動信号Ｖｇｃｌ（１）、…、Ｖｇｃｌ（Ｍ）を順次供給する。

具体的には、図８に示すように、ゲート線駆動回路１５は、行読み出し期間ＶＲ（１）において、ゲート線ＧＣＬ（１）に、高レベル電圧（電源電圧ＶＤＤ）のゲート駆動信号Ｖｇｃｌ（１）を供給する。制御回路１２２は、ゲート駆動信号Ｖｇｃｌ（１）が高レベル電圧（電源電圧ＶＤＤ）の期間に、選択信号ＡＳＷ１、…、ＡＳＷ６を、信号線選択回路１６に順次供給する。これにより、ゲート駆動信号Ｖｇｃｌ（１）により選択された部分検出領域ＰＡＡの信号線ＳＧＬが順次、又は同時に検出回路４８に接続される。この結果、検出信号Ｖｄｅｔが部分検出領域ＰＡＡごとに検出回路４８に供給される。

同様に、ゲート線駆動回路１５は、行読み出し期間ＶＲ（２）、…、ＶＲ（Ｍ－１）、ＶＲ（Ｍ）において、ゲート線ＧＣＬ（２）、…、ＧＣＬ（Ｍ－１）、ＧＣＬ（Ｍ）に、それぞれ高レベル電圧のゲート駆動信号Ｖｇｃｌ（２）、…、Ｖｇｃｌ（Ｍ－１）、Ｖｇｃｌ（Ｍ）を供給する。すなわち、ゲート線駆動回路１５は、行読み出し期間ＶＲ（１）、ＶＲ（２）、…、ＶＲ（Ｍ－１）、ＶＲ（Ｍ）ごとに、ゲート線ＧＣＬにゲート駆動信号Ｖｇｃｌを供給する。各ゲート駆動信号Ｖｇｃｌが高レベル電圧となる期間ごとに、信号線選択回路１６は選択信号ＡＳＷに基づいて、順次信号線ＳＧＬを選択する。信号線選択回路１６は、信号線ＳＧＬごとに順次、１つの検出回路４８に接続する。これにより、読み出し期間Ｐｄｅｔで、検出装置１は、全ての部分検出領域ＰＡＡの検出信号Ｖｄｅｔを検出回路４８に出力することができる。

以下、図９を参照して、図６における１つのゲート駆動信号Ｖｇｃｌ（ｊ）の供給期間である行読み出し期間ＶＲ中の動作例について説明する。図６では、最初のゲート駆動信号Ｖｇｃｌ（１）に行読み出し期間ＶＲの符号を付しているが、他のゲート駆動信号Ｖｇｃｌ（２）、…、Ｖｇｃｌ（Ｍ）についても同様である。ｊは、１からＭのいずれかの自然数である。

図９および図４に示すように、第３スイッチング素子ＴｒＳの出力（Ｖｏｕｔ）は予め基準電位（Ｖｒｅｆ）電圧にリセットされている。基準電位（Ｖｒｅｆ）電圧はリセット電圧とされ、例えば０．７５［Ｖ］とされる。次にゲート駆動信号Ｖｇｃｌ（ｊ）がハイレベルとなり当該行の第１スイッチング素子Ｔｒがオンし、各行の信号線ＳＧＬは当該部分検出領域ＰＡＡの容量（容量素子Ｃａ）に蓄積された電荷に応じた電圧になる。

ゲート駆動信号Ｖｇｃｌ（ｊ）の立ち上がりから期間ｔ１の経過後、選択信号ＡＳＷ（ｋ）がハイになる期間ｔ２が生じる。選択信号ＡＳＷ（ｋ）がハイになって第３スイッチング素子ＴｒＳがオンすると、当該第３スイッチング素子ＴｒＳを介して検出回路４８と接続されている部分検出領域ＰＡＡの容量（容量素子Ｃａ）に充電された電荷により、第３スイッチング素子ＴｒＳの出力（Ｖｏｕｔ）（図４参照）が当該部分検出領域ＰＡＡの容量（容量素子Ｃａ）に蓄積された電荷に応じた電圧に変化する（期間ｔ３）。図９の例では期間ｔ３のようにこの電圧はリセット電圧から下がっている。

その後、スイッチＳＳＷがオン（ＳＳＷ信号のハイレベルの期間ｔ４）すると当該部分検出領域ＰＡＡの容量（容量素子Ｃａ）に蓄積された電荷が検出回路４８の検出信号増幅部４２の容量（容量素子Ｃｂ）へ電荷が移動し、検出信号増幅部４２の出力電圧は容量素子Ｃｂに蓄積された電荷に応じた電圧となる。このとき検出信号増幅部４２の反転入力部はオペアンプのイマジナリショート電位となるため、基準電位（Ｖｒｅｆ）に戻っている。検出信号増幅部４２の出力電圧はＡ／Ｄ変換部４３で読み出す。

図９の例では、各列の信号線ＳＧＬに対応する選択信号ＡＳＷ（ｋ）、ＡＳＷ（ｋ＋１）、…の波形がハイになって第３スイッチング素子ＴｒＳを順次オンさせ、同様の動作を順次行うことで当該ゲート線ＧＣＬに接続された部分検出領域ＰＡＡの容量（容量素子Ｃａ）に蓄積された電荷を順次読み出している。なお図９におけるＡＳＷ（ｋ）、ＡＳＷ（ｋ＋１）…は、例えば、図９におけるＡＳＷ１からＡＳＷ６のいずれかである。

具体的には、スイッチＳＳＷがオンになる期間ｔ４が生じると、部分検出領域ＰＡＡの容量（容量素子Ｃａ）から検出回路４８の検出信号増幅部４２の容量（容量素子Ｃｂ）へ電荷が移動する。このとき検出信号増幅部４２の非反転入力（＋）は、基準電位（Ｖｒｅｆ）電圧（例えば、０．７５［Ｖ］）にバイアスされている。このため、検出信号増幅部４２の入力間のイマジナリショートにより第３スイッチング素子ＴｒＳの出力（Ｖｏｕｔ）も基準電位（Ｖｒｅｆ）電圧になる。

また、容量素子Ｃｂの電圧は、選択信号ＡＳＷ（ｋ）に応じて第３スイッチング素子ＴｒＳがオンした箇所の部分検出領域ＰＡＡの容量（容量素子Ｃａ）に蓄積された電荷に応じた電圧となる。検出信号増幅部４２の出力は、イマジナリショートによって第３スイッチング素子ＴｒＳの出力（Ｖｏｕｔ）が基準電位（Ｖｒｅｆ）電圧になった後に、容量素子Ｃｂの容量に応じた電圧になり、この出力電圧をＡ／Ｄ変換部４３で読み取る。なお、容量素子Ｃｂの電圧とは、例えば、容量素子Ｃｂを構成するコンデンサに設けられる２つの電極間の電圧である。

なお、期間ｔ１は、例えば２０［μｓ］である。期間ｔ２は、例えば６０［μｓ］である。期間ｔ３は、例えば４４．７［μｓ］である。期間ｔ４は、例えば０．９８［μｓ］である。

図１０に示すように、期間ｔ（１）、期間ｔ（２）のそれぞれにおいて、検出装置１は、上述したリセット期間Ｐｒｓｔ、露光期間Ｐｅｘ｛（１）・・・（Ｍ）｝及び読み出し期間Ｐｄｅｔを実行する。リセット期間Ｐｒｓｔ及び読み出し期間Ｐｄｅｔにおいて、ゲート線駆動回路１５は、ゲート線ＧＣＬ（１）からゲート線ＧＣＬ（Ｍ）まで順次走査する。以下の説明において、各期間ｔでの検出、すなわち、リセット期間Ｐｒｓｔ及び読み出し期間Ｐｄｅｔでゲート線ＧＣＬ（１）からゲート線ＧＣＬ（Ｍ）まで走査され、各列の信号線ＳＧＬから検出信号Ｖｄｅｔを取得する検出を、１フレームの検出と表す。

期間ｔ（１）及び期間ｔ（２）に連続して、光源（第１光源６１又は第２光源６２）が点灯される。制御回路１２２は、検出対象に応じて光源の点灯、非点灯を制御することができる。たとえば、制御回路１２２は、期間ごとに第１光源６１及び第２光源６２の点灯、非点灯を切り換えてもよいし、いずれか一方を連続して点灯してもよい。

なお、図６から図１０では、ゲート線駆動回路１５がゲート線ＧＣＬを個別に選択する例を示したが、これに限定されない。ゲート線駆動回路１５は、２以上の所定数のゲート線ＧＣＬを同時に選択し、所定数のゲート線ＧＣＬごとに順次ゲート駆動信号Ｖｇｃｌを供給してもよい。また、信号線選択回路１６も、２以上の所定数の信号線ＳＧＬを同時に１つの検出回路４８に接続してもよい。また更には、ゲート線駆動回路１５は、複数のゲート線ＧＣＬを間引いて走査してもよい。

ここで、光センサＰＤ（ＯＰＤ：Organic Photo Diode）が形成される有機半導体層にバラツキが生じた場合、ＯＰＤの特性にバラツキが生じて検出精度が低下する可能性がある。図１１Ａ及び図１１Ｂは、各部分検出領域におけるＡＦＥ信号出力レベルを検出領域において可視化した例を示す図である。図１１Ａは、ＯＰＤの特性にバラツキが生じた場合のＡＦＥ信号出力レベルを検出領域ＡＡにおいて可視化した例を示している。図１１Ｂは、ＯＰＤの特性のバラツキが少ない場合の理想的なＡＦＥ信号出力レベルを検出領域ＡＡにおいて可視化した例を示している。図１１Ａ及び図１１Ｂでは、光源（例えば、実施形態に係る検出装置１の第１光源６１及び第２光源６２）を消灯し、検出領域ＡＡにおいて各部分検出領域ＰＡＡのＯＰＤ（光センサＰＤ）を２．０［Ｖ］で逆バイアスした状態でのＡＦＥ信号出力レベルを可視化した例を示している。

有機半導体層のバラツキが生じた場合、検出領域ＡＡの各部分検出領域ＰＡＡにおいてＡＦＥ信号出力レベルにバラツキが生じ、図１１Ａに示すように、比較的暗い領域と比較的明るい領域とが生じて検出領域ＡＡ内でムラが生じる。以下、比較的暗い領域を「暗部領域ＤＡＡ」と称し、比較的明るい領域を「明部領域ＢＲＡ」と称する。

図１２Ａは、図１１ＡのＡＦＥ信号出力レベルをヒストグラムで示した図である。図１２Ｂは、図１１ＢのＡＦＥ信号出力レベルをヒストグラムで示した図である。

図１２Ａに示すように、図１１Ａでは、検出領域ＡＡの各部分検出領域ＰＡＡにおけるＡＦＥ信号出力レベルのバラツキが大きく、ＡＦＥ信号出力レベルが高出力側にも及んでいる。

これに対し、検出領域ＡＡの各部分検出領域ＰＡＡにおけるＡＦＥ信号出力レベルのバラツキが小さい場合、図１１Ｂに示すように、検出領域ＡＡ内のムラが抑制され、図１２Ｂに示すように、暗部領域ＤＡＡが主体となっている。

図１３は、ＯＰＤに印加する逆バイアス電圧を変化させたときのＡＦＥ信号出力レベルの変化を示す図である。図１３において、実線は検出領域ＡＡの暗部領域ＤＡＡに属する部分検出領域ＰＡＡのＡＦＥ信号出力レベルの変化を示し、破線は検出領域ＡＡの明部領域ＢＲＡに属する部分検出領域ＰＡＡのＡＦＥ信号出力レベルの変化を示している。

図１３に示すように、暗部領域ＤＡＡでは、ＡＦＥ信号出力レベルが０［Ｖ］から５［Ｖ］までほぼ一定であるが、明部領域ＢＲＡでは、０［Ｖ］から５［Ｖ］までの範囲でＡＦＥ信号出力レベルが変動している。具体的には、明部領域ＢＲＡでは、０［Ｖ］から５［Ｖ］まで変化させる過程において、徐々にＡＦＥ信号出力レベルが大きくなっている。

図１４は、光源のＯＮ／ＯＦＦによるＡＦＥ信号出力レベルの追従性を示す図である。図１４において、実線は検出領域ＡＡの暗部領域ＤＡＡに属する部分検出領域のＡＦＥ信号出力レベルの変化を示し、破線は検出領域ＡＡの明部領域ＢＲＡに属する部分検出領域のＡＦＥ信号出力レベルの変化を示している。

図１４に示すように、明部領域ＢＲＡでは、光源をオフからオンに制御したときのターンオン時間、及び、光源をオンからオフに制御したときのターンオフ時間が、暗部領域ＤＡＡよりも長くなっている。具体的には、例えば、生体に関する情報として脈拍や脈波等を取得するようなケースでは、特に、ターンオフ時間が長くなると、検出精度が大幅に低下することが考えられる。

図１５は、明部領域ＢＲＡにおいてＯＰＤ逆バイアス電圧を変化させたときのターンオフ時間の変化を示す図である。明部領域ＢＲＡにおいてＯＰＤ逆バイアス電圧を変化させたときのターンオフ時間の変化、すなわち光応答は、図１５に示すように、ＯＰＤ逆バイアス電圧に依存して変化する。このため、ＯＰＤ逆バイアス電圧を変化させることで、光応答の応答遅延が軽減する可能性がある。図１５に示す例では、ＯＰＤ逆バイアス電圧を２［Ｖ］から１［Ｖ］にすると、ターンオフ時間が大幅に短縮している。また、図１３に示すように、ＯＰＤ逆バイアス電圧を２［Ｖ］から１［Ｖ］にすると、明部領域ＢＲＡにおけるＡＦＥ信号出力レベルが暗部領域ＤＡＡにおけるＡＦＥ信号出力レベルに近づく。

本実施形態では、部分検出領域ＰＡＡごとに、すなわち、光センサＰＤごとに、検出期間において光センサＰＤに印加する逆バイアス電圧を異なる値とする。具体的には、暗部領域ＤＡＡでは、光センサＰＤに印加する逆バイアス電圧（第１電圧）を２［Ｖ］とし、明部領域ＢＲＡでは、光センサＰＤに印加する逆バイアス電圧（第２電圧）を１［Ｖ］とする。これにより、検出期間における検出領域ＡＡ全体のＡＦＥ信号出力レベルのバラツキを抑制することができる。

以下、検出期間において検出領域ＡＡ全体のＡＦＥ信号出力レベルのバラツキを抑制する構成及び動作について説明する。

図１６は、センサ電源供給回路の回路構成の一例を示す図である。図１７は、センサ電源制御回路の回路構成の一例を示す図である。

図１６に示すように、センサ電源供給回路３００は、例えば、センサ電源電位設定回路３０に設けられる。センサ電源供給回路３００は、第１スイッチトランジスタ３０１と、第２スイッチトランジスタ３０２と、論理反転回路３０３と、を含む。

また、図１７に示すように、センサ電源制御回路４００は、例えば、検出部４０に設けられる。センサ電源制御回路４００は、ＡＦＥ信号出力レベル検出部４０１と、閾値生成部４０２と、比較判定部４０３と、センサ電源制御信号出力部４０４と、記憶部４０５と、を含む。

ＡＦＥ信号出力レベル検出部４０１、閾値生成部４０２、比較判定部４０３、及びセンサ電源制御信号出力部４０４の機能は、例えば、信号処理部４４に統合されてもよい。また、記憶部４０５の機能は、例えば、記憶部４６に統合されてもよい。

センサ電源供給回路３００には、電源回路１２３から第１センサ電源電位ＶＤＤＳＮＳ１及び第２センサ電源電位ＶＤＤＳＮＳ２が供給されている。本開示において、第１センサ電源電位ＶＤＤＳＮＳ１は－１．２５［Ｖ］とされる。また、本開示において、第２センサ電源電位ＶＤＤＳＮＳ２は－０．２５［Ｖ］とされる。

センサ電源制御回路４００は、後述するセンサ電源電位設定処理において、各部分検出領域ＰＡＡに対応する光センサＰＤのセンサ電源電位を設定し、これらの設定値を含むセンサ電源電位設定情報をセンサ電源制御信号ＶＤＤＳＮＳＣＴＲＬとしてセンサ電源供給回路３００に出力する。

センサ電源供給回路３００は、上述した検出処理において、センサ電源制御回路４００から出力されたセンサ電源制御信号ＶＤＤＳＮＳＣＴＲＬに基づき、各部分検出領域ＰＡＡに対応する光センサＰＤに、それぞれ、第１センサ電源電位ＶＤＤＳＮＳ１又は第２センサ電源電位ＶＤＤＳＮＳ２のいずれか一方を出力する。

具体的に、センサ電源供給回路３００は、各部分検出領域ＰＡＡに対応する光センサＰＤのセンサ電源電位設定値が“Ｈ”であるとき、検出期間において当該光センサＰＤに第１センサ電源電位ＶＤＤＳＮＳ１を供給する。また、センサ電源供給回路３００は、各部分検出領域ＰＡＡに対応する光センサＰＤのセンサ電源電位設定値が“Ｌ”であるとき、検出期間において当該光センサＰＤに第２センサ電源電位ＶＤＤＳＮＳ２を供給する。これにより、検出期間において検出処理を行う際の検出領域ＡＡ全体のＡＦＥ信号出力レベルのバラツキを抑制することができる。

図１８は、センサ電源電位設定処理の一例を示すフローチャートである。本開示において、検出装置１は、上述した検出期間とは異なる、センサ電源電位ＶＤＤＳＮＳの設定を行う設定期間が設けられる。この設定期間において、図１８に示すセンサ電源電位設定処理が実施される。図１９は、検出期間と設定期間との関係を示す図である。図１９に示すように、設定期間では、光源（第１光源６１及び第２光源６２）を消灯する。

図１１Ａ及び図１２Ａに示すＡＦＥ信号出力レベルのバラツキは、一定ではなく経時変化する。このため、図１９に示すように、例えば外部のホストデバイスから適宜入力されるＯＰＤ電圧設定処理指令に基づき、図１８に示すセンサ電源電位設定処理を実施する（設定期間を設ける）態様であることが望ましい。また、図１９に示すように、例えば検出装置１の電源投入時において、図１８に示すセンサ電源電位設定処理を実施する（設定期間を設ける）態様であっても良い。以下の説明では、制御回路１２２から出力されるＯＰＤ電圧設定処理指令に基づき、図１８に示すセンサ電源電位設定処理を実施する（設定期間を設ける）態様について説明する。

外部のホストデバイスからＯＰＤ電圧設定処理指令が出力されると（ステップＳ１）、制御回路１２２は、第１光源６１及び第２光源６２に制御信号を供給して、第１光源６１及び第２光源６２を消灯する（ステップＳ２）。ここで、ＯＰＤ電圧設定処理指令が出力された時点で第１光源６１及び第２光源６２が消灯している場合、ステップＳ２の処理を省略する。

この時点において、センサ電源制御回路４００のセンサ電源制御信号出力部４０４は、センサ電源供給回路３００から出力される、検出領域ＡＡの各部分検出領域ＰＡＡに対応する全ての光センサＰＤのセンサ電源電位を第１センサ電源電位ＶＤＤＳＮＳ１（－１．２５［Ｖ］）とすべく、検出領域ＡＡにおける全ての光センサＰＤに対するセンサ電源制御信号ＶＤＤＳＮＳＣＴＲＬの設定値を“Ｈ”とする。これにより、検出領域ＡＡの各部分検出領域ＰＡＡに対応する全ての光センサＰＤが２．０［Ｖ］に逆バイアスされる。

ＡＦＥ信号出力レベル検出部４０１は、検出回路４８から出力されるＡＦＥ出力信号レベルＡＦＥＳＩＧ（ｎ，ｍ）（図４参照）を検出し（ステップＳ１０１）、当該ＡＦＥ出力信号レベルＡＦＥＳＩＧ（ｎ，ｍ）を記憶部４０５に順次記憶する（ステップＳ１０２）。

ＡＦＥ信号出力レベル検出部４０１は、検出領域ＡＡの各部分検出領域ＰＡＡに対応する全てのＡＦＥ出力信号レベルＡＦＥＳＩＧ（ｎ，ｍ）が記憶されたか否かを判定する（ステップＳ１０３）。検出領域ＡＡの各部分検出領域ＰＡＡに対応する全てのＡＦＥ出力信号レベルＡＦＥＳＩＧ（ｎ，ｍ）が記憶されていない場合（ステップＳ１０３；Ｎｏ）、検出領域ＡＡの各部分検出領域ＰＡＡに対応する全てのＡＦＥ出力信号レベルＡＦＥＳＩＧ（ｎ，ｍ）が記憶されるまで（ステップＳ１０３；Ｙｅｓ）、ステップＳ１０１及びステップＳ１０２の処理を繰り返す。

図２０は、ＡＦＥ出力信号レベル情報の一例を示す図である。

検出領域ＡＡの各部分検出領域ＰＡＡに対応する全てのＡＦＥ出力信号レベルＡＦＥＳＩＧ（ｎ，ｍ）が記憶されると（ステップＳ１０３；Ｙｅｓ）、図２０に示すＡＦＥ出力信号レベル情報が生成される。閾値生成部４０２は、記憶部４０５に記憶されたＡＦＥ出力信号レベル情報を読み出し（Ｓ１０４）、ＡＦＥ出力信号レベルＡＦＥＳＩＧ（ｎ，ｍ）に対する閾値ＡＦＥｔｈを算出する（ステップＳ１０５）。

図２１は、ＡＦＥ出力信号レベルに対する閾値の一例を示す図である。閾値生成部４０２は、例えば、検出領域ＡＡの各部分検出領域ＰＡＡに対応する全ての光センサＰＤを１００［％］としたとき、例えば、上位１０［％］に相当するＡＦＥ出力信号レベルＡＦＥＳＩＧ（ｎ，ｍ）の下限値を、閾値ＡＦＥｔｈとして設定する。すなわち、閾値生成部４０２は、ＡＦＥ出力信号レベルＡＦＥＳＩＧ（ｎ，ｍ）が閾値ＡＦＥｔｈ以上となる明部領域ＢＲＡに属する部分検出領域ＰＡＡの数と、ＡＦＥ出力信号レベルＡＦＥＳＩＧ（ｎ，ｍ）が閾値ＡＦＥｔｈ未満となる暗部領域ＤＡＡに属する部分検出領域ＰＡＡの数と、の比率が所定値（例えば、１：９）となるように、閾値ＡＦＥｔｈを設定する。なお、本開示における閾値ＡＦＥｔｈの算出手法あるいは設定手法、設定値については一例であり、これに限定されない。

閾値生成部４０２は、算出した閾値ＡＦＥｔｈを記憶部４０５に記憶する（ステップＳ１０６）。

比較判定部４０３は、記憶部４０５に記憶された閾値ＡＦＥｔｈを読み出し（ステップＳ１０７）、図２０に示すＡＦＥ出力信号レベル情報から、検出領域ＡＡの各部分検出領域ＰＡＡに対応する全てのＡＦＥ出力信号レベルＡＦＥＳＩＧ（ｎ，ｍ）を順次読み出して（ステップＳ１０８）、読み出したＡＦＥ出力信号レベルＡＦＥＳＩＧ（ｎ，ｍ）が閾値ＡＦＥｔｈ以上であるか否かを判定する（ステップＳ１０９）。

ＡＦＥ出力信号レベルＡＦＥＳＩＧ（ｎ，ｍ）が閾値ＡＦＥｔｈ以上である場合（ステップＳ１０９；Ｙｅｓ）、比較判定部４０３は、当該ＡＦＥ出力信号レベルＡＦＥＳＩＧ（ｎ，ｍ）に対応する部分検出領域ＰＡＡの光センサＰＤのセンサ電源電位設定値を“Ｌ”として（ステップＳ１１０）、当該センサ電源電位設定値を記憶部４０５に記憶する（ステップＳ１１２）。

ＡＦＥ出力信号レベルＡＦＥＳＩＧ（ｎ，ｍ）が閾値ＡＦＥｔｈ未満である場合（ステップＳ１０９；Ｎｏ）、比較判定部４０３は、当該ＡＦＥ出力信号レベルＡＦＥＳＩＧ（ｎ，ｍ）に対応する部分検出領域ＰＡＡの光センサＰＤのセンサ電源電位設定値を“Ｈ”として（ステップＳ１１１）、当該センサ電源電位設定値を記憶部４０５に記憶する（ステップＳ１１２）。

比較判定部４０３は、検出領域ＡＡの各部分検出領域ＰＡＡに対応する全ての光センサＰＤのセンサ電源電位設定値が記憶されたか否かを判定する（ステップＳ１１３）。検出領域ＡＡの各部分検出領域ＰＡＡに対応する全ての光センサＰＤのセンサ電源電位設定値が記憶されていない場合（ステップＳ１１３；Ｎｏ）、検出領域ＡＡの各部分検出領域ＰＡＡに対応する全ての光センサＰＤのセンサ電源電位設定値が記憶されるまで（ステップＳ１１３；Ｙｅｓ）、ステップＳ１０８からステップＳ１１２までの処理を繰り返す。

図２２は、センサ電源電位設定情報の一例を示す図である。

検出領域ＡＡの各部分検出領域ＰＡＡに対応する全ての光センサＰＤのセンサ電源電位設定値が記憶されると（ステップＳ１１３；Ｙｅｓ）、センサ電源電位設定処理を終了する。これにより、図２２に示すセンサ電源電位設定情報が生成される。

上述した検出処理において、図１８に示すセンサ電源電位設定処理において設定されたセンサ電源電位設定情報をセンサ電源制御信号ＶＤＤＳＮＳＣＴＲＬとしてセンサ電源供給回路３００に出力することにより、センサ電源供給回路３００は、各部分検出領域ＰＡＡに対応する光センサＰＤのセンサ電源電位設定値が“Ｈ”であるとき、当該光センサＰＤに第１センサ電源電位ＶＤＤＳＮＳ１を供給する。これにより、暗部領域ＤＡＡに含まれる光センサＰＤは、２．０［Ｖ］で逆バイアスされる。

また、センサ電源供給回路３００は、各部分検出領域ＰＡＡに対応する光センサＰＤのセンサ電源電位設定値が“Ｌ”であるとき、当該光センサＰＤに第２センサ電源電位ＶＤＤＳＮＳ２を供給する。これにより、明部領域ＢＲＡに含まれる光センサＰＤは、１．０［Ｖ］で逆バイアスされる。

このように、実施形態に係る検出装置１では、検出処理において、暗部領域ＤＡＡに含まれる光センサＰＤが２．０［Ｖ］で逆バイアスされ、明部領域ＢＲＡに含まれる光センサＰＤが１．０［Ｖ］で逆バイアスされる。これにより、検出処理を行う際の検出領域ＡＡにおけるＡＦＥ信号出力レベルのバラツキを抑制することができ、検出装置１の検出精度や撮像特性を向上させることができる。

なお、上述した実施形態では、センサ電源供給回路３００がセンサ電源電位設定回路３０に設けられる例を示したが、センサ電源供給回路３００は、例えば各部分検出領域ＰＡＡにそれぞれ設けられる態様であっても良い。この場合、センサ電源電位設定回路３０は、センサ電源制御信号ＶＤＤＳＮＳＣＴＲＬに基づき、各部分検出領域ＰＡＡに対応するセンサ電源供給回路３００にそれぞれセンサ電源電位設定値を出力可能な態様とし、電源回路１２３から各部分検出領域ＰＡＡに対して第１センサ電源電位ＶＤＤＳＮＳ１及び第２センサ電源電位ＶＤＤＳＮＳ２を供給する態様であれば良い。また、センサ電源電位設定回路３０は、センサ電源制御信号ＶＤＤＳＮＳＣＴＲＬに基づき各部分検出領域ＰＡＡに対応するセンサ電源電位設定値を記憶する記憶部を有する態様であっても良い。このようにすれば、検出処理を行うごとにセンサ電源制御信号ＶＤＤＳＮＳＣＴＲＬを出力する必要がなく、処理を簡略化することができる。

また、上述した実施形態では、センサ電源制御回路４００が検出部４０に設けられる例を示したが、センサ電源制御回路４００は、例えば検出制御部１１に設けられる態様であっても良い。この場合、検出部４０の検出回路４８からＡＦＥ出力信号レベルＡＦＥＳＩＧ（ｎ，ｍ）を検出制御部１１に出力する態様であれば良い。また、センサ電源制御回路４００は、検出部４０や検出制御部１１とは独立した態様であっても良い。

また、上述した実施形態では、センサ電源供給回路３００がセンサ電源電位設定回路３０に設けられる例を示したが、センサ電源供給回路３００は、第１方向Ｄｘに沿って並ぶ部分検出領域ＰＡＡを含む領域ごとに設けられても良いし、第２方向Ｄｙに沿って並ぶ部分検出領域ＰＡＡを含む領域ごとに設けられても良い。あるいは、センサ電源供給回路３００は、第１方向Ｄｘ及び第２方向Ｄｙに部分検出領域ＰＡＡがそれぞれ複数個並んだ所定の領域ごとに設けられても良い。この場合、これらの領域内のＡＦＥＳＩＧの値が閾値ＡＦＥＴｈ以上となる部分検出領域ＰＡＡの数が所定数以上の場合には、当該領域内の部分検出領域ＰＡＡの光センサＰＤのセンサ電源電位設定値を“Ｌ”とし、所定数未満の場合には、当該領域内の部分検出領域ＰＡＡの光センサＰＤのセンサ電源電位設定値を“Ｈ”とするようにしても良い。

さらには、例えばセンサ電源制御回路４００から、各部分検出領域ＰＡＡに設けられたセンサ電源供給回路３００にセンサ電源電位設定値を直接出力する態様であっても良い。

なお、上述した実施形態は、各構成要素を適宜組み合わせることが可能である。また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。

１ 検出装置
１０ センサ部
１１ 検出制御部
１５ ゲート線駆動回路
１６ 信号線選択回路
１７ リセット回路
２１ センサ基材
３０ センサ電源電位設定回路
４０ 検出部
４８ 検出回路
６１ 第１光源
６２ 第２光源
１２２ 制御回路
１２３ 電源回路
３００ センサ電源供給回路
３０１ 第１スイッチトランジスタ
３０２ 第２スイッチトランジスタ
３０３ 論理反転回路
４００ センサ電源制御回路
４０１ ＡＦＥ信号出力レベル検出部
４０２ 閾値生成部
４０３ 比較判定部
４０４ センサ電源制御信号出力部
４０５ 記憶部
ＡＡ 検出領域
ＢＲＡ 明部領域
ＤＡＡ 暗部領域
ＧＡ 周辺領域
ＧＣＬ ゲート線
ＰＤ，ＰＤＡ 光センサ（フォトダイオード）
ＰＡＡ 部分検出領域
ＳＧＬ 信号線
ＶＤＤＳＮＳ１ 第１センサ電源電位（第１電位）
ＶＤＤＳＮＳ２ 第２センサ電源電位（第２電位）

Claims (5)

1. 所定の検出期間に検出領域における被検出体の情報を検出する複数のフォトダイオードと、
   複数の前記フォトダイオードにそれぞれ印加する逆バイアス電圧を個別に制御する電源制御回路と、
   前記電源制御回路からの制御信号に基づき、前記逆バイアス電圧が第１電圧となる第１電位、又は、前記逆バイアス電圧が前記第１電圧よりも小さい第２電圧となる第２電位を、複数の前記フォトダイオードごとに供給する複数の電源供給回路と、
   を備え、
   前記フォトダイオードは、前記検出領域の複数の部分検出領域ごとに設けられ、
   前記電源制御回路は、
   前記検出期間とは異なる設定期間において、複数の前記フォトダイオードに前記第１電位を供給した際に複数の前記部分検出領域から出力される信号の出力レベルを検出し、
   前記検出期間において、前記信号の出力レベルが所定の閾値以上である部分検出領域のフォトダイオードに前記第２電位を供給するように前記電源供給回路を制御する、
   検出装置。
2. 前記電源制御回路は、
   前記設定期間において、前記信号の出力レベルが前記閾値以上となる部分検出領域の数と、前記信号の出力レベルが前記閾値未満となる部分検出領域の数と、の比率が所定値となるように、前記閾値を設定する、
   請求項１に記載の検出装置。
3. 前記第２電圧は、前記第１電圧の略半値である、
   請求項１又は２に記載の検出装置。
4. 電源投入時に前記設定期間が設けられる、
   請求項１から３の何れか一項に記載の検出装置。
5. 外部からの電圧設定処理指令に基づき、前記設定期間が設けられる、
   請求項１から４の何れか一項に記載の検出装置。

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