KR20050008538A - 비휘발성 메모리소자의 구동방법, 반도체 기억장치, 및 이반도체 기억장치를 포함하는 액정표시장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 169
- 238000000034 method Methods 0.000 title claims abstract description 83
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 19
- 238000003860 storage Methods 0.000 title claims description 82
- 230000015654 memory Effects 0.000 claims description 193
- 239000000758 substrate Substances 0.000 claims description 65
- 238000009792 diffusion process Methods 0.000 claims description 58
- 230000002093 peripheral effect Effects 0.000 claims description 17
- 239000010410 layer Substances 0.000 description 214
- 238000007667 floating Methods 0.000 description 58
- 230000008569 process Effects 0.000 description 46
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 38
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 26
- 229910052814 silicon oxide Inorganic materials 0.000 description 26
- 229910052581 Si3N4 Inorganic materials 0.000 description 22
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 22
- 239000012535 impurity Substances 0.000 description 13
- 230000008859 change Effects 0.000 description 12
- 238000005530 etching Methods 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 238000009825 accumulation Methods 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 8
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000002360 preparation method Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
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- G11—INFORMATION STORAGE
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H—ELECTRICITY
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
Description
Claims (12)
- 반도체 기판, 상기 반도체 기판상에 구비된 하나 이상의 섬형상 반도체층, 상기 섬형상 반도체층의 둘레면을 부분적으로 또는 전체적으로 둘러싸는 전하축적층과 제어게이트를 가지는 하나 이상의 메모리셀, 상기 메모리셀과 상기 반도체 기판 사이에 구비되고 제1절연층 및 제1선택게이트를 가지는 제1선택트랜지스터, 상기 메모리셀과 상기 제1선택트랜지스터를 구비한 상기 섬형상 반도체층과 상기 반도체 기판 사이에 소스로서 구비되어 상기 섬형상 반도체층을 상기 반도체 기판으로부터 전기적으로 절연하기 위한 소스확산층, 상기 메모리셀에 대해 상기 소스확산층의 반대측의 섬형상 반도체층의 끝면에 드레인으로서 구비된 드레인 확산층, 및 상기 메모리셀과 상기 드레인 확산층 사이에 구비되고 제2절연층과 제2선택게이트를 가지는 제2선택트랜지스터를 포함하는 비휘발성 메모리소자의 구동방법으로서,상기 드레인과 상기 제1선택게이트에 네거티브인 제1전압을 인가하고, 상기 제2선택게이트에 포지티브인 제2전압을 인가하며, 상기 소스에 0V 또는 포지티브인 제3전압을 인가하는 단계; 및상기 제2전압보다 높은 포지티브인 제4전압을 상기 메모리셀의 상기 제어게이트에 인가하는 단계를 포함하며,이에 의해 상기 전하축적층 내에 전하가 주입되는 것을 특징으로 하는 비휘발성 메모리소자의 구동방법.
- 제1항에 있어서, 상기 드레인에 포지티브인 제5전압을 인가하고, 상기 제2선택게이트와 상기 메모리셀의 상기 제어게이트에 상기 제5전압보다 높은 포지티브인 제6전압을 인가하며, 상기 소스와 상기 제1선택게이트에 0V 또는 포지티브인 제7전압을 인가하는 프리차징 단계; 및상기 프리차징 단계 후에 상기 제어게이트에 네거티브인 제8전압을 인가하는 전하방출단계를 더 포함하고,이에 의해 상기 전하가 상기 전하축적층으로부터 방출되는 것을 특징으로 하는 비휘발성 메모리소자의 구동방법.
- 제1항에 있어서, 상기 소스에 포지티브인 제5전압을 인가하고, 상기 제1선택게이트와 상기 메모리셀의 상기 제어게이트에 상기 제5전압보다 높은 포지티브인 제6전압을 인가하며, 상기 드레인과 상기 제2선택게이트에 0V 또는 포지티브인 제7전압을 인가하는 프리차징 단계; 및상기 프리차징 단계 후에 상기 제어게이트에 네거티브인 제8전압을 인가하는 전하방출단계를 더 포함하고,이에 의해 상기 전하가 상기 전하축적층으로부터 방출되는 것을 특징으로 하는 비휘발성 메모리소자의 구동방법.
- 제1항에 있어서, 상기 드레인과 상기 소스에 포지티브인 제5전압을 인가하고, 상기 제1선택게이트, 제2선택게이트, 및 상기 메모리셀의 상기 제어게이트에 상기 제5전압보다 높은 포지티브인 제6전압을 인가하는 프리차징 단계; 및상기 프리차징 단계 후에 상기 제어게이트에 네거티브인 제7전압을 인가하는 전하방출단계를 더 포함하고,이에 의해 상기 전하가 상기 전하축적층으로부터 방출되는 것을 특징으로 하는 비휘발성 메모리소자의 구동방법.
- 반도체 기판, 상기 반도체 기판상에 구비된 하나 이상의 섬형상 반도체층, 상기 섬형상 반도체층의 둘레면을 부분적으로 또는 전체적으로 둘러싸는 전하축적층과 제어게이트를 가지는 하나 이상의 메모리셀, 상기 메모리셀과 상기 반도체 기판 사이에 구비되고 절연층과 선택게이트를 가지는 선택트랜지스터, 상기 메모리셀과 상기 선택트랜지스터를 구비한 상기 섬형상 반도체층과 상기 반도체 기판 사이에 소스로서 구비되어 상기 섬형상 반도체층을 상기 반도체 기판으로부터 전기적으로 절연하기 위한 소스확산층, 및 상기 메모리셀에 대해 상기 소스확산층의 반대측의 섬형상 반도체층의 끝면에 드레인으로서 구비된 드레인 확산층을 포함하는 비휘발성 메모리소자의 구동방법으로서,상기 드레인과 상기 선택게이트에 네거티브인 제1전압을 인가하고, 상기 소스에 0V 또는 포지티브인 제2전압을 인가하는 단계; 및상기 메모리셀의 상기 제어게이트에 포지티브인 제3전압을 인가하는 단계를 포함하며,이에 의해 상기 전하축적층 내에 전하가 주입되는 것을 특징으로 하는 비휘발성 메모리소자의 구동방법.
- 제5항에 있어서, 상기 드레인에 포지티브인 제4전압을 인가하고, 상기 메모리셀의 상기 제어게이트에 상기 제4전압보다 높은 포지티브인 제5전압을 인가하며, 상기 소스와 상기 선택게이트에 0V 또는 포지티브인 제6전압을 인가하는 프리차징 단계; 및상기 프리차징 단계 후에 상기 제어게이트에 네거티브인 제7전압을 인가하는 전하방출단계를 더 포함하고,이에 의해 상기 전하가 상기 전하축적층으로부터 방출되는 것을 특징으로 하는 비휘발성 메모리소자의 구동방법.
- 제5항에 있어서, 상기 드레인과 상기 소스에 포지티브인 제4전압을 인가하고, 상기 선택게이트와 상기 메모리셀의 상기 제어게이트에 상기 제4전압보다 높은 포지티브인 제5전압을 인가하는 프리차징 단계; 및상기 프리차징 단계 후에 상기 제어게이트에 네거티브인 제6전압을 인가하는 전하방출단계를 더 포함하고,이에 의해 상기 전하가 상기 전하축적층으로부터 방출되는 것을 특징으로 하는 비휘발성 메모리소자의 구동방법.
- 반도체 기판, 상기 반도체 기판상에 구비된 하나 이상의 섬형상 반도체층, 상기 섬형상 반도체층의 둘레면을 부분적으로 또는 전체적으로 둘러싸는 전하축적층과 제어게이트를 가지는 하나 이상의 메모리셀, 상기 메모리셀과 상기 반도체 기판 사이에 구비되고 제1절연층 및 제1선택게이트를 가지는 제1선택트랜지스터, 상기 메모리셀과 상기 제1선택트랜지스터를 구비한 상기 섬형상 반도체층과 상기 반도체 기판 사이에 소스로서 구비되어 상기 섬형상 반도체층을 상기 반도체 기판으로부터 전기적으로 절연하기 위한 소스확산층, 상기 메모리셀에 대해 상기 소스확산층의 반대측의 섬형상 반도체층의 끝면에 드레인으로서 구비된 드레인 확산층, 및 상기 메모리셀과 상기 드레인 확산층 사이에 구비되고 제2절연층과 제2선택게이트를 가지는 제2선택트랜지스터를 포함하는 비휘발성 메모리소자;상기 제어게이트에 인가되는 전압을 발생시키는 제1전압발생부;상기 제1선택게이트에 인가되는 전압을 발생시키는 제2전압발생부;상기 드레인에 인가되는 전압을 발생시키는 제3전압발생부;상기 소스에 인가되는 전압을 발생시키는 제4전압발생부;상기 제2선택게이트에 인가되는 전압을 발생시키는 제5전압발생부; 및제1∼제5전압발생부에 의해 발생된 전압과 상기 전압의 인가에 대한 타이밍을 제어하는 상태제어부를 포함하고,상기 상태제어부는, 상기 제2전압발생부와 상기 제3전압발생부가 네거티브인 제1전압을 발생시켜 상기 제1선택게이트와 상기 드레인에 상기 제1전압을 인가하고, 상기 제5전압발생부가 포지티브인 제2전압을 발생시켜 상기 제2선택게이트에상기 제2전압을 인가하고, 상기 제4전압발생부가 0V 또는 포지티브인 제3전압을 발생시켜 상기 소스에 0V 또는 상기 제3전압을 인가하고, 상기 제1전압발생부가 상기 제2전압보다 높은 포지티브인 제4전압을 발생시켜 상기 메모리셀의 상기 제어게이트에 제4전압을 인가하여, 상기 전하축적층 내에 전하를 주입하도록 상기 제1∼제5전압발생부를 제어하는 것을 특징으로 하는 반도체 기억장치.
- 제8항에 있어서, 상기 상태제어부는, 상기 제3전압발생부가 포지티브인 제5전압을 발생시켜 상기 드레인에 상기 제5전압을 인가하고, 상기 제5전압발생부와 상기 제1전압발생부가 상기 제5전압보다 높은 포지티브인 제6전압을 발생시켜 상기 제2선택게이트와 상기 메모리셀의 상기 제어게이트에 상기 제6전압을 인가하고, 상기 제4전압발생부와 상기 제2전압발생부가 0V 또는 포지티브인 제7전압을 발생시켜 상기 소스와 상기 제1선택게이트에 0V 또는 상기 제7전압을 인가하고, 상기 제1전압발생부가 네거티브인 제8전압을 발생시켜 상기 제어게이트에 제8전압을 인가하여, 상기 전하축적층으로부터 상기 전하가 방출되도록 상기 제1∼제5전압발생부를 제어하는 것을 특징으로 하는 반도체 기억장치.
- 제8항에 있어서, 상기 상태제어부는, 상기 제4전압발생부가 포지티브인 제5전압을 발생시켜 상기 소스에 상기 제5전압을 인가하고, 상기 제2전압발생부와 상기 제1전압발생부가 상기 제5전압보다 높은 포지티브인 제6전압을 발생시켜 상기 제1선택게이트와 상기 메모리셀의 상기 제어게이트에 상기 제6전압을 인가하고, 상기 제3전압발생부와 상기 제5전압발생부가 0V 또는 포지티브인 제7전압을 발생시켜 상기 드레인과 상기 제2선택게이트에 0V 또는 상기 제7전압을 인가하고, 상기 제1전압발생부가 네거티브인 제8전압을 발생시켜 상기 제어게이트에 상기 제8전압을 인가하여, 상기 전하축적층으로부터 상기 전하가 방출되도록 상기 제1∼제5전압발생부를 제어하는 것을 특징으로 하는 반도체 기억장치.
- 제8항에 있어서, 상기 상태제어부는, 상기 제3전압발생부와 상기 제4전압발생부가 포지티브인 제5전압을 발생시켜 상기 드레인과 소스에 상기 제5전압을 인가하고, 상기 제2전압발생부, 제5전압발생부, 및 상기 제1전압발생부가 상기 제5전압보다 높은 포지티브인 제6전압을 발생시켜 상기 제1선택게이트, 상기 제2선택게이트, 및 상기 메모리셀의 상기 제어게이트에 상기 제6전압을 인가하고, 상기 제1전압발생부가 네거티브인 제7전압을 발생시켜 상기 제어게이트에 상기 제7전압을 인가하여, 상기 전하축적층으로부터 상기 전하를 방출시키도록 상기 제1∼제5전압발생부를 제어하는 것을 특징으로 하는 반도체 기억장치.
- 제8항에 기재된 반도체 기억장치를 포함하는 것을 특징으로 하는 액정표시장치.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JPJP-P-2003-00197409 | 2003-07-15 | ||
JP2003197409A JP2005038909A (ja) | 2003-07-15 | 2003-07-15 | 不揮発性メモリ素子の駆動方法、半導体記憶装置及びそれを備えてなる液晶表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20050008538A true KR20050008538A (ko) | 2005-01-21 |
KR100554300B1 KR100554300B1 (ko) | 2006-02-24 |
Family
ID=34055864
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020040055166A KR100554300B1 (ko) | 2003-07-15 | 2004-07-15 | 비휘발성 메모리소자의 구동방법, 반도체 기억장치, 및 이반도체 기억장치를 포함하는 액정표시장치 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7009888B2 (ko) |
JP (1) | JP2005038909A (ko) |
KR (1) | KR100554300B1 (ko) |
TW (1) | TWI246110B (ko) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4338656B2 (ja) * | 2005-02-15 | 2009-10-07 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置の書き込み方法 |
US8501581B2 (en) * | 2006-03-29 | 2013-08-06 | Micron Technology, Inc. | Methods of forming semiconductor constructions |
JP5051342B2 (ja) * | 2006-07-12 | 2012-10-17 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 不揮発性半導体メモリ及びその駆動方法 |
JP2010508768A (ja) * | 2006-11-01 | 2010-03-18 | ガンボ・ロジック・インコーポレーテッド | プログラマブル・ロジック用電荷捕獲不揮発性スイッチ・コネクタ |
TWI424536B (zh) * | 2007-03-27 | 2014-01-21 | Sandisk 3D Llc | 三維反及型記憶體及其製作方法 |
US7851851B2 (en) * | 2007-03-27 | 2010-12-14 | Sandisk 3D Llc | Three dimensional NAND memory |
US7808038B2 (en) * | 2007-03-27 | 2010-10-05 | Sandisk 3D Llc | Method of making three dimensional NAND memory |
US7575973B2 (en) * | 2007-03-27 | 2009-08-18 | Sandisk 3D Llc | Method of making three dimensional NAND memory |
US7848145B2 (en) | 2007-03-27 | 2010-12-07 | Sandisk 3D Llc | Three dimensional NAND memory |
US7514321B2 (en) * | 2007-03-27 | 2009-04-07 | Sandisk 3D Llc | Method of making three dimensional NAND memory |
US7745265B2 (en) * | 2007-03-27 | 2010-06-29 | Sandisk 3D, Llc | Method of making three dimensional NAND memory |
US20080277738A1 (en) * | 2007-05-08 | 2008-11-13 | Venkat Ananthan | Memory cells, memory banks, memory arrays, and electronic systems |
US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
US8692310B2 (en) | 2009-02-09 | 2014-04-08 | Spansion Llc | Gate fringing effect based channel formation for semiconductor device |
EP2302635B1 (en) * | 2009-09-18 | 2016-01-13 | STMicroelectronics Srl | Method for biasing an EEPROM non-volatile memory array and corresponding EEPROM non-volatile memory device |
US8803214B2 (en) | 2010-06-28 | 2014-08-12 | Micron Technology, Inc. | Three dimensional memory and methods of forming the same |
JP5209677B2 (ja) * | 2010-07-29 | 2013-06-12 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 不揮発性半導体メモリトランジスタ、および、不揮発性半導体メモリの製造方法 |
US8759895B2 (en) * | 2011-02-25 | 2014-06-24 | Micron Technology, Inc. | Semiconductor charge storage apparatus and methods |
WO2014061633A1 (ja) * | 2012-10-19 | 2014-04-24 | シャープ株式会社 | 不揮発性記憶装置 |
KR102296741B1 (ko) | 2015-07-07 | 2021-09-01 | 삼성전자 주식회사 | 메모리 장치 및 메모리 시스템 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4451905A (en) * | 1981-12-28 | 1984-05-29 | Hughes Aircraft Company | Electrically erasable programmable read-only memory cell having a single transistor |
JP2790495B2 (ja) * | 1989-11-02 | 1998-08-27 | 沖電気工業株式会社 | 不揮発性半導体記憶装置 |
JP2877462B2 (ja) | 1990-07-23 | 1999-03-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JPH06104672A (ja) * | 1992-09-22 | 1994-04-15 | Mitsubishi Electric Corp | クランプ回路 |
JP3328463B2 (ja) * | 1995-04-06 | 2002-09-24 | 株式会社日立製作所 | 並列型不揮発性半導体記憶装置及び同装置の使用方法 |
JP4226205B2 (ja) | 2000-08-11 | 2009-02-18 | 富士雄 舛岡 | 半導体記憶装置の製造方法 |
JP2002245786A (ja) * | 2001-02-16 | 2002-08-30 | Sharp Corp | 半導体集積回路装置およびその制御方法 |
-
2003
- 2003-07-15 JP JP2003197409A patent/JP2005038909A/ja active Pending
-
2004
- 2004-06-18 TW TW093117585A patent/TWI246110B/zh not_active IP Right Cessation
- 2004-07-08 US US10/888,693 patent/US7009888B2/en active Active
- 2004-07-15 KR KR1020040055166A patent/KR100554300B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
US7009888B2 (en) | 2006-03-07 |
TW200503059A (en) | 2005-01-16 |
US20050012134A1 (en) | 2005-01-20 |
KR100554300B1 (ko) | 2006-02-24 |
TWI246110B (en) | 2005-12-21 |
JP2005038909A (ja) | 2005-02-10 |
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Legal Events
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A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
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FPAY | Annual fee payment |
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