KR100554300B1 - 비휘발성 메모리소자의 구동방법, 반도체 기억장치, 및 이반도체 기억장치를 포함하는 액정표시장치 - Google Patents

비휘발성 메모리소자의 구동방법, 반도체 기억장치, 및 이반도체 기억장치를 포함하는 액정표시장치 Download PDF

Info

Publication number
KR100554300B1
KR100554300B1 KR1020040055166A KR20040055166A KR100554300B1 KR 100554300 B1 KR100554300 B1 KR 100554300B1 KR 1020040055166 A KR1020040055166 A KR 1020040055166A KR 20040055166 A KR20040055166 A KR 20040055166A KR 100554300 B1 KR100554300 B1 KR 100554300B1
Authority
KR
South Korea
Prior art keywords
voltage
gate
positive
memory cell
charge
Prior art date
Application number
KR1020040055166A
Other languages
English (en)
Other versions
KR20050008538A (ko
Inventor
후지오 마수오카
사쿠라바히로시
마츠오카후미요시
우에노쇼우노스케
마츠야마류스케
호리이신지
Original Assignee
후지오 마수오카
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지오 마수오카, 샤프 가부시키가이샤 filed Critical 후지오 마수오카
Publication of KR20050008538A publication Critical patent/KR20050008538A/ko
Application granted granted Critical
Publication of KR100554300B1 publication Critical patent/KR100554300B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0285—Improving the quality of display appearance using tables for spatial correction of display data
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers

Abstract

반도체 기판, 상기 기판상의 섬형상 반도체층, 상기 섬형상 반도체층의 둘레면을 둘러싸는 전하축적층과 제어게이트를 가지는 메모리셀, 상기 메모리셀과 상기 기판 사이에 구비되고 제1선택게이트를 가지는 제1선택트랜지스터, 상기 섬형상 반도체층과 상기 기판 사이의 소스확산층, 상기 소스확산층으로부터 반대측의 섬형상 반도체층의 일단에 구비된 드레인 확산층, 및 상기 메모리셀과 상기 드레인 확산층 사이에 구비되고 제2선택게이트를 가지는 제2선택트랜지스터를 포함하는 비휘발성 메모리소자의 구동방법으로서, 상기 드레인과 상기 제1선택게이트에 네거티브인 제1전압을 인가하고, 상기 제2선택게이트에 포지티브인 제2전압을 인가하며, 상기 소스에 0V 또는 포지티브인 제3전압을 인가하는 단계; 및 상기 제2전압보다 높은 포지티브인 제4전압을 상기 메모리셀의 상기 제어게이트에 인가하여 상기 전하축적층 내로 전하를 주입하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리소자의 구동방법.

Description

비휘발성 메모리소자의 구동방법, 반도체 기억장치, 및 이 반도체 기억장치를 포함하는 액정표시장치{NONVOLATILE MEMORY DEVICE DRIVING METHOD, SEMICONDUCTOR STORAGE DEVICE, AND LIQUID CRYSTAL DISPLAY DEVICE INCLUDING THE SEMICONDUCTOR STORAGE DEVICE}
도 1은 본 발명에 따른 비휘발성 메모리소자의 각 단자들에 인가되는 전압을 나타내는 타이밍차트;
도 2는 본 발명에 따른 비휘발성 메모리소자에 대한 기록동작인 프로세스를 나타내는 순서도;
도 3은 본 발명에 따른 비휘발성 메모리소자의 일 실시예의 단면도;
도 4는 도 3에 도시된 비휘발성 메모리소자의 등가회로도;
도 5는 본 발명에 따른 비휘발성 메모리소자의 다른 실시예의 단면도;
도 6은 도 5에 도시된 비휘발성 메모리소자의 등가회로도;
도 7은 종래기술의 비휘발성 메모리소자의 단면도;
도 8은 본 발명에 따른 복수의 비휘발성 메모리소자를 각각 포함하는 메모리셀 어레이의 평면도;
도 9∼도 28은 도 8에 도시된 메모리셀 어레이에 대한 제조 프로세스를 설명하기 위한 도 8의 A-A'선에 따른 단면도;
도 29는 본 발명에 따른 반도체 기억장치의 블록도;
도 30은 도 29의 블록B0∼Bn으로 표시된 메모리셀 어레이의 블록도;
도 31은 본 발명에 따른 소거동작인 제1프로세스에서의 각각의 전압의 인가에 대한 타이밍차트;
도 32는 도 31에 도시된 소거동작인 제1프로세스에 대한 순서도;
도 33은 본 발명에 따른 소거동작인 제2프로세스에서의 각각의 전압의 인가에 대한 타이밍차트;
도 34는 도 33에 도시된 소거동작인 제2프로세스에 대한 순서도;
도 35는 본 발명에 따른 소거동작인 제3프로세스에서의 각각의 전압의 인가에 대한 타이밍차트;
도 36은 도 35에 도시된 소거동작인 제3프로세스에 대한 순서도;
도 37은 본 발명에 따른 복수의 비휘발성 메모리소자를 포함하는 메모리셀 어레이를 나타내는 도면;
도 38은 본 발명에 따른 기록동작인 프로세스에서의 각각의 전압의 인가에 대한 타이밍차트;
도 39는 도 38에 도시된 기록동작인 프로세스에 대한 순서도;
도 40은 본 발명에 따른 소거동작인 제4프로세스에서의 각각의 전압의 인가에 대한 타이밍차트;
도 41은 도 40에 도시된 소거동작인 제4프로세스에 대한 순서도;
도 42는 본 발명에 따른 소거동작인 제5프로세스에서의 각각의 전압의 인가 에 대한 타이밍차트;
도 43은 도 42에 도시된 소거동작인 제5프로세스에 대한 순서도; 및
도 44는 본 발명에 따른 반도체 메모리소자에 조립되어 있는 액정표시장치(제7실시예)를 나타내는 개략 구성도이다.
본 발명은 비휘발성 메모리소자의 구동방법, 반도체 기억장치, 및 이 반도체 기억장치를 포함하는 액정표시장치에 관한 것이다.
제어게이트와 전하축적층을 각각 포함하고 FN터널전류를 이용하여 전하축적층으로부터 전하를 주입하고 방출하는 MOS 트랜지스터 구조를 가지는 메모리 셀들을 가지는 플래시 메모리가 개시되어 있다. 전하축적층의 전하축적 상태의 차이에 기인하는 임계전압의 차이에 따라 데이터 "0"과 "1"이 기억된다. 예를 들면, 전하축적층으로서 부동게이트를 가지는 N채널 메모리셀의 경우, 부동게이트로의 전하의 주입을 위해, 제어게이트에 고전압이 인가되고, 드레인 확산층, 소스 확산층, 및 반도체 기판은 접지된다. 이 때, 전하는 FN터널전류에 의해 기판으로부터 부동게이트 내에 주입된다. 따라서, 메모리셀의 임계전압은 전하의 주입에 의해 포지티브 방향으로 이동(shifted)한다. 한편, 부동게이트로부터 전하를 방출하는 경우, 제어게이트에 네거티브 전압이 인가되고, 드레인 확산층, 소스 확산층, 및 기판이 접지된다. 이 때, 전하는 FN터널전류에 의해 부동게이트로부터 기판으로 방출된다. 따 라서, 메모리셀의 임계전압은 전하의 방출에 의해 네거티브 방향으로 이동한다.
상기 동작에 있어서, 전하주입과 전하방출, 즉, 기록과 소거를 효율적으로 수행하기 위해서는, 부동게이트/제어게이트 결합용량(coupling capacitance)과 부동게이트/기판 결합용량 간의 비율(결합비(coupling ratio))이 중요하다. 부동게이트와 제어게이트 사이의 용량이 증가할수록, 제어게이트의 전위가 더욱 효과적으로 부동게이트에 전달될 수 있어서, 기록 및 소거가 용이해진다.
최근의 반도체 기술의 진보, 특히, 미세가공기술(micro processing technology)로 인해, 비휘발성 메모리소자의 메모리셀의 소형화 및 대용량화가 급속히 진행되고 있다. 그러므로, 메모리셀의 면적을 줄이는 방법과, 부동게이트와 제어게이트 사이의 용량을 늘리는 방법이 중요한 문제이다. 부동게이트와 제어게이트 사이의 용량을 늘리기 위해서는, 부동게이트와 제어게이트 사이에 구비된 게이트 절연막의 두께를 줄이고, 게이트 절연막의 유전율(dielectric constant)을 늘리고, 그리고 부동게이트와 제어게이트의 대향면의 면적을 늘릴 필요가 있다. 그러나, 게이트 절연막의 두께 감소는 신뢰성을 고려한다면 한계를 가진다. 게이트 절연막의 유전율을 증가시키기 위해 실리콘 산화막 대신에 실리콘 질화막 등을 사용하는 것을 생각할 수 있다. 그러나, 이는 신뢰성과 관련된 문제를 지니고 있어서 실용적이지 않다. 그러므로, 충분한 전기용량을 구비하기 위해서는 부동게이트와 제어게이트 간의 중첩을 일정 면적 이상 늘릴 필요가 있다. 그러나, 이는 비휘발성 메모리소자의 기억용량을 늘리기 위해 메모리셀의 면적을 줄이는 것과는 모순된다.
한편, 도 7에 도시된 바와 같은 비휘발성 메모리소자가 공지되어 있다(예를 들면, 일본특허공개 평 4-79369(1992년)). 도 7에 도시된 비휘발성 메모리소자에 있어서, 섬형상 구성으로 배열된 복수의 섬형상 반도체층(12) 또는 매트릭스 구성으로 배열되고 반도체 기판(13)에 형성된 격자홈(lattice trench)에 의해 서로 격리된 복수의 섬형상 반도체층(12)의 둘레벽을 이용하여 메모리셀들이 구성된다. 섬형상 반도체층(12)에는 각각 2개의 메모리셀이 형성되고, 상기 메모리셀의 상하에 선택트랜지스터가 구비된다. 메모리셀은, 섬형상 반도체층의 상면에 드레인으로서 구비된 드레인 확산층(7), 홈의 저부에 소스로서 구비된 공통 소스 확산층(11), 및 섬형상 반도체층(12)의 둘레면의 전체를 둘러싸는 제어게이트(2, 4)에 의해 구성된다. 섬형상 반도체층(12)의 각 행을 따라 제어게이트선이 연속적으로 배치되고 제어게이트(2, 4)에 접속된다. 비트선은 제어게이트선과 교차하고 복수의 비휘발성 메모리소자의 드레인 확산층(7)에 접속된다.
도 7에 도시된 메모리셀 구조에 있어서, 선택트랜지스터는, 메모리셀이 과소거(판독전압:0V, 임계값:네거티브)된 경우에도, 비선택 셀내로 전류가 흐르는 것을 방지하기 위해, 섬형상 반도체층(12)의 둘레면을 적어도 일부 둘러싸고 메모리셀에 직렬로 접속되는 선택게이트 전극(5, 6)을 각각 포함한다. 따라서, 상기 문제점은 확실히 제거될 수 있다.
여기서, 도 7에 도시된 바와 같이 각각의 섬형상 반도체층에 직렬로 접속된 메모리셀들이 비휘발성 메모리소자에서 동일한 임계전압을 가진다고 가정한다. 여기서, 메모리셀들의 제어게이트선(CG)에 순차적으로 판독전위를 인가함으로써 전류의 유무 따라 "0" 또는 "1"을 판별하는 판독동작이 수행된다. 이 때, 반도체층을 통해 흐르는 전류가 반도체층의 저항성분으로 인해 단일 섬형상 반도체층에 직렬로 접속된 메모리셀들 사이에 전위차를 야기하면, 그 전위차는 각각의 메모리셀들의 임계전압을 불균일하게 만든다(백 바이어스 효과(back bias effect)). 백 바이어스 효과는 직렬로 접속되는 메모리셀들의 수를 제한하므로, 대용량화의 방해가 된다. 또한, 백 바이어스 효과는 단일 섬형상 반도체층에 복수의 소자들이 직렬로 접속되는 경우뿐만 아니라 단일 섬형상 반도체층에 단일 메모리셀이 구비되는 경우에도 발생될 수 있다. 즉, 백바이어스 효과는 반도체 기판상의 위치에 따라 변화하고 각각의 메모리셀들의 임계전압이 불균일해질 수도 있다. 임계전압이 메모리셀들의 위치에 따라 불균일하면, 메모리셀 대한 기록, 소거, 및 판독동작을 위한 기록/소거/판독전압이 불균일해지므로, 메모리소자의 특성의 편차 등의 역효과가 발생한다.
기판의 백 바이어스 효과와 관련된 문제를 해결하기 위해, 섬형상 반도체층들이 반도체 기판으로부터 전기적으로 절연되는 개선된 배열이 제안되었다(예를 들면, 일본특허공해 제2002-57231호 공보 참조). 섬형상 반도체층들을 반도체 기판으로부터 전기적으로 절연함으로써 백 바이어스 효과가 억제될 수 있다. 따라서, 메모리셀들의 면적을 증가시키지 않고 부동게이트/제어게이트 결합용량(coulping capacitance)의 결합비가 더욱 증대되며, 제조공정에 기인하는 셀 특성의 편차가 억제되어 향상된 집적도를 가지는 비휘발성 메모리소자가 제공된다.
다른 관점에서 볼 때, 메모리셀의 전하축적층 내에 전하를 주입할 때(기록동작시) 플래시 메모리셀의 드레인, 소스, 및 제어게이트에 인가되는 전압을 가능한한 많이 감소시키는 것이 바람직하다. 저전압 동작이 가능하다면, 적당한 항복전압(breakdown voltage)과 적당한 구동전류를 확보하기 위해 메모리셀의 동작에 포함된 디코더 회로(decoder circuit)의 트랜지스터의 게이트 폭과 길이를 증가시킬 필요가 없다. 또한, 기록동작시 인가되는 전압이 감소되면, 칩에 구비된 승압회로(booster circuit)의 크기를 줄일 수 있다. 따라서, 디코더 트랜지스터와 승압회로의 소형화가 가능하게 되어, 칩의 면적을 줄일 수 있다.
디코더 트랜지스터의 게이트 폭과 길이를 줄이는 예시적인 방법 중 하나는, 드레인에 네거티브 전압을 인가함으로써 제어게이트와 채널 사이에 적절한 전위차를 확보하면서 제어게이트에 인가되는 전압의 크기를 줄이는 것이다. 그러나, 종래기술의 구조를 가지는 플래시 메모리셀에서는, 드레인에 네거티브 전압을 인가하면 P형 반도체 기판(접지)의 접합이 순방향 바이어스되어 과전류가 발생한다. 그러므로, 단순히 네거티브 전압을 인가하는 것은 비실용적이다. 이에 대한 공지의 방법으로, 메모리셀을 트리플 웰 구조(triple well structure)에 구비하는 방법, 즉, P형 반도체 기판에 N웰층(N-well layer)을 형성하고 N웰층에 메모리셀을 구비하여 반도체 기판으로부터 전기적으로 절연시키는 방법이 있다. 그러나, 이 방법은 제조 프로세스가 복잡해진다는 결점이 있다.
상술한 바와 같이, 섬형상 반도체층과 관련하여 구비된 비휘발성 메모리소자에 있어서 메모리 셀들의 제어게이트, 드레인 확산층, 및 소스 확산층에 인가되는 전압은 메모리셀들의 소형화와 대용량화를 위해 가능한한 낮은 것이 바람직하다. 그러므로, 드레인 확산층에 네거티브 전압을 인가함으로써 제어게이트와 채널들 사이에 적절한 전위차를 확보하면서 제어게이트에 인가되는 전압의 크기를 줄이는 것 이 바람직하다. 그러나, 도 7에 도시된 종래 기술의 소자 구조에 있어서, 드레인 확산층(7)에 네거티브 전압을 인가하면 P형 반도체층(12)(접지)의 접합이 순방향 바이어스된다. 그러므로, 단순히 네거티브 전압을 인가하는 것은 비실용적이다. 메모리셀들을 트리플 웰 구조로 만드는 것도 생각할 수 있다. 그러나, 실제로, P형 반도체층(12)의 하부에 트리플 웰을 구비하는 것은 종래 기술의 플래시 메모리보다 더 복잡한 제조공정을 필요로 한다.
본 발명의 목적은 섬형상 반도체층과 관련하여 구비되고 백 바이어스 효과의 영향을 덜 받는 비휘발성 메모리소자의 구동방법을 제공하는 것이다. 보다 상세하게는, 본 발명의 목적은 비휘발성 메모리소자의 구조를 복잡하게 하지 않고 메모리소자의 선택 트랜지스터를 제어함으로써 기록 전압의 크기가 감소되는 비휘발성 메모리소자의 구동방법을 제공하는 것이다.
본 발명에 따르면, 반도체 기판, 상기 반도체 기판상에 구비된 적어도 하나의 섬형상 반도체층, 상기 섬형상 반도체층의 둘레면을 부분적으로 또는 전체적으로 둘러싸는 전하축적층과 제어게이트를 가지는 적어도 하나의 메모리셀, 상기 메모리셀과 상기 반도체 기판 사이에 구비되고 제1절연층 및 제1선택게이트를 가지는 제1선택트랜지스터, 상기 메모리셀과 상기 제1선택트랜지스터를 구비한 상기 섬형상 반도체층과 상기 반도체 기판 사이에 소스로서 구비되어 상기 섬형상 반도체층을 상기 반도체 기판으로부터 전기적으로 절연하기 위한 소스확산층, 상기 메모리셀에 대해 상기 소스확산층의 반대측의 섬형상 반도체층의 끝면에 드레인으로서 구 비된 드레인 확산층, 및 상기 메모리셀과 상기 드레인 확산층 사이에 구비되고 제2절연층과 제2선택게이트를 가지는 제2선택트랜지스터를 포함하는 비휘발성 메모리소자의 구동방법으로서, 상기 드레인과 상기 제1선택게이트에 네거티브인 제1전압을 인가하고, 상기 제2선택게이트에 포지티브인 제2전압을 인가하며, 상기 소스에 0V 또는 포지티브인 제3전압을 인가하는 단계; 및 상기 제2전압보다 높은 포지티브인 제4전압을 상기 메모리셀의 상기 제어게이트에 인가하는 단계를 포함하며, 이로 인해 상기 전하축적층 내에 전하가 주입되는 것을 특징으로 하는 비휘발성 메모리소자의 구동방법이 제공된다.
본 발명에 따르면, 소스에 0V 또는 포지티브인 제3전압을 인가하고 제1선택게이트에 네거티브인 제1전압을 인가하면서 드레인에 네거티브인 제1전압을 인가함으로써 전하가 비휘발성 메모리소자의 전하축적층 내에 주입되어 기록동작이 이루어진다. 따라서, 복잡한 제조프로세스를 필요로 하는 트리플 웰 구조를 구비할 필요없이 드레인 내에 과전류가 흐르는 것이 방지될 수 있다. 또한, 제어게이트에 고전압을 인가하지 않고 전하축적층 내에 전하를 주입할 수 있다. 그러므로, 디코더 또는 칩의 승압회로의 트랜지스터의 게이트 폭과 길이를 줄일 수 있고, 그로 인해 칩 면적을 줄일 수 있다.
본 발명에 따른 비휘발성 메모리소자는 주로, 반도체 기판; 상기 반도체 기판상에 구비된 적어도 하나의 섬형상 반도체층; 상기 섬형상 반도체층의 둘레면을 부분적으로 또는 전체적으로 둘러싸는 전하축적층과 제어게이트를 가지는 적어도 하나의 메모리셀; 상기 메모리셀과 상기 반도체 기판 사이에 구비되고 제1절연층 및 제1선택게이트를 가지는 제1선택트랜지스터; 상기 메모리셀과 상기 제1선택트랜지스터를 구비한 상기 섬형상 반도체층과 상기 반도체 기판 사이에 소스로서 구비되어 상기 섬형상 반도체층을 상기 반도체 기판으로부터 전기적으로 절연하기 위한 소스확산층; 상기 메모리셀에 대해 상기 소스확산층의 반대측의 섬형상 반도체층의 끝면에 드레인으로서 구비된 드레인 확산층; 및 상기 메모리셀과 상기 드레인 확산층 사이에 구비되고 제2절연층과 제2선택게이트를 가지는 제2선택트랜지스터를 포함한다.
본 발명의 일 태양에 따르면, 상기 드레인과 상기 제1선택게이트에 네거티브인 제1전압을 인가하고, 상기 제2선택게이트에 포지티브인 제2전압을 인가하며, 상기 소스에 0V 또는 포지티브인 제3전압을 인가하는 단계; 및 상기 전하축적층 내에 전하를 주입하도록 상기 제2전압보다 높은 포지티브인 제4전압을 상기 메모리셀의 상기 제어게이트에 인가하는 단계를 포함하는 비휘발성 메모리소자의 구동방법이 제공된다.
비휘발성 메모리소자의 구동방법은, 상기 드레인에 포지티브인 제5전압을 인가하고, 상기 제2선택게이트와 상기 메모리셀의 상기 제어게이트에 상기 제5전압보다 높은 포지티브인 제6전압을 인가하며, 상기 소스와 상기 제1선택게이트에 0V 또는 포지티브인 제7전압을 인가하는 프리차징 단계; 및 상기 프리차징 단계 후에 상기 제어게이트에 네거티브인 제8전압을 인가하는 전하방출단계를 더 포함할 수도 있다. 이 경우, 제어게이트에 고전압을 인가하지 않고 전하축적층으로부터 전하를 방출시킬 수 있다.
또 다르게는, 비휘발성 메모리소자의 구동방법은, 상기 소스에 포지티브인 제5전압을 인가하고, 상기 제1선택게이트와 상기 메모리셀의 상기 제어게이트에 상기 제5전압보다 높은 포지티브인 제6전압을 인가하며, 상기 드레인과 상기 제2선택게이트에 0V 또는 포지티브인 제7전압을 인가하는 프리차징 단계; 및 상기 프리차징 단계 후에 상기 제어게이트에 네거티브인 제8전압을 인가하여 상기 전하축적층으로부터 전하를 방출하는 전하방출단계를 더 포함할 수도 있다. 이 경우, 제어게이트에 고전압을 인가하지 않고 전하축적층으로부터 전하를 방출시킬 수 있다.
또 다르게는, 비휘발성 메모리소자의 구동방법은, 상기 드레인과 상기 소스에 포지티브인 제5전압을 인가하고, 상기 제1선택게이트, 제2선택게이트, 및 상기 메모리셀의 상기 제어게이트에 상기 제5전압보다 높은 포지티브인 제6전압을 인가하는 프리차징 단계; 및 상기 프리차징 단계 후에 상기 제어게이트에 네거티브인 제7전압을 인가하는 전하방출단계를 더 포함할 수도 있다. 이 경우, 제어게이트에 고전압을 인가하지 않고 단시간에 전하축적층으로부터 전하를 방출시킬 수 있다.
본 발명의 다른 태양에 따르면, 반도체 기판, 상기 반도체 기판상에 구비된 적어도 하나의 섬형상 반도체층, 상기 섬형상 반도체층의 둘레면을 부분적으로 또는 전체적으로 둘러싸는 전하축적층과 제어게이트를 가지는 적어도 하나의 메모리셀, 상기 메모리셀과 상기 반도체 기판 사이에 구비되고 절연층과 선택게이트를 가지는 선택트랜지스터, 상기 메모리셀과 상기 선택트랜지스터를 구비한 상기 섬형상 반도체층과 상기 반도체 기판 사이에 소스로서 구비되어 상기 섬형상 반도체층을 상기 반도체 기판으로부터 전기적으로 절연하기 위한 소스확산층, 및 상기 메모리 셀에 대해 상기 소스확산층의 반대측의 섬형상 반도체층의 끝면에 드레인으로서 구비된 드레인 확산층을 포함하는 비휘발성 메모리소자의 구동방법으로서, 상기 드레인과 상기 선택게이트에 네거티브인 제1전압을 인가하고, 상기 소스에 0V 또는 포지티브인 제2전압을 인가하는 단계; 및 상기 전하축적층 내에 전하가 주입되도록 상기 메모리셀의 상기 제어게이트에 포지티브인 제3전압을 인가하는 단계를 포함하는 비휘발성 메모리소자의 구동방법이 제공된다.
본 발명의 태양에 따르면, 소스에 0V 또는 포지티브인 제2전압을 인가하고 선택게이트에 네거티브인 제1전압을 인가하면서 드레인에 네거티브인 제1전압을 인가함으로써 전하가 비휘발성 메모리소자의 전하축적층 내에 주입되어 기록동작이 이루어진다. 따라서, 복잡한 제조프로세스를 필요로 하는 트리플 웰 구조를 구비할 필요없이 드레인 내에 과전류가 흐르는 것이 방지될 수 있다. 또한, 제어게이트에 고전압을 인가하지 않고 전하축적층 내에 전하를 주입할 수 있다. 그러므로, 디코더 트랜지스터와 칩의 승압회로의 크기를 줄일 수 있고, 그로 인해 칩 면적을 줄일 수 있다.
비휘발성 메모리소자의 구동방법은, 상기 드레인에 포지티브인 제5전압을 인가하고, 상기 메모리셀의 상기 제어게이트에 상기 제4전압보다 높은 포지티브인 제5전압을 인가하며, 상기 소스와 상기 선택게이트에 0V 또는 포지티브인 제6전압을 인가하는 프리차징 단계; 및 상기 프리차징 단계 후에 상기 전하축적층으로부터 전하를 방출하도록 상기 제어게이트에 네거티브인 제7전압을 인가하는 전하방출단계를 더 포함할 수도 있다. 이 경우, 제어게이트에 고전압을 인가하지 않고 전하축 적층으로부터 전하를 방출시킬 수 있다.
또 다르게는, 비휘발성 메모리소자의 구동방법은, 상기 드레인과 상기 소스에 포지티브인 제4전압을 인가하고, 상기 선택게이트와 상기 메모리셀의 상기 제어게이트에 상기 제4전압보다 높은 포지티브인 제5전압을 인가하는 프리차징 단계; 및 상기 프리차징 단계 후에 상기 전하축적층으로부터 전하를 방출하도록 상기 제어게이트에 네거티브인 제6전압을 인가하는 전하방출단계를 더 포함할 수도 있다. 이 경우, 제어게이트에 고전압을 인가하지 않고 단시간에 전하축적층으로부터 전하를 방출시킬 수 있다.
본 발명의 또 다른 태양에 따르면, 반도체 기판, 상기 반도체 기판상에 구비된 적어도 하나의 섬형상 반도체층, 상기 섬형상 반도체층의 둘레면을 부분적으로 또는 전체적으로 둘러싸는 전하축적층과 제어게이트를 가지는 적어도 하나의 메모리셀, 상기 메모리셀과 상기 반도체 기판 사이에 구비되고 제1절연층 및 제1선택게이트를 가지는 제1선택트랜지스터, 상기 메모리셀과 상기 제1선택트랜지스터를 구비한 상기 섬형상 반도체층과 상기 반도체 기판 사이에 소스로서 구비되어 상기 섬형상 반도체층을 상기 반도체 기판으로부터 전기적으로 절연하기 위한 소스확산층, 상기 메모리셀에 대해 상기 소스확산층의 반대측의 섬형상 반도체층의 끝면에 드레인으로서 구비된 드레인 확산층, 및 상기 메모리셀과 상기 드레인 확산층 사이에 구비되고 제2절연층과 제2선택게이트를 가지는 제2선택트랜지스터를 포함하는 비휘발성 메모리소자; 상기 제어게이트에 인가되는 전압을 발생시키는 제1전압발생부; 상기 제1선택게이트에 인가되는 전압을 발생시키는 제2전압발생부; 상기 드레인에 인가되는 전압을 발생시키는 제3전압발생부; 상기 소스에 인가되는 전압을 발생시키는 제4전압발생부; 상기 제2선택게이트에 인가되는 전압을 발생시키는 제5전압발생부; 및 제1∼제5전압발생부에 의해 발생된 전압과 상기 전압의 인가에 대한 타이밍을 제어하는 상태제어부를 포함하고, 상기 상태제어부는, 상기 제2전압발생부와 상기 제3전압발생부가 네거티브인 제1전압을 발생시켜 상기 제1선택게이트와 상기 드레인에 제1전압을 인가하고, 상기 제5전압발생부가 포지티브인 제2전압을 발생시켜 상기 제2선택게이트에 제2전압을 인가하고, 상기 제4전압발생부가 0V 또는 포지티브인 제3전압을 발생시켜 상기 소스에 0V 또는 상기 제3전압을 인가하고, 상기 제1전압발생부가 상기 제2전압보다 높은 포지티브인 제4전압을 발생시켜 상기 메모리셀의 상기 제어게이트에 제4전압을 인가하여, 상기 전하축적층 내에 전하를 주입하도록 상기 제1∼제5전압발생부를 제어하는 것을 특징으로 하는 반도체 기억장치가 제공된다. 소스에 0V 또는 포지티브인 제3전압이 인가되고 제1선택게이트에 네거티브인 제1전압이 인가되면서 드레인에 네거티브인 제1전압이 인가된다. 그러므로, 복잡한 제조프로세스를 필요로 하는 트리플 웰 구조를 구비할 필요없이 드레인 내에 과전류가 흐르는 것이 방지될 수 있다. 또한, 제어게이트에 고전압을 인가하지 않고 전하축적층 내에 전하를 주입할 수 있다. 그러므로, 디코더 또는 칩의 승압회로의 트랜지스터의 게이트 폭과 길이를 줄일 수 있고, 그로 인해 칩 면적을 줄일 수 있다.
각각의 전압발생부는 반도체 기억장치에 인가된 전원공급전압으로부터 공지의 전하펌프회로에 의해 포지티브 또는 네거티브의 전압을 발생시킨다. 반도체 기 억장치는 발생된 전압을 필요시에 각 단자들에 인가하는 스위칭수단을 더 포함한다. 상태제어부는 반도체 기억장치의 외측으로부터 인가된 제어정보에 따라 반도체 기억장치 내에 발생되는 신호, 각각의 전압, 및 전압의 인가에 대한 타이밍을 제어한다. 상태 제어부는 소정의 프로그램을 가지는 마이크로제어기, 또는 논리회로를 포함할 수도 있다. 또한, 상태제어부는 소정시점에 전압을 인가하기 위해 전하펌프회로와 스위칭수단을 제어한다.
본 발명의 반도체 기억장치에 있어서, 상기 상태제어부는, 상기 제3전압발생부가 포지티브인 제5전압을 발생시켜 상기 드레인에 제5전압을 인가하고, 상기 제5전압발생부와 상기 제1전압발생부가 상기 제5전압보다 높은 포지티브인 제6전압을 발생시켜 상기 제2선택게이트와 상기 메모리셀의 상기 제어게이트에 제6전압을 인가하고, 상기 제4전압발생부와 상기 제2전압발생부가 0V 또는 포지티브인 제7전압을 발생시켜 상기 소스와 상기 제1선택게이트에 0V 또는 제7전압을 인가하고, 상기 제1전압발생부가 네거티브인 제8전압을 발생시켜 상기 제어게이트에 제8전압을 인가하여, 상기 전하축적층으로부터 상기 전하를 방출시키도록 상기 제1∼제5전압발생부를 제어한다. 따라서, 제어게이트에 고전압을 인가하지 않고 전하축적층으로부터 전하를 방출시킬 수 있다.
또 다르게는, 본 발명의 반도체 기억장치에 있어서, 상기 상태제어부는, 상기 제4전압발생부가 포지티브인 제5전압을 발생시켜 상기 소스에 제5전압을 인가하고, 상기 제2전압발생부와 상기 제1전압발생부가 상기 제5전압보다 높은 포지티브인 제6전압을 발생시켜 상기 제1선택게이트와 상기 메모리셀의 상기 제어게이트에 제6전압을 인가하고, 상기 제3전압발생부와 상기 제5전압발생부가 0V 또는 포지티브인 제7전압을 발생시켜 상기 드레인과 상기 제2선택게이트에 0V 또는 제7전압을 인가하고, 상기 제1전압발생부가 네거티브인 제8전압을 발생시켜 상기 제어게이트에 제8전압을 인가하여, 상기 전하축적층으로부터 상기 전하를 방출시키도록 상기 제1∼제5전압발생부를 제어할 수도 있다. 따라서, 제어게이트에 고전압을 인가하지 않고 전하축적층으로부터 전하를 방출시킬 수 있다.
또 다르게는, 본 발명의 반도체 기억장치에 있어서, 상기 상태제어부는, 상기 제3전압발생부와 상기 제4전압발생부가 포지티브인 제5전압을 발생시켜 상기 드레인과 소스에 제5전압을 인가하고, 상기 제2전압발생부, 제5전압발생부, 및 상기 제1전압발생부가 상기 제5전압보다 높은 포지티브인 제6전압을 발생시켜 상기 제1선택게이트, 상기 제2선택게이트, 및 상기 메모리셀의 상기 제어게이트에 제6전압을 인가하고, 상기 제1전압발생부가 네거티브인 제7전압을 발생시켜 상기 제어게이트에 제7전압을 인가하여, 상기 전하축적층으로부터 상기 전하를 방출시키도록 상기 제1∼제5전압발생부를 제어할 수도 있다. 따라서, 제어게이트에 고전압을 인가하지 않고 단시간에 전하축적층으로부터 전하를 방출시킬 수 있다.
본 발명의 또 다른 태양에 따르면, 상기 반도체 기억장치를 포함하는 액정표시장치가 제공된다.
이하, 첨부 도면을 참조하여 실시예에 의해 본 발명을 상세하게 설명한다. 본 발명은 이들 실시예에 한정되지 않는다.
(제1실시예)
도 9∼도 28을 참조하여, 본 발명에 따른 반도체 기억장치의 비휘발성 메모리소자를 제조하는 예시적인 제조 프로세스를 설명한다. 본 실시예에서 제조되는 비휘발성 메모리소자는, 예를 들면, 반도체 기판을 섬형상으로 프로세싱함으로써 형성되고 활성영역으로서 기능하는 둘레면을 가지는 섬형상 반도체층, 섬형상 반도체층의 상하부와 연관되어 구비된 선택트랜지스터들, 및 섬형상 반도체층의 활성영역상에 구비되고 선택트랜지스터들 사이에서 섬형상 반도체층을 따라 직렬로 배치된 전하축적층과 터널산화막을 포함하는 부동게이트를 각각 포함하는 복수의 메모리셀들(예를 들면, 2개의 메모리셀)을 포함한다. 비휘발성 메모리소자에 있어서, 섬형상 반도체층은 반도체 기판으로부터 전기적으로 부동(floating)되고, 메모리셀들의 활성영역들은 서로 전기적으로 부동된다. 도 8은 본 발명에 따른 이러한 복수의 비휘발성 메모리소자를 각각 포함하는 메모리셀 어레이의 평면도이다. 도 9∼도28은 도 8에 도시된 메모리셀 어레이에 대한 제조 프로세스를 설명하는 도 8의 A-A'에 따른 선단면도이다.
먼저, 200∼2,000㎚의 두께를 가지는 실리콘 질화막(제1절연층)(310)이 P형 실리콘 기판(반도체 기판)(100)의 표면상에 형성된다. 그리고 나서, 실리콘질화막(310)상에 레지스트막이 형성되고 레지스트 마스크(R1)의 형성을 위해 공지의 포토리소그래피 기술에 의해 패터닝된다(도 9).
레지스트 마스크(R1)를 이용하여, 반응성 이온 에칭(reactive ion etching)에 의해 실리콘 질화막(제1절연막)(310)을 에칭한다. 그리고 나서, 최종 실리콘 질 화막(resulting silicon nitride film)(제1절연막)(310)을 마스크로서 이용하여 반응성 이온 에칭에 의해 P형 실리콘 기판(반도체 기판)(100)을 2,000∼20,000㎚의 깊이로 에칭하여, 제1격자 트렌치(first lattice trench)(210)를 형성한다. 그리하여, P형 실리콘 기판(100)의 일부가 섬형상 구성으로 배치된 복수의 섬형상 반도체층(110)으로 분리된다. 그 후, P형 실리콘 기판(반도체 기판)(100)의 상면과 각각의 섬형상 반도체층(110)의 둘레면이 열적으로 산화되어, 열산화막(제2절연막)(410)이 형성된다(도 10)
예를 들면, 등방성 에칭(isotropic etching)에 의해 섬형상 반도체층(110)의 둘레면에 존재하는 열산화막(제2절연막)(410)의 일부가 선택적으로 에칭된 후, 필요에 따라 경사이온주입(oblique ion implantation)에 의해 각각의 섬형상 반도체층의 둘레면 내에 채널이온이 도입된다. 또 다르게는, CVD법에 의해 섬형상 반도체층의 둘레면에 붕소 함유 산화막을 형성하고 채널이온주입 대신에 붕소를 산화막으로부터 둘레면 내에 확산시킴으로써 채널 이온의 도입이 수행될 수도 있다. 이어서, 약 10m의 두께를 각각 가지는 실리콘 산화막(제3절연막)(420)이 예를 들면, 열산화법에 의해 각각의 섬형상 반도체층(110)의 둘레면에 터널산화막으로서 형성된다(도 11). 터널산화막은 열산화막에 한정되지 않고 CVD산화막 또는 질소산화막일 수도 있다. 적어도 섬형상 반도체층(110)의 활성영역상에 제3절연막이 형성될 필요가 있지만, 제3절연막은 섬형상 반도체층(110)의 둘레면 및 상부면과 P형 실리콘 기판(100)의 표면을 전체적으로 덮도록 형성될 수도 있다.
이어서, 다결정 실리콘막(제1도전막)(510)이 섬형상 반도체층(110)의 둘레면 및 상면과 P형 실리콘 기판(반도체 기판)(100)의 표면을 전체적으로 덮도록 형성된다(도 12). 그러나, 단지 섬형상 반도체층(110)의 적어도 둘레면에 제1도전막이 형성될 필요가 있다. 그 후, CVD법에 의해 실리콘 질화막(제4절연막)(321)을 형성한 후, 예를 들면, 반응성 이온에칭에 의해 선택적으로 에칭하여, 실리콘 질화막(제4절연막)(321)의 일부가 다결정 실리콘막(제1도전막)(510)의 둘레면 부분상에 측벽 스페이서로서 남겨진다(도 13).
CVD법에 의해 제1격자 트렌치(210)에 실리콘 산화막(제5절연막)(431)이 형성된다. 실리콘 산화막(제5절연막)(431)은 제1격자 트렌치(210)를 소정 깊이로 채우도록 부분적으로 제거된다(도 15). 실리콘 질화막(제4절연막)(321)은 실리콘 산화막(제5절연막)(431)을 마스크로 이용하여 등방성 에칭에 의해 부분적으로 에칭되어, 실리콘 산화막(제5절연막)(431)과 다결정 실리콘막(제1도전막)(510) 사이에 존재하는 실리콘 질화막(제4절연막)(321)의 일부가 남겨진다(도 16). 이 때, 실리콘 질화막(제4절연막)(321)이 실리콘 산화막(제5절연막)(431)의 상면으로부터 오목부를 형성한다. 그리고 나서, 오목부에 실리콘 산화막(제6절연막)(441)이 형성된다. 이 때, 실리콘 산화막(제6절연막)(441)은 오목부를 채우기 위해 실리콘 질화막(제4절연막)(321)의 두께의 약 1/2 이상의 두께를 각각 가진다. 또한, 오목부 외측의 다결정 실리콘막(제1도전막)(510)상에 존재하는 실리콘 산화막(제6절연막)(441)의 일부는, 예를 들면 등방성 에칭에 의해 제거된다. 실리콘 산화막(제6절연막)(441)은 오목부에 존재하여, 실리콘 질화막(제4절연막)(321)이 실리콘 산화막(제5절연막)(431)과 실리콘 산화막(제6절연막)(441)에 의해 한정된다.
이어서, 실리콘 질화막(제4절연막)(322)이 CVD법에 의해 상술한 바와 동일한 방식으로 형성되고, 반응성 이온에칭에 의해 선택적으로 에칭되어, 실리콘 질화막(제4절연막)(322)의 일부가 다결정 실리콘막(제1도전막)(510)의 둘레면 부분에 측벽 스페이서로서 남겨진다(도 17). 실리콘 산화막(제5절연막)(432)이 상술한 바와 실질적으로 동일한 방식으로 제1격자 트렌치(210)에 형성된 후, 실리콘 산화막(제6절연막)(442)이 상술한 바와 동일한 방식으로 측벽 스페이서로서 구비된 실리콘 질화막(제4절연막)(322)상의 오목부에 형성된다. 그리고 나서, 실리콘 질화막(제4절연막)(323)이 상술한 바와 동일한 방식으로 다결정 실리콘막(제1도전막)(510)의 둘레면 부분에 측벽 스페이서로서 형성된다(도 18).
이들 단계를 반복하여, 복수의 실리콘 질화막(제4절연막)(321∼324)이 다결정 실리콘막(제1도전막)(510)의 각각의 둘레면 부분에 측벽 스페이서로서 형성된다(도 19). 그리고 나서, 다결정 실리콘막(제1도전막)(510)의 둘레면 부분이 등방성 에칭에 의해 복수의 다결정 실리콘막(제1도전막)(511∼514)으로 각각 분리된다(도 20). 또 다르게는, 실리콘 질화막(제4절연막)(321∼324)을 마스크로서 이용하여 열산화에 의해 다결정 실리콘막(제1도전막)(510)이 분리될 수도 있다. 또한, 다결정 실리콘막(510)을 분리하기 위해 에칭과 열산화를 조합하여 이용할 수도 있다. 다결정 실리콘막(제1도전막)(511∼514) 및 실리콘 질화막(제1절연막)(310)과 자기정합(self-alignment)으로 섬형상 반도체층(110)의 일부와 P형 실리콘 기판(반도체 기판)(100)의 일부 내에 불순물이 도입되어 N형 반도체층(721∼724) 및 불순물 확산층(710)이 형성된다. 이 때, 후에 제1상호접속층(소스)으로서 기능하는 불 순물 확산층(710)의 불순물 농도는 이온 주입법에 의해 조정될 수도 있다(도 20).
제1상호접속층을 위한 불순물 확산층(710)의 형성은 N형 반도체층(721∼724)의 형성과 동시에 필수적으로 수행될 필요는 없다. 예를 들면, 제1상호접속층을 위한 불순물 확산층(710)의 형성은 열산화막(제2절연막)(410)형성 후에 또는 실리콘 산화막(제3절연막)(420)의 형성 후에 이온주입에 의해 이루어질 수도 있다. 또한, 이온 도입은 상기 시점에서 여러 번 반복 될 수도 있다. 그 후, 실리콘 산화막(제7절연막)(450)이, 예를 들면, 열산화에 의해 다결정 실리콘막(제1도전막)(511∼514)의 노출면에 형성된다. 이 때, 열처리는 불순물 확산층(710, 721∼724)을 섬형상 반도체층(110) 내에 확산시켜, 섬형상 반도체층(110)의 P형 영역이 전기적으로 부동 상태로 된다(도 21). 다결정 실리콘막(제1도전층)(511∼514)의 불순물의 도입은 다결정 실리콘막(제1도전층)(510)이 형성될 때, 또는 불순물이 섬형상 반도체층(110) 내에 도입될 때 수행될 수도 있다. 불순물 도입의 시기는 다결정 실리콘막(511∼514)에 전기전도성을 부여할 수 있는 한 특별히 한정되지 않는다.
실리콘 질화막 측벽 스페이서(제4절연막)(321∼324)를, 예를 들면 등방성 에칭에 의해 제거한 후, 실리콘 산화막(제8절연막)(461)이 CVD법에 의해 형성되고 이방성 에칭 및 등방성 에칭에 의해 부분적으로 에칭되어, 다결정 실리콘막(제1도전막)(511)의 둘레면이 실리콘 산화막(제8절연막)(461)으로 덮인다. 이어서, 실리콘 질화막(제9절연막)(331)이 다결정 실리콘막(제1도전막)(512∼514) 및 실리콘 산화막(제7절연막)(450)상에 측벽 스페이서로서 형성된다(도 22).
이어서, 다결정 실리콘막(제1도전막)(511)의 둘레면에 노출되도록 실리콘 산 화막(제8절연막)(461)이 에칭백(etched back)된 후, 다결정 실리콘막(제2도전막)(521)이 다결정 실리콘막(제1도전막)(511)의 둘레면상에 형성된다(도 23). 그 후, 다결정 실리콘막(제2도전막)(521)과 자기정합으로 P형 실리콘 기판(반도체 기판)(100)에 제2트렌치(220)가 형성된다. 즉, 제2도전막의 분리된 부분과 자기정합으로 제1상호접속층을 위한 격리부가 형성된다. 이어서, 다결정 실리콘막(제2도전막)(521)은 다결정 실리콘막(제1도전막)(511)을 각각 접촉하는 범위로 에칭백된다. 최종 다결정 실리콘막(제2도전막)(521)은 선택게이트로서 각각 기능한다. 이 때, 선택 게이트선(제2상호접속층)이 마스킹 단계를 필요로 하지 않고 도 8의 A-A'선을 따라 연속적으로 연장하도록 형성되고, A-A'선을 따라 측정된 바와 같은 섬형상 반도체층(110)들 사이의 거리가 소정 거리보다 크지 않게 설정된다. 그 후, 실리콘 산화막(제8절연막)(462)이 형성되고 이방성 에칭 및 등방성 에칭에 의해 부분적으로 에칭되어, 다결정 실리콘막(제2도전막)(521)의 측면 및 상면이 실리콘 산화막(제8절연막)(462)을 덮는다. 그리고 나서, 실리콘 질화막 측벽 스페이서(제9절연막)(331)ㄱ이 등방성 에칭에 의해 제거되고, 다결정 실리콘막(제1도전막)(512∼514)의 노출된 둘레면에 층간절연막(612)이 형성된다(도 24). 층간절연막(612)은, 예를 들면, ONO막일 수도 있다.
이어서, 다결정 실리콘막(제2도전막)(522)이 형성되고 상술한 바와 동일한 방식으로 에칭되어, 다결정 실리콘막(제1도전막)(512)의 둘레면이 층간절연막(612)을 사이에 두고 다결정 실리콘막(제2도전막)(522)으로 덮인다(도 25). 이 때, 제어게이트선(제3상호접속층)이 마스킹 단계를 필요로 하지 않고 도 8의 A-A'선을 따라 연속적으로 연장하면서 형성되어, A-A'선을 따라 측정된 바와 같은 섬형상 반도체층(110)들 사이의 거리가 소정 거리보다 크지 않게 설정된다. 그 후, 실리콘 산화막(제8절연막)(463)이 형성되고 이방성 에칭 및 등방성 에칭에 의해 부분적으로 에칭되어, 다결정 실리콘막(제2도전막)(522)의 측면 및 상면이 실리콘 산화막(제8절연막)(463)을 덮는다. 이들 단계를 반복하여, 다결정 실리콘막(제2도전막)(523)이 층간절연막(613)을 사이에 두고 다결정 실리콘막(제1도전막)의 둘레면상에 형성된다(도 26).
그리고 나서, 산화막(제8절연막)(464)이 다결정 실리콘막(제2도전막)(523)의 측면 및 상면을 덮도록 형성된다. 다결정 실리콘막(제2도전막)(524)이 최상부 다결정 실리콘막(제1도전막) (514)의 둘레면에 형성되고, 최하부 다결정 실리콘막(제1도전막)(511)과 동일하게 최상부 다결정 실리콘막(제1도전막)(514)과 접촉할 정도로 에칭백된다. 다결정 실리콘막(제2도전막)(524) 상에는 실리콘 산화막(제10절연막)(465)이 형성되고, CMP법에 의해 에칭백되거나 부분적으로 연마되어, 불순물 확산층(724)이 형성되어 있는 각각의 섬형상 반도체층(110)의 상면이 노출된다. 그리고 나서, 비트선(제4상호접속층)이 제2 및 제3상호접속층을 교차하도록 형성되고 섬형상 반도체층(110)의 상부에 접속된다(도 27). 도 27에 있어서, 제4상호접속선(840)은 정렬오차 (misalignment)없이 불순물 확산층상에 배치되도록 도시되어 있다. 정렬오차가 발생하는 경우에도, 도 28에 도시된 바와 같이 제4상호접속층(840)이 불순물 확산층(724)에 확실하게 접속될 수 있다.
그 후, 층간절연막이 형성된 후 콘택트홀(contact hole) 및 금속 상호접속이 공지기술에 의해 형성된다. 따라서, 제1도전막(다결정 실리콘 막)에 의해 구성된 부동게이트를 각각 포함하는 전하축적층을 각각 포함하고 전하축적층의 전하 주입상태에 기초하는 메모리 기능을 가지는 비휘발성 메모리소자가 제조된다.
(제2실시예)
도 29를 참조하여 본 발명에 따른 반도체 기억장치의 예시적인 회로구성을 설명한다. 도 29는 본 발명에 따른 반도체 기억장치(30)의 블록도이다. 반도체 기억장치(30)는 데이터를 기억하는 복수의 메모리를 각각 포함하는 복수의 비휘발성 메모리소자를 각각 포함하는 복수의 메모리셀 어레이(31)를 포함한다.
메모리셀 어레이(31)는 블록(B0∼Bn)에 각각 배치된다. 블록(B0∼Bn)은 로컬행디코더(local row decoder)(32B0∼32Bn)를 각각 포함한다. 예를 들면, 블록(B0)은 로컬행디코더(32B0)를 포함한다. 블록(B0∼Bn)에는 복수의 비트선(51S0∼51S0i, 51s1∼51s1i, ..., 51Sn∼51Sni)이 연장하고 있고, 복수의 로컬행워드선(도시 안됨)이 연장하고 있다. 메모리셀들은 로컬워드선과 비트선의 교점(intersection)에 각각 배치되어 있다. 각각의 메모리셀 어레이(31)에 대한 비트선은 열게이트회로(37)를 통해 열디코더(36)에 접속되어 있다.
각 블록(B0∼Bn)의 로컬워드선은 블록(B0∼Bn)과 관련된 대응하는 로컬행디코더(32B0∼32Bn)에 접속되어 있다. 또한, 메모리셀 어레이(31)는 글로벌행디코더(global row decoder)에 접속된 글로벌 워드선(39S0∼39Sn)을 포함한다. 글로벌 워드선(39S0∼39Sn)은 각각의 로컬행디코더(32B0∼32Bn)에 접속되어 있고 각각의 블록(B0∼Bn)을 통해 연장하고 있다. 글로벌 워드선(39S0∼39Sn)은 각 각의 블록(B0∼Bn)의 로컬워드선에 물리적으로 접속되어 있지 않고 블록(B0∼Bn)과 관련된 로컬행디코더(32B0∼32Bn)를 통해 각각의 블록(B0∼Bn)의 로컬워드선에 전기적으로 접속되어 있다. 도 30은 후술하는 블록(32B0∼32Bn)의 각각의 메모리셀 어레이를 나타내고 있다.
글로벌행디코더(35)는 메모리셀 어레이(31)에 대한 행디코더이고, 어드레스 버스(address bus)(49)를 통해 인가된 행어드레스에 기초하여 글로벌 워드선(39S0∼39Sn) 중 하나를 선택하기 위해 채용된다. 로컬행디코더(32B0∼32Bn)는 대응하는 글로벌 워드선(39S0∼39Sn)에 로컬워드선을 각각 접속시키는 복수의 스위칭 트랜지스터(도시 안됨)를 각각 포함한다. 로컬행디코더(32B0∼32Bn)는 블록 디코더(34)로부터 블록선택신호를 수신하기 위해 각각 채용된다. 예를 들면, 로컬행디코더(32B0)는 블록선택신호(S0)를 수신한다. 블록선택신호가 로컬행디코더(32B0∼32Bn)로 출력되면, 각각의 로컬행디코더(32B0∼32Bn)의 스위칭 트랜지스터(도시 안됨)가 모두 ON상태로 된다. 블록선택신호가 로컬행디코더(32B0∼32Bn)로 출력되지 않으면, 각각의 행디코더(32B0∼32Bn)의 스위칭 트랜지스터가 모두 OFF상태로 된다. 메모리 프로세싱 기간 중에, 각각의 블록(B0∼Bn)의 로컬워드선들은 글로벌 워드선(39S0∼39Sn)으로부터 격리되고, 다른 블록들의 로컬워드선으로부터 격리된다. 로컬행디코더(32B0∼32Bn)는 소거제어신호, 즉, 소거신호를 수신하기 위해 각각 채용된다. 블록 디코더(34)는 대응하는 블록을 선택하기 위해 블록선택신호(S0∼Sn) 중 하나를 출력하도록 채용된다. 또한, 블록 디코더(34)는 블록 어드레스를 수신하는 어드레스 버스(49)에 접속된다.
블록(B0∼Bn)은 거기에서 연장되는 제1 및 제2로컬선택선(도시안됨)을 각각 포함한다. 각 블록(B0∼Bn)의 제1 및 제2로컬선택선은 대응하는 로컬행디코더(32B0∼32Bn)에 접속된다. 메모리셀 어레이(31)는 복수의 제1글로벌선택선(41S0∼41Sn)과 글로벌행디코더(35)에 접속된 복수의 제2글로벌선택선(42S0∼42Sn)을 더 포함한다. 제1글로벌선택선(41S0∼41Sn)과 제2글로벌선택선(42S0∼42Sn)은 각각의 로컬행디코더 (32B0∼32Bn)에 접속되고 각각의 블록(B0∼Bn)을 통해 연장한다. 제1글로벌선택선(41S0∼41Sn)과 제2글로벌선택선(42S0∼42Sn)은 메모리셀 어레이(31)의 각각의 블록(B0∼Bn)들의 제1 및 제2선택선에 물리적으로 접속되지 않고 블록(B0∼Bn)에 관련된 로컬행디코더(32B0∼32Bn)를 통해 각각의 블록(B0∼Bn)의 제1 및 제2로컬선택선에 전기적으로 접속되도록 채용되어 있다.
소거스위치(33)는 블록(B0∼Bn)의 공통소스선(38S0∼38Sn)에 각각 접속되어 있는 복수의 스위치들(도 29에 도시 안됨)을 포함한다. 블록선택선(40S0∼40Sn) 중 하나를 통해 인가된 블록선택신호에 기초하여, 소거스위치(33)의 스위치들이 전압(접지전압)(Vg) 또는 소거전압을 메모리 프로세싱동작(즉, 판독, 기록, 및 소거동작)에서 블록(B0∼Bn)의 공통소스선(38S0∼38Sn) 중 대응하는 하나에 선택적으로 접속시킨다. 반도체 기억장치(30)가 판독 또는 기록동작을 수행하여, 블록선택신호(S0∼Sn)에 상관없이 소거스위치(33)의 스위치들이 전압(Vg)을 모든 공통소스선(38S0∼38Sn)에 인가한다. 반도체 기억장치(30)가 소거 신호에 기초하여 소거동작을 수행하여, 선택된 블록을 표시하는 블록선택신호를 블록 디코더(34)가 출력하고 소거스위치(33)의 스위치들 중 대응하는 하나를 통해 선택된 블록에 소거 전압을 인가한다. 한편, 소거스위치의 나머지 다른 스위치들은 전압(Vg)을 나머지 다른 블록들에 인가한다.
도 30은 블록(60) 및 블록(60)과 관련된 로컬행디코더(61)를 나타낸다. 블록(60)은 도 29의 블록(B0∼Bn)들 중 하나이다. 도 30에서, 블록(60)을 통해 연장하는 글로벌 워드선(62, 63)만이 도시되어 있다. 글로벌 워드선(62, 63)은 도 29의 글로벌 워드선(39S0∼39Sn) 중 2개이다.
블록(60)은 비트선(66∼66i)을 포함한다. 블록(60)은 글로벌 워드선(63)과 관련된 제1로컬워드선(68) 및 글로벌 워드선(62)과 관련된 제2로컬워드선(67)을 더 포함한다. 제1로컬워드선(68)은 로컬행디코더(61)의 스위칭 트랜지스터(75)를 통해 제1글로벌 워드선(63)에 접속되어 있고, 제2로컬워드선(67)은 로컬행디코더(61)의 스위칭트랜지스터(74)를 통해 제2글로벌 워드선(62)에 접속되어 있다.
블록(60)은 각각의 비휘발성 메모리소자의 제1선택 트랜지스터(83∼83i)의 제1선택게이트(81∼81i)에 접속된 제1로컬선택선(72) 및 각각의 비휘발성 메모리소자의 제2선택 트랜지스터(82∼82i)의 제2선택게이트(80∼80i)에 접속된 제2로컬선택선(71)을 더 포함한다. 예를 들면, 제1로컬선택선(72)은 로컬행디코더(61)의 스위칭 트랜지스터(77)를 통해 제1글로벌 선택선(70)에 접속되고, 제2로컬선택선(71)은 로컬행디코더(61)의 스위칭 트랜지스터(76)를 통해 제2글로벌 선택선(69)에 접속된다.
블록(60)은 소거스위치(33)(도 29)의 스위치들 중 하나에 접속되어 있는 공통소스선(73)을 가진다. 블록(60)은 메모리셀(64∼64i, 65∼65i)을 더 포함한다. 메모리셀(65∼65i)들은 제1제어게이트(79∼79i)를 각각 가지고, 메모리셀(64∼64i)들은 제2제어게이트(78∼78i)를 각각 가진다. 비휘발성 메모리소자들은 비트선(66∼66i)에 접속된 드레인과, 공통소스선(73)에 접속된 소스를 각각 가진다.
도 29에 도시된 열디코더(36)는 비휘발성 메모리소자의 드레인에 인가될 전압을 발생시키고 열게이트회로(37)를 통해 비휘발성 메모리소자의 드레인에 접속된 비트선(51S0∼51S0i, 51S1∼51S1i, ..., 51Sn∼51Sni(도 30의 66∼66i))을 구동시키기 위해 사용되는 드레인 전압발생부(43)를 포함한다. 글로벌행디코더(35)는 제1제어게이트(도 30의 79∼79i)에 인가될 전압을 발생시키는 제1제어게이트 전압발생부(44) 및 제2제어게이트(도 30의 78∼78i)에 인가될 전압을 발생시키는 제2제어게이트 전압발생부(45)를 포함하고, 로컬행디코더(32b0∼32Bn)(도 30의 61)를 통해 선택된 메모리셀의 제1 및 제2제어게이트(도 30의 79∼79i 및 78∼78i)에 각각 접속된 로컬워드선(도 30의 67, 68)을 구동시키기 위해 사용된다. 글로벌행디코더(35)는 제1선택게이트(도 30의 81∼81i)에 인가될 전압을 발생시키는 제1선택게이트 전압발생부(46) 및 제2선택게이트(도 30의 80∼80i)에 인가될 전압을 발생시키는 제2선택게이트 전압발생부(47)를 더 포함하고, 로컬행디코더(32B0∼32Bn)를 통해 제1 및 제2선택게이트(도 30의 81∼81i 및 80∼80i)에 각각 접속된 제1 및 제2로컬선택선(72, 71)을 구동시키기 위해 사용된다. 소거스위치(33)는 메모리소자의 소스에 인가될 전압을 발생시키는 소스전압 발생부(48)를 포함하고, 메모리소자의 소스에 접속된 공통소스선(73)을 구동시키기 위해 사용된다.
반도체 기억장치(30)는 반도체 기억장치(30)에 발생될 신호 및 전압과 반도 체 기억장치(30)의 외부로부터 인가된 제어정보에 따라 신호 및 전압의 인가 시기를 제어하는 상태제어부(50)를 더 포함한다.
(제3실시예)
본 발명에 따른 비휘발성 메모리소자의 전하축적층내에 전하를 주입하는 기록동작을 설명한다.
도 3은 하나의 섬형상 반도체층과 관련하여 구비된 비휘발성 메모리소자의 단면도이다. 도 4는 도 30에 도시된 메모리셀 어레이를 구성하는 각각의 비휘발성 메모리소자와 비휘발성 메모리소자의 등가회로도이고, 동일한 것이다. 도 3의 비휘발성 메모리소자는 P형 반도체 기판(13)으로부터 전기적으로 절연된 P형 섬형상 반도체층(12) 주위에 구비된 전하축적층(1, 3) 및 제어게이트(2, 4)를 각각 가지는 2개의 메모리셀(M1, M2)과, 2개의 선택 트랜지스터(N1, N2)를 포함한다. 기록동작시 메모리셀 어레이의 비휘발성 메모리소자의 메모리셀(M1, M2)의 전하축적층(1, 3) 중 어느 하나에 전하가 주입될 때 각 단자에 인가되는 전압에 대해 설명한다.
여기서, 도 30에 도시된 메모리셀 어레이에서 제1 및 제2로컬선택선(72, 71), 제1 및 제2로컬워드선(68, 67), 및 비트선(66i)이 선택된다고 가정한다. 즉, 제1 및 제 2로컬선택선(72, 71), 제1 및 제2로컬워드선(68, 67), 및 비트선(66i)은 제1 및 제2선택게이트 전압발생부(46, 47), 제1 및 제2제어게이트 전압발생부(44, 45), 및 드레인 전압발생부(43)에 각각 접속된다. 따라서, 제1제어게이트 전압발생부(44)에 의해 발생된 전압은 제1로컬워드선(68)을 통해 비휘발성 메모리소자의 제1제어게이트(4)에 인가된다. 마찬가지로, 제2제어게이트 전압발생부(45)에 의해 발생된 전압은 제2로컬워드선(67)을 통해 비휘발성 메모리소자의 제2제어게이트(2)에 인가된다. 또한, 제1 및 제2선택게이트 전압발생부(46, 47)와 드레인 전압발생부(43)에 의해 발생된 전압은 제1 및 제2로컬선택선(72, 71)과 비트선(66i)을 통해 제1 및 제2선택게이트(6, 5)와 드레인(7)에 각각 인가된다. 또한, 소스전압 발생부(48)에 의해 발생된 전압은 공통소스선(73)을 통해 소스(11)에 인가된다. 기록동작시 전하는 FN터널전류에 의해 다음과 같은 방식으로 도 4에 도시된 비휘발성 메모리소자의 메모리셀(M1)의 전하축적층(3)내로 주입된다. 우선, 제1제어게이트(4)에 고전압(VH1)이 인가되고, 제2제어게이트(2)에는 기록을 방지하기 위한 전압(VH2(VH1＞VH2))이 인가된다. 제2선택게이트(5)에 포지티브의 전압(VH3)이 인가되고, 제1선택게이트(6)에는 소스(11)로의 전기적 접속을 방지하기 위한 네거티브 전압(VN1)이 인가된다. 소스(11)는 접지되고, 드레인(7)에는 네거티브 전압(VN1)이 인가된다.
선택된 블록에 전하가 주입되지 않은 나머지 다른 메모리소자에 대해서는, 기록의 방지를 위해 각 메모리소자의 드레인(7)(비트선)에 포지티브 전압이 인가되거나 드레인(7)이 접지된다. 드레인(7)에 네거티브전압(VN1)을 인가함으로써, N형 확산층(8, 9, 10)이 네거티브전압(VN1)에서 유지된다. 그리고 나서, 섬형상 반도체층(12)에서 절연막을 사이에 두고 전하축적층(3)과 대향하는 영역에 제1부동채널(15)(도 3)이 네거티브전압(VN1)로 충전되어, 제1제어게이트(4)와 제1부동채널(15) 사이에서 전위차(VH1-VN1)가 발생한다. 이 때, FN채널에 의해 제1부동채널(15)로부터 전하축적층(3)내로 전하가 주입된다. 따라서, 전하의 주입에 의 해 메모리셀(M1)의 임계전압이 포지티브 방향으로 이동(shifted)한다. 그러나, 제1선택게이트(6)에 네거티브 전압(VN1)을 인가하는 것은 N형 확산층(10)과 소스(11) 사이에 전기적인 접속을 방지하고, 이에따라, 소스(11)로부터 네거티브 전압이 인가되는 드레인(7)으로 과전류가 흐르는 것이 방지된다. 전하는 메모리셀(M2)의 전하축적층(1) 내에 주입되지 않기 때문에, 메모리셀(M2)의 임계전압이 변하지 않는다. 이런 식으로, 기록동작시 전하는 FN터널전류에 의해 선택된 블록에서 하부 메모리셀(M1)의 전하축적층(3)내로 주입된다.
한편, 기록동작시 블록의 상부 메모리셀(M2)의 전하축적층(1)내에 전하를 주입하는 것은 다음과 같은 방식으로 수행된다. 제2제어게이트(2)에 고전압(VH1)이 인가되고, 제1제어게이트(4)에는 기록을 방지하기위한 전압(VH2(VH1＞VH2))이 인가된다. 제2선택게이트(5)에는 포지티브 전압(VH3)이 인가되고, 제1선택게이트(6)에는 소스(11)로의 전기적인 접속을 방지하기위한 네거티브 전압(VN1)이 인가된다. 소스(11)는 접지되고, 전하가 주입되는 드레인(7)에는 네거티브 전압(VN1)이 인가된다.
선택된 블록에서 전하가 주입되지 않은 나머지 다른 메모리소자에 대해서는, 각 메모리 소자의 드레인(7)(비트선)에 포지티브 전압이 인가되거나, 기록의 방지를 위해 드레인(7)이 접지된다. 드레인(7)에 네거티브 전압(VN1)을 인가함으로써, N형 확산층(8, 9, 10)이 네거티브 전압(VN)네거티브 전압(VN1)에서 유지된다. 섬형상 반도체층(12)에서 절연막을 사이에 두고 전하축적층(1)과 대향하는 영역에 형성된 제2부동채널(14)(도 3)이 네거티브 전압(VN1)로 충전되어, 제2제어게이트(2)와 제2부동채널(14) 사이에 VH1-VN1의 전위차가 발생한다. 이 때, FN채널에 의해 제2부동채널(14)로부터 전하축적층(1) 내로 전하가 주입된다. 따라서, 전하의 주입에 의해 메모리셀(M2)의 임계전압이 포지티브 방향으로 이동한다. 그러나, 제1선택게이트(6)에 네거티브 전압(VN1)을 인가하는 것은 N형 확산층(10)과 소스(11) 사이의 전기적인 접속을 방지하므로, 소스 11로부터 네거티브 전압이 인가되는 드레인(7)으로 과전류가 흐르는 것이 방지된다. 전하는 메모리셀(M1)의 전하축적층(3)내로 주입되지 않기 때문에, 메모리셀(M1)의 임계전압이 변하지 않는다. 이런 식으로, 기록동작시 전하는 각각의 단자에 인가된다.
다음으로, 기록동작에 대한 바람직한 프로세스에 대해 설명한다. 도 1은 본 실시예에 따른 각각의 단자에 인가되는 전압을 나타내는 타이밍차트이다. 도 2는 본 실시예에 따른 기록동작시의 프로세스에 대한 순서도이다. 도 2의 순서도를 참조하여, 기록동작시의 프로세스에 대해 설명한다.
우선, 제1 및 제2제어게이트(4, 2), 제1 및 제2선택게이트(6, 5), 및 소스(11) 및 드레인(7)에 0V가 인가된다(단계 S01). 그리고 나서, 제2제어게이트(2)가 0V로 유지된 상태에서, 드레인(7), 제2선택게이트(5), 및 제1선택게이트(6)에 -10V, 3V, 및 -10V가 각각 인가된다(단계 S02). 그 후, 제1제어게이트(4)에 10V가 인가된다(단계 S03). 이 때, FN터널전류에 의해 제1부동채널(15)로부터 전하축적층(3)내로 전하가 주입된다. 선택된 블록에서 기록동작이 수행되지 않는 나머지 다른 메모리 소자들에 대해서는, 기록의 방지를 위해 각 메모리 소자들의 드레인(7)(비트선)에 0V가 인가된다.
기록이 완료된 후, 제1제어게이트(4)에 0V가 인가된다(단계 S04). 그리고 나서, 제1 및 제2선택게이트(6, 5)와 드레인(7)에 0V가 인가된다(단계 S05). 본 실시예에 있어서, 제1 및 제2선택게이트(6, 5)와 드레인(7)에 인가된 전압은 동시에 변화된다. 그러나, 이들 전압은 반드시 동시에 변화될 필요는 없고, 어느 한 쪽이 먼저 변화될 수도 있다(time-staggered manner).
(제4실시예)
본 발명에 따른 소거동작시 비휘발성 메모리소자의 메모리셀의 전하축적층으로부터 전하가 방출될 때 각 단자들에 인가되는 전압에 대해 설명한다.
선택된 블록의 각 메모리셀의 전하축적층으로부터 전하가 방출되는 경우, 드레인(7)에 포지티브 전압(VH5)을 인가하고, 제2선택게이트(5)에 포지티브 전압(VH5)을 통과시키기 위한 포지티브 전압(VH4(VH4＞VH5))을 인가하고, 제1제어게이트(4) 및 제2제어게이트(2)에 포지티브 전압(VH4)을 인가하며, 게1선택게이트(6)와 소스(11)를 접지함으로써 준비동작이 수행된다. 따라서, 제2선택게이트(5), 제1제어게이트(4), 및 제2제어게이트(2)가 ON상태로 되고 N형 확산층(8, 9, 10)이 VH5로 유지되어, 제1 및 제2부동채널(15, 14)이 VH5로 충전된다. 충전이 완료된 후, 제1 및 제2제어게이트(4, 2)에 인가된 전압은 전하의 방출시에 포지티브 전압(VH4)으로부터 네거티브 전압(VN1)으로 변화하여, 제1제어게이트(4)와 제1부동채널(15) 사이와 제2제어게이트(2)와 제2부동채널(14) 사이에 VN1-VH5의 전위차가 발생한다. 이 때, 전하는 FN터널전류에 의해 전하축적층(3, 1)으로부터 제1 및 제2부동채널(15, 14)로 방출된다. 따라서, 메모리셀(M1, M2)의 임계전 압은 전하의 방출에 의해 네거티브 방향으로 이동한다. 이런 식으로, 소거동작시의 예시적인 제1프로세스가 수행된다.
도 32에 도시된 순서도를 참조하여 기록동작에 대한 예시적인 제1프로세스를 보다 상세하게 설명한다. 도 31에는 각각의 전압의 인가에 대한 타이밍차트가 도시되어 있다. 선택된 블록의 메모리셀들에 대해 소거동작이 각각 수행되는 경우, 우선, 제1 및 제2제어게이트(4, 2), 제1 및 제2선택게이트(6, 5), 및 소스(11) 및 드레인(7)에 0V가 인가된다(단계 S11). 그리고 나서, 드레인(7)에 10V가 인가되고, 제2선택게이트(5)와 제1 및 제2제어게이트(4, 2)에 12V가 인가되어, 제1 및 제2부동채널(15, 14)이 충전된다(단계 S12). 충전이 완료된 후, 제1 및 제2제어게이트(4, 2)에 -10V가 인가된다(단계 S13). 소거가 완료된 후, 제1 및 제2제어게이트(4, 2)에 0V가 인가된다. 그 후, 제2선택게이트(5)와 드레인(7)에 0V가 인가된다(단계 S15).
선택된 블록의 메모리셀들에서 선택적으로 소거동작이 수행되는 경우, 소거의 방지를 위해 소거동작이 수행되지 않은 각각의 메모리소자의 제1 및 제2제어게이트(4, 2) 또는 드레인(7)에 0V가 인가된다. 소거가 완료된 후, 제1 및 제2제어게이트(4, 2)에 0V가 인가된 후, 제2선택게이트(5) 및 드레인(7)에 0V가 인가된다. 제2선택게이트(5) 및 드레인(7)에 인가되는 전압은 도 31에서 동시에 변화된다. 그러나, 이들 전압은 반드시 동시에 변화될 필요는 없고, 어느 한 쪽이 먼저 변화될 수도 있다(time-staggered manner). 또한, 소스(11) 및 제1선택게이트(6)는 반드시 접지될 필요는 없고, 포지티브 전압이 인가될 수도 있다.
다음으로, 소거동작에 대한 예시적인 제2프로세스를 설명한다. 소거동작에 대한 제2프로세스에서는, 소스(11)로부터 10V가 인가된다. 본 프로세스에서, 메모리셀들에서는 제1프로세스로서 소거동작이 수행될 수 있다. 제2프로세스에서 선택된 블록의 각 메모리셀들의 전하축적층으로부터 전하가 방출되는 경우, 소스(11)에 포지티브 전압(VH5)을 인가하고, 제1선택게이트(6)에 포지티브 전압(VH5)을 통과시키기 위한 포지티브 전압(VH4)(VH4＞VH5)을 인가하고, 제1제어게이트(4) 및 제2제어게이트(2)에 포지티브 전압(VH4)을 인가하며, 제2선택게이트(5) 및 드레인(7)을 접지함으로써 전하의 방출에 대한 준비동작이 수행된다. 따라서, 제2선택게이트(5), 제1제어게이트(4) 및 제2제어게이트(2)가 ON상태로 되고 N형 확산층(8, 9, 10)이 VH5에서 유지되어, 제1 및 제2부동채널(15, 14)이 VH5로 충전된다. 충전이 완료된 후, 제1 및 제2제어게이트(4, 2)에 인가된 전압은 전하의 방출을 위해 포지티브 전압(VH4)으로부터 네거티브 전압(VN1)으로 변화되어, 제1제어게이트(4)와 제1부동채널(15) 사이, 그리고 제2제어게이트(2)와 제2부동채널(14) 사이에 VN1-VH5의 전위차가 발생한다. 이 때, 전하는 FN터널전류에 의해 전하축적층(1, 3)으로부터 제1 및 제2부동채널(15, 14)로 방출된다. 그래서, 메모리셀(M1, M2)의 임계전압이 상기 전하방출에 의해 네거티브 방향으로 이동된다. 이런 식으로, 소거동작에 대한 예시적인 제2프로세스가 수행된다.
도 34에 도시된 순서도를 참조하여 소거동작에 대한 예시적인 제2프로세스를 보다 상세하게 설명한다. 도 33에는 각각의 구동전압의 인가에 대한 타이밍차트가 도시되어 있다. 제1 및 제2제어게이트(4, 2)에 접속된 메모리셀(M1, M2)에서 소거 동작이 수행되는 경우, 먼저, 제1 및 제2제어게이트(4, 2), 제1 및 제2선택게이트(6, 5), 및 소스 및 드레인(7)에 0V가 인가된다(단계 S21). 그리고 나서, 소스(11)에 10V가 인가되고, 제1선택게이트(6) 및 제1 및 제2제어게이트(4, 2)에 12V가 인가되어, 제1 및 제2부동채널(15, 14)이 충전된다(단계 S22). 충전이 완료된 후, 제1 및 제2제어게이트(4, 2)에 -10V가 인가된다(단계 S23). 소거가 완료된 후, 제1 및 제2제어게이트(42)에 0V가 인가된다(단계 S24). 그 후, 제2선택게이트(5)와 드레인(7)에 0V가 인가된다(단계 S25). 이런 식으로, 메모리셀(M1, M2)에서 소거동작이 수행된다. 본 프로세스에서, 제1선택게이트(6)와 소스(11)에 인가되는 전압은 동시에 변화된다. 그러나, 이들 전압은 반드시 동시에 변화될 필요는 없고, 어느 한 쪽이 먼저 변화될 수도 있다(time-staggered manner). 또한, 드레인(7)과 제2선택게이트(5)는 반드시 접지될 필요는 없고, 포지티브 전압이 인가될 수도 있다.
다음으로, 소거동작에 대한 예시적인 제3프로세스를 설명한다. 소거동작에 대한 제3프로세스에서는, 드레인(7)과 공통소스(11)로부터 전압이 인가된다. 제3프로세스에서 선택된 블록의 각 메모리셀들의 전하축적층으로부터 전하가 방출되는 경우, 드레인(7) 및 소스(11)에 포지티브 전압(VH5)을 인가하고, 제1 및 제2선택게이트(6, 5)에 포지티브 전압(VH5)을 통과시키기 위한 포지티브 전압(VH4)(VH4＞VH5)을 인가하고, 제1제어게이트(4) 및 제2제어게이트(2)에 포지티브 전압(VH4)을 인가함으로써 전하의 방출을 위한 준비동작이 수행된다. 따라서, 제1 및 제2선택게이트(6, 5), 제1제어게이트(4) 및 제2제어게이트(2)가 ON상태로 되고 N형 확산층(8, 9, 10)이 VH5에서 유지되어, 제1 및 제2부동채널(15, 14)이 VH5로 충전된다. 충전이 완료된 후, 제1 및 제2제어게이트(4, 2)에 인가된 전압이 전하의 방출을 위해 포지티브 전압(VH4)으로부터 네거티브 전압(VN1)으로 변화하여, 제1제어게이트(4)와 제1부동채널(15) 사이와 제2제어게이트(2)와 제2부동채널(14) 사이에 VN1-VH5의 전위차가 발생한다. 이 때, 전하는 터널전류에 의해 전하축적층(3, 1)으로부터 제1 및 제2부동채널(15, 14)로 방출된다. 따라서, 메모리셀(M1, M2)의 임계전압이 전하의 방출에 의해 네거티브 방향으로 이동한다. 이런 식으로, 소거동작을 위한 예시적인 제3프로세스가 수행된다.
도 36에 도시된 순서도를 참조하여 소거동작을 위한 제3프로세스를 보다 상세하게 설명한다. 각 전압의 인가에 대한 시간 도표는 도 35에 도시되어 있다.
선택된 블록의 메모리셀들에서 소거동작이 각각 수행되는 경우, 제1 및 제2제어게이트(4, 2), 제1 및 제2선택게이트(6, 5), 및 소스(11) 및 드레인(7)에 0V가 인가된다(단계 S31). 그리고 나서, 드레인(7) 및 소스(11)에 10V가 인가되고, 제1 및 제2선택게이트(6, 5), 및 제1 및 제2제어게이트(4, 2)에 12V가 인가되어, 제1 및 제2부동채널(15, 14)이 충전된다(단계 S32). 충전이 완료된 후, 제1 및 제2제어게이트(4, 2)에 -10V가 인가된다(단계 S33). 소거가 완료된 후, 제1 및 제2제어게이트(4, 2)에 0V가 인가된다(단계 S34). 그 후, 제1 및 제2선택게이트(6, 5), 소스(11) 및 드레인(7)에 0V가 인가된다(단계 S35). 이런 식으로, 메모리셀(M1, M2)에서 소거동작이 수행된다. 본 프로세스에서, 제1 및 제2선택게이트(6, 5), 드레인(7) 및 소스(11)에 인가되는 전압은 동시에 변화된다. 그러나, 이들 전압은 반 드시 동시에 변화될 필요는 없고, 어느 한 쪽이 먼저 변화될 수도 있다(time-staggered manner).
소거동작을 위한 제3프로세스는 제1 및 제2프로세스보다 고속으로 소거할 수 있는 높은 채널 충전용량을 제공한다.
(제5실시예)
본 발명에 따른 다른 실시예에 따른 비휘발성 메모리소자의 전하축적층 내에 전하가 주입되는 기록동작을 설명한다.
도 5는 본 실시예에 따른 비휘발성 메모리소자의 단면도이다. 도 6은 비휘발성 메모리소자의 등가회로도이다. 도 37은 그러한 복수의 비휘발성 메모리소자를 포함하는 메모리셀 어레이를 나타내는 도면이다. 비휘발성 메모리소자는 하나 이상의 메모리셀(본 실시예에서는 2개의 메모리셀(M3, M4))과 P형 반도체 기판(13)으로부터 전기적으로 절연된 P형 반도체층(12)과 관련되어 구비된 1개의 선택 트랜지스터(N3)(이후, 도 3에 도시된 메모리소자에 구비된 제1선택트랜지스터에 해당된다는 것을 쉽게 이해하기 위해 "제1선택트랜지스터"라 칭함)를 포함한다. 도 37에 도시된 메모리셀 어레이는, 제2글로벌 선택선(69)과 제2로컬 선택선(71)이 구비되어 있지 않다는 점을 제외하고, 도 4에 도시된 비휘발성 메모리소자에 의해 구성된 메모리셀 어레이(도 30)와 실질적으로 동일한 구성을 가진다.
기록동작을 위해 도 37에 도시된 메모리셀 어레이의 메모리셀들의 전하축적층내에 전하를 주입할 때 각각의 단자들에 전압을 인가하는 것에 대해 설명한다.
여기서, 제1로컬선택선(72), 제1 및 제2로컬워드선(68, 67), 및 비트선(66i) 이 선택된다고 가정한다. 즉, 제1로컬선택선(72), 제1 및 제2로컬워드선(68, 67), 및 비트선(66i)이 제1선택게이트 전압발생부(46), 제1 및 제2제어게이트 전압발생부(44, 45), 및 드레인 전압발생부(43)에 각각 접속된다. 따라서, 제1제어게이트 전압발생부(44)에 의해 발생된 전압이 제1로컬워드선(68)을 통해 비휘발성 메모리소자의 제1제어게이트(4)에 인가된다. 마찬가지로, 제2제어게이트 전압발생부(45)에 의해 발생된 전압이 제2로컬워드선(67)을 통해 비휘발성 메모리소자의 제2제어게이트(2)에 인가된다. 또한, 제1선택게이트 전압발생부(46)와 드레인 전압발생부(43)에 의해 발생된 전압들은 제1로컬선택선(72)과 비트선(66i)을 통해 제1선택게이트(6)와 드레인(7)에 각각 인가된다. 또한, 소스 전압발생부(48)에 의해 발생된 전압은 공통소스선(73)을 통해 소스(11)에 인가된다.
기록동작시 도 6에 도시된 비휘발성 메모리소자의 메모리셀(M3)의 전하축적층(3)내로 FN터널전류에 의해 다음과 같은 방식으로 전하가 주입된다. 우선, 제1제어게이트(4)에 고전압(VH1)이 인가되고, 제2제어게이트(2)에 기록동작이 수행되지 않도록 하기 위한 전압(VH2(VH1＞VH2))이 인가된다. 제1선택트랜지스터(N3)의 제1선택게이트(6)에는 소스(11)로의 전기적인 접속을 방지하기위한 네거티브 전압(VN1)이 인가된다. 소스(11)는 접지되고, 드레인(7)에는 네거티브 전압(VN1)이 인가된다. 선택된 블록에서 전하가 주입되지 않은 나머지 다른 메모리소자에 대해서는, 기록의 방지를 위해 각 메모리소자의 드레인(7)(비트선)에 포지티브 전압이 인가되거나, 또는 드레인(7)이 접지된다.
드레인(7)에 네거티브 전압(VN1)을 인가함으로써, N형 확산층(8, 9, 10)이 네거티브 전압(VN1)에서 유지된다. 따라서, 절연막을 사이에 두고 전하축적층(3)과 대향하는 섬형상 반도체층(12)의 영역에 형성된 제1부동채널(15)(도 5)이 네거티브 전압(VN1)로 충전되어, 제1제어게이트(4)와 제1부동채널(15)(도 5) 사이에 VH1-VN1의 전위차가 발생한다. 이 때, FN터널전류에 의해 제1부동채널(15)로부터 전하축적층(3)내로 전하가 주입된다. 따라서, 전하의 주입에 의해 메모리셀(M3)의 임계전압이 포지티브 방향으로 이동한다. 그러나, 제1선택게이트(6)에 네거티브 전압(VN1)을 인가하는 것은 N형 확산층(10)과 소스(11) 사이의 전기적인 접속을 방지하므로, 소스(11)로부터 네거티브 전압이 인가되는 드레인(7)으로 과전류가 흐르는 것이 방지된다. 전하는 메모리셀(M4)의 전하축적층(1) 내에 주입되지 않기 때문에, 메모리셀(M4)의 임계전압은 변하지 않는다. 이런 식으로, 기록동작시 전하는 FN터널전류에 의해 선택된 블록에서 각각의 하부 메모리셀(M3)의 전하축적층(3)내로 주입된다.
한편, 기록동작시 전하는 블록의 각 상부 메모리셀(M4)의 전하축적층(1) 내에 다음과 같이 주입된다. 제2제어게이트(2)에 고전압(VH1)이 인가되고, 제1제어게이트(4)에는 기록동작이 수행되는 것을 방지하기위한 전압(VH2(VH1＞VH2))이 인가된다. 제1선택게이트(6)에는 소스(11)로의 전기적 접속을 방지하기위한 네거티브 전압(VN1)이 인가된다. 소스(11)는 접지되고, 드레인(7)에는 네거티브 전압(VN1)이 인가된다. 드레인(7)에 네거티브 전압(VN1)을 인가함으로써, N형 확산층(9, 10)이 네거티브 전압(VN1)에서 유지된다. 따라서, 절연막을 사이에 두고 전하축적층(1)과 대향하는 섬형상 반도체층(12)의 영역에 형성된 제2부동채널(14)이 네거티브 전압(VN1)로 충전되어, 제2제어게이트(2)와 제2부동채널(14) 사이에 VH1-VN1의 전위차가 발생한다. 이 때, 터널전류에 의해 제2부동채널(14)로부터 전하축적층(1) 내에 전하가 주입된다. 따라서, 전하의 주입에 의해 메모리셀(M4)의 임계전압이 포지티브 방향으로 이동한다. 그러나, 제1선택게이트(6)에 네거티브 전압(VN1)을 인가하는 것은 N형 확산층(10)과 소스(11) 사이의 전기적인 접속을 방지하므로, 소스(11)로부터 네거티브 전압이 인가되는 드레인(7)으로 과전류가 흐르는 것이 방지된다. 전하는 메모리셀(M3)의 전하축적층(3)내로 주입되지 않기 때문에, 메모리셀(M3)의 임계전압은 변하지 않는다. 이런 식으로, 기록동작시 전압은 각 단자들에 인가된다.
이하, 기록동작에 대한 예시적인 프로세스를 설명한다. 도 38은 본 실시예에 따른 각 단자들에 전압을 인가하는 것에 대한 타이밍차트이다. 도 39는 본 실시예에 따른 기록동작시의 프로세스에 대한 순서도이다. 도 39의 순서도를 참조하여 메모리셀에 대한 기록동작시의 프로세스를 설명한다.
우선, 제1 및 제2제어게이트(4, 2), 제1선택게이트(6), 및 소스(11) 및 드레인(7)에 0V가 인가된다(단계 S41). 그리고 나서, 제2제어게이트(2)가 0V로 유지되면서 드레인(7) 및 제1선택게이트(6)에 -10V가 인가된다(단계 S42). 그 후, 제1제어게이트(4)에 10V가 인가된다(단계 S43). 선택된 블록에서 기록동작이 수행되지 않은 나머지 다른 메모리소자들에 대해서는, 기록의 방지를 위해 각 메모리소자의 드레인(7)(비트선)에 0V가 인가된다.
기록이 완료된 후, 제1제어게이트에 0V가 인가된다(단계 S44). 그리고 나서, 제1선택게이트(6)와 드레인(7)에 0V가 인가된다(단계 S45). 본 실시예에 있어서, 제1선택게이트(6) 및 드레인(7)에 인가된 전압은 동시에 변화한다. 그러나, 이들 전압들은 반드시 동시에 변화할 필요는 없고, 어느 한 쪽이 먼저 변화될 수도 있다(time-staggered manner).
(제6실시예)
제5실시예의 비휘발성 메모리소자에서 전하가 방출되는 소거동작에 대한 예시적인 제4프로세스를 설명한다.
소거동작시 선택된 블록에서 각 비휘발성 메모리소자의 전하축적층으로부터 전하가 방출되는 경우, 그레인(7)에 포지티브전압(VH5)을 인가하고, 제1제어게이트(4)와 제2제어게이트(2)에 포지티브 전압(VH4)을 인가하고, 소스(11)와 제1선택게이트(6)를 접지함으로써 준비동작이 수행된다. 따라서, 제1제어게이트(4)와 제2제어게이트(2)가 ON상태로 되고 N형 확산층(9, 10)이 VH5에서 유지되어, 제1 및 제2부동채널(15, 14)이 VH5로 충전된다. 충전이 완료된 후, 제1 및 제2제어게이트(4, 2)에 인가된 전압은 전하의 방출시 포지티브 전압(VH4)으로부터 네거티브 전압(VN1)으로 변화하여, 제1제어게이트(4)와 제1부동채널(15) 사이와 제2제어게이트(2)와 제2부동채널(14) 사이에 VN1-VH5의 전위차가 발생한다. 이 때, 전하는 FN터널전류에 의해 전하축적층(3, 1)으로부터 제1 및 제2부동채널(15, 14)로 방출된다. 따라서, 전하의 방출에 의해 메모리셀(M3, M4)의 임계전압이 네거티브 방향으로 이동한다. 이런 식으로 소거동작에 대한 제4프로세스가 수행된다.
소거동작에 대한 제4프로세스를 보다 상세하게 설명한다. 도 40은 본 실시예에 따른 각각의 단자들에 전압을 인가하는 타이밍차트이다. 도 41은 제4프로세스에 대한 순서도이다. 선택된 블록에서의 메모리셀에서 소거동작이 각각 수행되는 경우, 제1 및 제2제어게이트(4, 2), 제1선택게이트(6), 및 소스(11) 및 드레인(7)에 0V가 인가된다(단계 S51). 그리고 나서, 드레인에 10V가 인가되고, 제1 및 제2제어게이트(4, 2)에 12V가 인가되어, 제1 및 제2부동채널(15, 14)이 변화한다(단계 S52). 충전이 완료된 후, 제1 및 제2제어게이트(4, 2)에 -10V가 인가된다(단계 S53). 소거가 완료된 후, 제1 및 제2제어게이트(4, 2)에 0V가 인가된다(단계 S54). 그 후, 드레인(7)에 0V가 인가된다(단계 S55).
또한, 선택된 블록에서 각각의 메모리셀들의 전하축적층으로부터 전하가 방출되는 소거동작에 대한 예시적인 제5프로세스를 설명한다. 전하의 방출을 위해, 드레인(7) 및 소스(11)에 포지티브 전압(VH5)을 인가하고, 제1선택게이트(6)에 포지티브 전압(VH5)을 통과시키기 위한 포지티브 전압(VH4(VH4＞VH5))을 인가하고, 제1제어게이트(4) 및 제2제어게이트(2)에 포지티브 전압(VH4)을 인가함으로써 준비동작이 수행된다. 따라서, 제1선택게이트(6), 제1제어게이트(4) 및 제2제어게이트(2)가 ON상태로 되고 N형 확산층(9, 10)이 VH5에서 유지되어, 제1 및 제2부동채널(15, 14)이 VH5로 충전된다. 충전이 완료된 후, 제1 및 제2제어게이트(4, 2)에 인가된 전압은 전하 방출시 포지티브 전압(VH4)으로부터 네거티브 전압(VN1)으로 변화하여, 제1제어게이트(4)와 제1부동채널(15)사이와 제2제어게이트(2)와 제2부동채널(14) 사이에 VN1-VH5의 전위차가 발생한다. 이 때, 전하 는 터널전류에 의해 전하축적층(3, 1)으로부터 제1 및 제2부동채널(15, 14)로 방출된다. 따라서, 메모리셀(M3, M4)의 임계전압이 전하의 방출에 의해 네거티브 방향으로 이동한다.
소거동작에 대한 제5프로세스를 보다 상세하게 설명한다. 도 42는 제5프로세스에서 각 단자들에 전압을 인가하는 타이밍차트이다. 도 43은 제5프로세스에 대한 순서도이다. 선택된 블록의 메모리셀들에서 소거동작이 각각 수행되는 경우, 제1 및 제2제어게이트(4, 2), 제1선택게이트(6), 및 소스(11) 및 드레인(7)에 0V가 인가된다(단계 S61). 그리고 나서, 드레인(7) 및 소스(11)에 10V가 인가되고, 제1선택게이트(6) 및 제1 및 제2제어게이트(4, 2)에 12V가 인가되어, 제1 및 제2부동채널(15, 14)이 변화된다(단계 S62). 충전이 완료된 후, 제1 및 제2제어게이트(4, 2)에 -10V가 인가된다(단계 S63). 소거가 완료된 후, 제1 및 제2제어게이트(4, 2)에 0V가 인가된다(단계 S64). 그 후, 제1선택게이트(6), 소스(11) 및 드레인(7)에 0V가 인가된다(단계 S65). 이런 식으로, 메모리셀(M3, M4)에서 소거동작이 수행된다. 본 프로세스에서, 제1선택게이트(6), 드레인(7), 및 소스(11)에 인가되는 전압은 동시에 변화한다. 그러나, 이들 전압은 반드시 동시에 변화할 필요는 없고, 어느 한 쪽이 먼저 변화될 수도 있다(time-staggered manner).
(제7실시예)
상기 반도체 기억장치를 도 44에 도시된 바와 같은 액정표시장치의 액정패널의 화상조정용 재기록 가능한 비휘발성 메모리에 적용할 수 있다.
액정패널(1001)은 액정드라이버(1002)에 의해 구동된다. 액정드라이버(1002) 에는 비휘발성 메모리부(1003), SRAM부(1004), 액정드라이버 회로(1005)가 구비되어 있다. 비휘발성 메모리부(1003)는 본 발명의 임의의 비휘발성 메모리소자, 바람직하게는 제2실시예에 따른 반도체 기억장치를 포함한다. 비휘발성 메모리부(1003)는 외부로부터 재기록 가능하도록 구성된다.
비휘발성 메모리부(1003)에 기억된 정보는 액정패널(1001)이 ON상태로 될 때 SRAM부(1004)에 전송된다. 액정드라이버 회로(1005)는 필요에 따라 SRAM부(1004) SRAM부(1004) 외부의 정보를 판독할 수 있다. SRAM부(1004)를 구비함으로써 정보를 매우 빠른 속도로 판독할 수 있다.
액정 드라이버(1002)는, 도 44에 도시된 바와 같이, 액정 패널(1001)의 외부에 구비되지만, 액정패널(1001)상에 구비될 수도 있다.
액정 패널(1001)은 각 화소들에 다가 전압을 인가함으로써 그 화소들의 톤(tone)을 변화시키는 데 사용된다. 그러나, 인가된 전압과 톤 사이의 관계는 패널로부터 패널까지 변화한다. 그러므로, 액정 패널의 제조 후 패널대 패널 변동에 대한 보상을 위한 정보가 저장되어, 화질에 있어서의 패널대 패널 변동이 정보에 기초한 보상에 의해 제거된다. 그러므로, 보정에 대한 정보를 기억하는 재기록 가능한 비휘발성 메모리를 탑재하는 것이 바람직하다. 또한, 비휘발성 메모리로서, 본 발명의 메모리소자, 특히 제2실시예에 따른 반도체 기억장치를 사용하는 것이 바람직하다.
본 발명의 비휘발성 메모리소자의 구동방법에 있어서, 비휘발성 메모리소자의 전하축적층에 전하를 주입하기 위해 소스에 0V 또는 포지티브인 제3전압을 인가 하고 제1선택게이트에 네거티브인 제1전압을 인가하면서 드레인에 네거티브인 제1전압을 인가한다. 그러므로, 복잡한 제조 프로세스를 필요로 하는 트리플 웰 구조를 구비할 필요없이 드레인에 과전류가 흐르는 것을 방지할 수 있다. 또한, 제어게이트에 고전압을 인가하지 않고 전하축적층 내에 전하를 주입할 수 있다. 그러므로, 디코더 또는 칩의 승압회로의 트랜지스터의 게이트 폭과 길이를 줄일 수 있어서, 칩의 면적을 줄일 수 있다.
비휘발성 메모리소자의 구동방법은, 드레인에 포지티브인 제5전압을 인가하고, 제2선택게이트와 전하가 방출되는 메모리셀의 제어게이트에 제5전압보다 높은 포지티브인 제6전압을 인가하며, 소스와 제1선택게이트에 0V 또는 포지티브인 제7전압을 인가하는 프리차징 단계; 및 프리차징 단계 후 제어게이트에 네거티브인 제8전압을 인가하는 전하방출 단계를 더 포함하고, 소거동작시 제어게이트에 고전압을 인가하지 않고 제어게이트에 네거티브인 제8전압을 인가하고 드레인에 포지티브인 제5전압을 인가함으로써 비휘발성 메모리소자의 전하축적층으로부터 전하를 방출시킬 수 있다.
또 다르게는, 비휘발성 메모리소자의 구동방법은, 소스에 포지티브인 제5전압을 인가하고, 제1선택게이트와 전하가 방출되는 메모리셀의 제어게이트에 제5전압보다 높은 포지티브인 제6전압을 인가하며, 드레인과 제2선택게이트에 0V 또는 포지티브인 제7전압을 인가하는 프리차징 단계; 및 프리차징 단계 후 제어게이트에 네거티브인 제8전압을 인가하는 전하방출 단계를 더 포함하고, 소거동작시 제어게이트에 고전압을 인가하지 않고 제어게이트에 네거티브인 제8전압을 인가하고 소스 에 포지티브인 제5전압을 인가함으로써 비휘발성 메모리소자의 전하축적층으로부터 전하를 방출시킬 수 있다.
또 다르게는, 비휘발성 메모리소자의 구동방법은, 드레인 및 소스에 포지티브인 제5전압을 인가하고, 제1선택게이트, 제2선택게이트, 및 전하가 방출되는 메모리셀의 제어게이트에 포지티브인 제5전압보다 높은 포지티브인 제6전압을 인가하는 프리차징 단계; 및 프리차징 단계 후 제어게이트에 네거티브인 제7전압을 인가하는 전하방출 단계를 더 포함하고,
제어게이트에 고전압을 인가하지 않고 제어게이트에 네거티브인 제8전압을 인가하고 드레인 및 소스에 포지티브인 제5전압을 인가함으로써 단기간에 전하축적층으로부터 전하를 방출시킬 수 있다.
본 발명에 따른 메모리소자의 구동방법에 의하면, 비휘발성 메모리소자의 구조를 복잡하게 하지 않고 메모리소자의 선택 트랜지스터를 제어함으로써 기록 전압의 크기를 줄일 수 있다.

Claims (12)

  1. 반도체 기판, 상기 반도체 기판상에 구비된 하나 이상의 섬형상 반도체층, 상기 섬형상 반도체층의 둘레면을 부분적으로 또는 전체적으로 둘러싸는 전하축적층과 제어게이트를 가지는 하나 이상의 메모리셀, 상기 메모리셀과 상기 반도체 기판 사이에 구비되고 제1절연층 및 제1선택게이트를 가지는 제1선택트랜지스터, 상기 메모리셀과 상기 제1선택트랜지스터를 구비한 상기 섬형상 반도체층과 상기 반도체 기판 사이에 소스로서 구비되어 상기 섬형상 반도체층을 상기 반도체 기판으로부터 전기적으로 절연하기 위한 소스확산층, 상기 메모리셀에 대해 상기 소스확산층의 반대측의 섬형상 반도체층의 끝면에 드레인으로서 구비된 드레인 확산층, 및 상기 메모리셀과 상기 드레인 확산층 사이에 구비되고 제2절연층과 제2선택게이트를 가지는 제2선택트랜지스터를 포함하는 비휘발성 메모리소자의 구동방법으로서,
    상기 드레인과 상기 제1선택게이트에 네거티브인 제1전압을 인가하고, 상기 제2선택게이트에 포지티브인 제2전압을 인가하며, 상기 소스에 0V 또는 포지티브인 제3전압을 인가하는 단계; 및
    상기 제2전압보다 높은 포지티브인 제4전압을 상기 메모리셀의 상기 제어게이트에 인가하는 단계를 포함하며,
    이에 의해 상기 전하축적층 내에 전하가 주입되는 것을 특징으로 하는 비휘발성 메모리소자의 구동방법.
  2. 제1항에 있어서, 상기 드레인에 포지티브인 제5전압을 인가하고, 상기 제2선택게이트와 상기 메모리셀의 상기 제어게이트에 상기 제5전압보다 높은 포지티브인 제6전압을 인가하며, 상기 소스와 상기 제1선택게이트에 0V 또는 포지티브인 제7전압을 인가하는 프리차징 단계; 및
    상기 프리차징 단계 후에 상기 제어게이트에 네거티브인 제8전압을 인가하는 전하방출단계를 더 포함하고,
    이에 의해 상기 전하가 상기 전하축적층으로부터 방출되는 것을 특징으로 하는 비휘발성 메모리소자의 구동방법.
  3. 제1항에 있어서, 상기 소스에 포지티브인 제5전압을 인가하고, 상기 제1선택게이트와 상기 메모리셀의 상기 제어게이트에 상기 제5전압보다 높은 포지티브인 제6전압을 인가하며, 상기 드레인과 상기 제2선택게이트에 0V 또는 포지티브인 제7전압을 인가하는 프리차징 단계; 및
    상기 프리차징 단계 후에 상기 제어게이트에 네거티브인 제8전압을 인가하는 전하방출단계를 더 포함하고,
    이에 의해 상기 전하가 상기 전하축적층으로부터 방출되는 것을 특징으로 하는 비휘발성 메모리소자의 구동방법.
  4. 제1항에 있어서, 상기 드레인과 상기 소스에 포지티브인 제5전압을 인가하 고, 상기 제1선택게이트, 제2선택게이트, 및 상기 메모리셀의 상기 제어게이트에 상기 제5전압보다 높은 포지티브인 제6전압을 인가하는 프리차징 단계; 및
    상기 프리차징 단계 후에 상기 제어게이트에 네거티브인 제7전압을 인가하는 전하방출단계를 더 포함하고,
    이에 의해 상기 전하가 상기 전하축적층으로부터 방출되는 것을 특징으로 하는 비휘발성 메모리소자의 구동방법.
  5. 반도체 기판, 상기 반도체 기판상에 구비된 하나 이상의 섬형상 반도체층, 상기 섬형상 반도체층의 둘레면을 부분적으로 또는 전체적으로 둘러싸는 전하축적층과 제어게이트를 가지는 하나 이상의 메모리셀, 상기 메모리셀과 상기 반도체 기판 사이에 구비되고 절연층과 선택게이트를 가지는 선택트랜지스터, 상기 메모리셀과 상기 선택트랜지스터를 구비한 상기 섬형상 반도체층과 상기 반도체 기판 사이에 소스로서 구비되어 상기 섬형상 반도체층을 상기 반도체 기판으로부터 전기적으로 절연하기 위한 소스확산층, 및 상기 메모리셀에 대해 상기 소스확산층의 반대측의 섬형상 반도체층의 끝면에 드레인으로서 구비된 드레인 확산층을 포함하는 비휘발성 메모리소자의 구동방법으로서,
    상기 드레인과 상기 선택게이트에 네거티브인 제1전압을 인가하고, 상기 소스에 0V 또는 포지티브인 제2전압을 인가하는 단계; 및
    상기 메모리셀의 상기 제어게이트에 포지티브인 제3전압을 인가하는 단계를 포함하며,
    이에 의해 상기 전하축적층 내에 전하가 주입되는 것을 특징으로 하는 비휘발성 메모리소자의 구동방법.
  6. 제5항에 있어서, 상기 드레인에 포지티브인 제4전압을 인가하고, 상기 메모리셀의 상기 제어게이트에 상기 제4전압보다 높은 포지티브인 제5전압을 인가하며, 상기 소스와 상기 선택게이트에 0V 또는 포지티브인 제6전압을 인가하는 프리차징 단계; 및
    상기 프리차징 단계 후에 상기 제어게이트에 네거티브인 제7전압을 인가하는 전하방출단계를 더 포함하고,
    이에 의해 상기 전하가 상기 전하축적층으로부터 방출되는 것을 특징으로 하는 비휘발성 메모리소자의 구동방법.
  7. 제5항에 있어서, 상기 드레인과 상기 소스에 포지티브인 제4전압을 인가하고, 상기 선택게이트와 상기 메모리셀의 상기 제어게이트에 상기 제4전압보다 높은 포지티브인 제5전압을 인가하는 프리차징 단계; 및
    상기 프리차징 단계 후에 상기 제어게이트에 네거티브인 제6전압을 인가하는 전하방출단계를 더 포함하고,
    이에 의해 상기 전하가 상기 전하축적층으로부터 방출되는 것을 특징으로 하는 비휘발성 메모리소자의 구동방법.
  8. 반도체 기판, 상기 반도체 기판상에 구비된 하나 이상의 섬형상 반도체층, 상기 섬형상 반도체층의 둘레면을 부분적으로 또는 전체적으로 둘러싸는 전하축적층과 제어게이트를 가지는 하나 이상의 메모리셀, 상기 메모리셀과 상기 반도체 기판 사이에 구비되고 제1절연층 및 제1선택게이트를 가지는 제1선택트랜지스터, 상기 메모리셀과 상기 제1선택트랜지스터를 구비한 상기 섬형상 반도체층과 상기 반도체 기판 사이에 소스로서 구비되어 상기 섬형상 반도체층을 상기 반도체 기판으로부터 전기적으로 절연하기 위한 소스확산층, 상기 메모리셀에 대해 상기 소스확산층의 반대측의 섬형상 반도체층의 끝면에 드레인으로서 구비된 드레인 확산층, 및 상기 메모리셀과 상기 드레인 확산층 사이에 구비되고 제2절연층과 제2선택게이트를 가지는 제2선택트랜지스터를 포함하는 비휘발성 메모리소자;
    상기 제어게이트에 인가되는 전압을 발생시키는 제1전압발생부;
    상기 제1선택게이트에 인가되는 전압을 발생시키는 제2전압발생부;
    상기 드레인에 인가되는 전압을 발생시키는 제3전압발생부;
    상기 소스에 인가되는 전압을 발생시키는 제4전압발생부;
    상기 제2선택게이트에 인가되는 전압을 발생시키는 제5전압발생부; 및
    제1∼제5전압발생부에 의해 발생된 전압과 상기 전압의 인가에 대한 타이밍을 제어하는 상태제어부를 포함하고,
    상기 상태제어부는, 상기 제2전압발생부와 상기 제3전압발생부가 네거티브인 제1전압을 발생시켜 상기 제1선택게이트와 상기 드레인에 상기 제1전압을 인가하고, 상기 제5전압발생부가 포지티브인 제2전압을 발생시켜 상기 제2선택게이트에 상기 제2전압을 인가하고, 상기 제4전압발생부가 0V 또는 포지티브인 제3전압을 발생시켜 상기 소스에 0V 또는 상기 제3전압을 인가하고, 상기 제1전압발생부가 상기 제2전압보다 높은 포지티브인 제4전압을 발생시켜 상기 메모리셀의 상기 제어게이트에 제4전압을 인가하여, 상기 전하축적층 내에 전하를 주입하도록 상기 제1∼제5전압발생부를 제어하는 것을 특징으로 하는 반도체 기억장치.
  9. 제8항에 있어서, 상기 상태제어부는, 상기 제3전압발생부가 포지티브인 제5전압을 발생시켜 상기 드레인에 상기 제5전압을 인가하고, 상기 제5전압발생부와 상기 제1전압발생부가 상기 제5전압보다 높은 포지티브인 제6전압을 발생시켜 상기 제2선택게이트와 상기 메모리셀의 상기 제어게이트에 상기 제6전압을 인가하고, 상기 제4전압발생부와 상기 제2전압발생부가 0V 또는 포지티브인 제7전압을 발생시켜 상기 소스와 상기 제1선택게이트에 0V 또는 상기 제7전압을 인가하고, 상기 제1전압발생부가 네거티브인 제8전압을 발생시켜 상기 제어게이트에 제8전압을 인가하여, 상기 전하축적층으로부터 상기 전하가 방출되도록 상기 제1∼제5전압발생부를 제어하는 것을 특징으로 하는 반도체 기억장치.
  10. 제8항에 있어서, 상기 상태제어부는, 상기 제4전압발생부가 포지티브인 제5전압을 발생시켜 상기 소스에 상기 제5전압을 인가하고, 상기 제2전압발생부와 상기 제1전압발생부가 상기 제5전압보다 높은 포지티브인 제6전압을 발생시켜 상기 제1선택게이트와 상기 메모리셀의 상기 제어게이트에 상기 제6전압을 인가하고, 상 기 제3전압발생부와 상기 제5전압발생부가 0V 또는 포지티브인 제7전압을 발생시켜 상기 드레인과 상기 제2선택게이트에 0V 또는 상기 제7전압을 인가하고, 상기 제1전압발생부가 네거티브인 제8전압을 발생시켜 상기 제어게이트에 상기 제8전압을 인가하여, 상기 전하축적층으로부터 상기 전하가 방출되도록 상기 제1∼제5전압발생부를 제어하는 것을 특징으로 하는 반도체 기억장치.
  11. 제8항에 있어서, 상기 상태제어부는, 상기 제3전압발생부와 상기 제4전압발생부가 포지티브인 제5전압을 발생시켜 상기 드레인과 소스에 상기 제5전압을 인가하고, 상기 제2전압발생부, 제5전압발생부, 및 상기 제1전압발생부가 상기 제5전압보다 높은 포지티브인 제6전압을 발생시켜 상기 제1선택게이트, 상기 제2선택게이트, 및 상기 메모리셀의 상기 제어게이트에 상기 제6전압을 인가하고, 상기 제1전압발생부가 네거티브인 제7전압을 발생시켜 상기 제어게이트에 상기 제7전압을 인가하여, 상기 전하축적층으로부터 상기 전하를 방출시키도록 상기 제1∼제5전압발생부를 제어하는 것을 특징으로 하는 반도체 기억장치.
  12. 제8항에 기재된 반도체 기억장치를 포함하는 것을 특징으로 하는 액정표시장치.
KR1020040055166A 2003-07-15 2004-07-15 비휘발성 메모리소자의 구동방법, 반도체 기억장치, 및 이반도체 기억장치를 포함하는 액정표시장치 KR100554300B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2003-00197409 2003-07-15
JP2003197409A JP2005038909A (ja) 2003-07-15 2003-07-15 不揮発性メモリ素子の駆動方法、半導体記憶装置及びそれを備えてなる液晶表示装置

Publications (2)

Publication Number Publication Date
KR20050008538A KR20050008538A (ko) 2005-01-21
KR100554300B1 true KR100554300B1 (ko) 2006-02-24

Family

ID=34055864

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040055166A KR100554300B1 (ko) 2003-07-15 2004-07-15 비휘발성 메모리소자의 구동방법, 반도체 기억장치, 및 이반도체 기억장치를 포함하는 액정표시장치

Country Status (4)

Country Link
US (1) US7009888B2 (ko)
JP (1) JP2005038909A (ko)
KR (1) KR100554300B1 (ko)
TW (1) TWI246110B (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4338656B2 (ja) * 2005-02-15 2009-10-07 富士通マイクロエレクトロニクス株式会社 半導体記憶装置の書き込み方法
US8501581B2 (en) 2006-03-29 2013-08-06 Micron Technology, Inc. Methods of forming semiconductor constructions
JP5051342B2 (ja) * 2006-07-12 2012-10-17 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 不揮発性半導体メモリ及びその駆動方法
EP2084613A4 (en) * 2006-11-01 2009-10-21 Gumbo Logic Inc NON-VOLATILE FALL-LOAD SWITCHES FOR PROGRAMMABLE LOGIC
US7848145B2 (en) 2007-03-27 2010-12-07 Sandisk 3D Llc Three dimensional NAND memory
TWI424536B (zh) * 2007-03-27 2014-01-21 Sandisk 3D Llc 三維反及型記憶體及其製作方法
US7514321B2 (en) * 2007-03-27 2009-04-07 Sandisk 3D Llc Method of making three dimensional NAND memory
US7575973B2 (en) * 2007-03-27 2009-08-18 Sandisk 3D Llc Method of making three dimensional NAND memory
US7851851B2 (en) * 2007-03-27 2010-12-14 Sandisk 3D Llc Three dimensional NAND memory
US7808038B2 (en) * 2007-03-27 2010-10-05 Sandisk 3D Llc Method of making three dimensional NAND memory
US7745265B2 (en) * 2007-03-27 2010-06-29 Sandisk 3D, Llc Method of making three dimensional NAND memory
US20080277738A1 (en) * 2007-05-08 2008-11-13 Venkat Ananthan Memory cells, memory banks, memory arrays, and electronic systems
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
EP2302635B1 (en) * 2009-09-18 2016-01-13 STMicroelectronics Srl Method for biasing an EEPROM non-volatile memory array and corresponding EEPROM non-volatile memory device
US8803214B2 (en) 2010-06-28 2014-08-12 Micron Technology, Inc. Three dimensional memory and methods of forming the same
JP5209677B2 (ja) * 2010-07-29 2013-06-12 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 不揮発性半導体メモリトランジスタ、および、不揮発性半導体メモリの製造方法
US8759895B2 (en) * 2011-02-25 2014-06-24 Micron Technology, Inc. Semiconductor charge storage apparatus and methods
US9312264B2 (en) * 2012-10-19 2016-04-12 Sharp Kabushiki Kaisha Non-volatile memory device
KR102296741B1 (ko) 2015-07-07 2021-09-01 삼성전자 주식회사 메모리 장치 및 메모리 시스템

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4451905A (en) * 1981-12-28 1984-05-29 Hughes Aircraft Company Electrically erasable programmable read-only memory cell having a single transistor
JP2790495B2 (ja) * 1989-11-02 1998-08-27 沖電気工業株式会社 不揮発性半導体記憶装置
JP2877462B2 (ja) 1990-07-23 1999-03-31 株式会社東芝 不揮発性半導体記憶装置
JPH06104672A (ja) * 1992-09-22 1994-04-15 Mitsubishi Electric Corp クランプ回路
JP3328463B2 (ja) * 1995-04-06 2002-09-24 株式会社日立製作所 並列型不揮発性半導体記憶装置及び同装置の使用方法
JP4226205B2 (ja) 2000-08-11 2009-02-18 富士雄 舛岡 半導体記憶装置の製造方法
JP2002245786A (ja) * 2001-02-16 2002-08-30 Sharp Corp 半導体集積回路装置およびその制御方法

Also Published As

Publication number Publication date
KR20050008538A (ko) 2005-01-21
US20050012134A1 (en) 2005-01-20
TWI246110B (en) 2005-12-21
JP2005038909A (ja) 2005-02-10
US7009888B2 (en) 2006-03-07
TW200503059A (en) 2005-01-16

Similar Documents

Publication Publication Date Title
KR100554300B1 (ko) 비휘발성 메모리소자의 구동방법, 반도체 기억장치, 및 이반도체 기억장치를 포함하는 액정표시장치
KR101056797B1 (ko) 불휘발성 반도체 기억장치
EP2690659B1 (en) Memory cell array in a nonvolatile memory
US9257446B2 (en) Semiconductor device and method of manufacturing same
US6310374B1 (en) Nonvolatile semiconductor memory device having extracting electrode
US20110303958A1 (en) Nonvolatile semiconductor memory
WO2012096841A2 (en) Memory devices incorporating strings of memory cells having string select gates, and methods of forming the same
US7838920B2 (en) Trench memory structures and operation
JP2630278B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP2002368141A (ja) 不揮発性半導体メモリ装置
US6570788B1 (en) Semiconductor device and method of driving and method of producing the same
US20050051806A1 (en) Memory cell unit, nonvolatile semiconductor device, and liquid crystal display device including the nonvolatile semiconductor device
KR100373670B1 (ko) 불휘발성 반도체 기억 장치
US20070228455A1 (en) Semiconductor device and manufacturing method thereof
US7358129B2 (en) Nonvolatile semiconductor memory device and a method of the same
JP3920550B2 (ja) 不揮発性半導体記憶装置
US7830715B2 (en) Semiconductor device
KR100731076B1 (ko) 수직형 스플리트 게이트 구조의 플래시 메모리 소자 및 그제조 방법
JP2002368140A (ja) 不揮発性半導体メモリ装置
US20010038549A1 (en) Cell array, operating method of the same and manufacturing method of the same
JP2006013336A (ja) 半導体記憶装置およびその製造方法
JPH065873A (ja) 不揮発性半導体記憶装置
US20070147123A1 (en) Split gate type non-volatile memory device and method of manufacturing the same
JP2006173452A (ja) 不揮発性半導体記憶装置およびその製造方法
JPH05114739A (ja) 半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130129

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140120

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150206

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160211

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170203

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180202

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190212

Year of fee payment: 14