TWI246110B - Nonvolatile memory device driving method, semiconductor storage device, and liquid crystal display device including the semiconductor storage device - Google Patents

Nonvolatile memory device driving method, semiconductor storage device, and liquid crystal display device including the semiconductor storage device Download PDF

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TWI246110B TW093117585A TW93117585A TWI246110B TW I246110 B TWI246110 B TW I246110B TW 093117585 A TW093117585 A TW 093117585A TW 93117585 A TW93117585 A TW 93117585A TW I246110 B TWI246110 B TW I246110B
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Hiroshi Sakuraba
Fumiyoshi Matsuoka
Syounosuke Ueno
Ryusuke Matsuyama
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Fujio Masuoka
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Description

1246110 九、發明說明： f發明所屬之技術領域】 本發明係關於一種非揮發性記憶裝置驅動方法、一種半 導體储存裝置以及—種包含該半㈣储存裝置之液晶顯示 裝置。 μ 【先前技術】 、吾人已熟知快閃記憶體’其記憶單元各包含—控制間極 以及-，電荷儲存層並具有_MOs電晶體結構，藉由利用一 FN牙1¾電流將電荷注入該刪電晶體結構中並從該 儲=層釋放電荷。根據該電荷儲存層之電荷儲存狀態差異 所造成之臨界„差異來儲存資料「〇」與％。例如，在 具有洋動閑極作為該電荷儲存層之Ν通道記憶單元之情形 下’將-面電壓施加於該控制閘極，並且可將汲極擴散層、 源極擴散層以及半導體美拓 曰 千V體基板接地，用於將電荷注入浮動 極。此時，藉由FN穿隧雷法趑命# — 机將电何從基板注入浮動閘極。 口此，錯由注入電荷而正偏移記憶單元之臨界電壓。另一 方面’為從浮動閘極釋放 、， 私何，將一負的電荷施加於該控 地此日士 沒極擴散層、該源極擴散層以及該基板接 也此守，藉由FN穿隧電产蔣+ # ra山— 逐免机將電荷從浮動閘極釋放至基板。 二猎由釋放電荷而負偏移記憶單元之臨界電壓。 /某板作中于動閑極/控制閘極輕合電容與浮動閘極 L 率⑽比率），職效實現電荷 門極二: 於寫入與抹除而言係重要的。當浮動 制閑極之間的電容增加時，可更有效地將控制閘 93916.doc 1246110 極的電位傳送至浮動 隨著半導體技術=微Γ促進寫入與抹除。 速推動非揮發性記處理技術近來取得的進展，快 力口。因此，如何縮單元之尺寸縮小與容量增 極與控制閉極之間的電；2的面積以及如何增加浮動閉 與控制閘極之間的電:=:問題。為增加浮動間極 制問極之間之間極絕緣 卢、k供於洋動閑極與控 =增加㈣閘極與控制閉極之相對表面之 ^ 閘極絕緣臈之厚度減小在可靠 、…、而， 種可構想的用於辦加門朽a “具有限制。— . 3加閘極絕緣膜之介電常數的方法係换用 氮化矽膜或類似物而非 ’、 虱化矽艇。然而，此方法會造成盥 可罪性相關的問題，因此不切實際。因此，需要增動 閘極與控制閘極之間 a ' 里且便之不小於一預定的面積， 以便提供足夠的電容。然而，此與縮小記憶單元之面積以 增加非揮發性記憶裝置之儲存容量相矛盾。 △另-方面’圖7所示之非揮發性記憶裝置係熟知的（例如 參見日本未審專利公開案第Hei 4_79369 〇992)號）。在圖7 所示之非揮發性記憶裝置中’記憶單元係藉由利用複數個 配置成海島組態之島半導體層12或複數個配置成矩陣組態 之島半導體層12之周邊壁而構造’並藉由形成於一半導體 基板13中之晶格溝渠而彼此隔離。島半導體層12各係使用 兩個記憶單元形成，並且在記憶單元上方與下方提供選擇 電晶體。藉由一提供作為島半導體層之上表面中之一汲極 的汲極擴散層7、一提供作為溝渠底部中之一源極的共同源 93916.doc .1246110 極擴散層u以及整體圍繞島半導體層12之周邊表面… 儲存層1、3與控制閘極2、4來構造記憶單元。沿每列= 配置的島半導體層12提供控制閘極線，並將控制間極線^ 接至控制間極2、4。所提供之位元線係與控制閑極線相交 亚連接至複數個此類非揮發性記憶裝置之没極擴散居7。 在圖7所示之記憶單元結構中，選擇電晶體各包含一選擇 閘極電極5、6,其至少部分圍繞島半導體層η之周邊表面 並係串聯連接至記憶單元，以便防止電流流入未選定的單 -，即使記憶單元受到過度抹除(具有〇 ”取電麼以及負 的臨界電壓）。因而，確實可消除上述問題。 本文中假定，圖7所示之各島半導體層上串聯 單元在非揮發性記憶裝置中具有 、负相冋的臨界電壓。此處， Γγγ, t ^ ^ ^ ^ ^ ^ f.j ,1 ^ ^ )以根據$叙存在或不存在而決定「G」4「1」來執 行r讀取操作。如果此時由於半導體層的阻抗成分，流過 半—體層的私流引起早一島半導體層上串聯連接的記憶單 疋之間的電位差’該電位差使得個別記憶單元的臨界電磨 不-致（背偏壓效果）。背偏壓效果限財聯連接之記偉單元 的數目，從而使增加電容之嘗試受到阻礙。而且，背偏廢 效果不僅可發生於複數個裝置係串聯連接於單一島半導體 ::之：形下…可發生於單一記憶單元係提供於單一 島半導體層中之情形下。亦即，當背偏厂塾效果根據半導體 基板上的位置而變化時，個別記憶體的臨界電壓趨向於不 -致。如果根據記憶單元的位置，臨界電屢不一致，則用 93916.doc • 1246110 於對記憶單亓；隹A # χ ^ Λ 早兀進仃寫入、抹除以及讀取操作之寫入 讀取電壓趨向於不一致 ，、丨 置之特徵的變化。 不利成果，例如記憶裝 為解決與基板之背偏塵效果相關的問題，提議了一改進 的配置’其中將島半導體層與半導體基板電絕緣（例如參見 日本未審專利公開案第震_57231號）。藉由如此將 體層與半導體基板電絕緣，可抑制背偏厂堅效果。因此，； 供了具有經改進整合密度之非揮發性記憶裝置，其中進— 步增加浮動閘極/控制間極搞合電容之輕合比率，^不 單元的面積，並且可抑制生產料所造成的單元射 一從另-觀點來看，最好儘可能地降低施加於快閃記憶單 疋之沒極、源極與控制閘極以將電荷注人記憶單元之 儲存層（用於寫入操作）之泰懕 ° 不， 徕作)之书壓。如果可進行低壓操作，則| =力ΓΓ意單元操作中所涉及之解碼器電路中電晶體的間 、二又與長度以確保適當的崩潰電壓以及適當的驅動電 ’欲施加用於寫入操作之電壓的降低使得可能縮 小曰曰片中所提供之升壓電路之尺寸。因此’可實現 電晶體與升壓電路之尺十# οσ 之尺寸縮小，因此可縮小晶片的面積。 -種用於降低解碼器電晶體之閑極寬度與長度的示範性 ::㈣低欲施加於控制閉極之電壓之幅度同時藉由施加 負'壓至汲極而確保控制間極與通道之間的電位差。然而， ，具有先河技術結構之快閃記憶單元中，施加負電壓至汲 極可正向偏壓Ρ型半導體基板接地之接3，從而得到一過 93916.doc -10- 1246110 電流。因此，簡單地施加負電壓不切實際。一種此問題的 已知方法係在三井結構中提供記憶單元，即在p型半導體基 板中形成N井層並在N井層中提供記憶單元，以便與半導體 基板電絕緣。然而，此方法的不利之處在於生產程序複雜。 如上所述，在結合島半導體層提供之非揮發性記憶裝置 中最好僅可能降低欲施加於記憶單元之汲極擴散層、源極 擴散層與控制閘極上的電壓，以用於記憶單元之尺寸縮小 以及電容增加。因此，較佳係降低欲施加於控制閘極的電 壓幅度同時藉由施加負電壓於汲極擴散層上而確保控制閘 極與通道之間適當的電位差。然而，在圖7所示之先前技術 裝置結構中，將負電壓施加於汲極擴散層7會正向偏壓p型 半導體層12(接地）之接面。因此，簡單地施加負電壓不切實 際提供二井結構用於記憶單元係一種可構想的方法。然 而，貫務上，在P型半導體層12之下部提供三井結構所需的 生產程序比先前技術快閃記憶體複雜。 【發明内容】 鑒於前述問題，本發明係關於一種用於驅動一結合島半 導體層提供並不太易受背偏壓效果影響之非揮發性記憶裝 置之方去。更明確言之，本發明係關於一種非揮發性記憶 裝置驅動方法，其中藉由控制該記憶裝置之選擇電晶體而 降低一寫入電壓之幅度，而不會增加非揮發性記憶裝置之 結構的複雜性。 根據本發明，提供一種用於驅動一非揮發性記憶裝置之 方法，該非揮發性記憶裝置包括一半導體基板、至少一個 93916.doc -11 - 1246110 % 提供於該半導體基板上之島半導體層、至少一個具有—控 制閘極以及-部分或整體圍繞該島半導鍾層之一周邊表: 之電荷儲存層之記憶單元、一提供於該記憶單元與該半導 體基板之間並具有一第一絕緣層以及一第一選擇間極之第 -選擇電晶體、-提供作為該半導體基板與該島半導體層 (具有該記憶單元與該第-選擇電晶體用於使該島半導^ 層與該半導體基板電絕緣）n祕之源極擴散層、提 供於該島半導體層之關於該記憶單元與該源極擴散層相對 之端面巾作為汲極之汲極擴散層1及—提供於該記憶單 兀與該汲極擴散層之間並具有一第二絕緣層以及一第二選 擇閘極之第二選擇電晶體，該方法包括以下步驟：將一負 =第一電壓施加於該汲極以及該第一選擇閘極、將一正的 第二電壓施加於該第二選擇閘極以及將〇 V或—正的第三 =屋施加於該源極；以及將高於該第二電正的第: =壓施加於該記憶單元之該控制閘極用於將電荷注入該電 何儲存層。 士根據本發明’藉由將該負的第一電壓施加於該汲極，同 二將ο V或该正的第三電壓施加於該源極並將該負的第一電 ==該第_選擇閘極’而將電荷注人該非揮發性記 電爾層以用於一寫入操作。因此，可防止過量的電 二=極’而不必提供需要複雜生產程序之三井結構。除 於控制閘極。因此，;不'雨高的電— 此了減小晶片中解碼器或升壓電路中之恭
晶體之閘極寬度與長度，從而縮小晶片的面積。 B 93916.doc -12- 1246110 【實施方式】 一種根據本發明之非揮發性記憶裝置主要包括一半導體 基板、至少一個提供於該半導體基板上之島半導體層、至 ^個具有一控制閘極以及一部分或整體圍繞該島半導體 周邊表面之電荷儲存層之記憶單元、—提供於該記 2早凡與該半導體基板之間並具有—第—絕緣層以及-第 —選擇閘極之第—選擇電晶體、—提供作為該半導體基板 與該島半導體層（具有該記憶單元與該第—選擇電晶體用 於使該島半導體層與該半導體基板電絕緣）之間之一源極 之源極擴散層、-提供於該島半導體層之關於該記憶單元 與㈣極擴散層相對之端面中作為沒極之沒極擴散層、以 ^ -提供於該記憶單元與該沒極擴散層之間並具有一第二 、吧”彖層以及-第二選擇閘極之第二選擇電晶體。 根據一發明方面，提供一種用於驅動非揮發性記憶裝置 之方法’其步驟包括：將一負的第一電麼施 該第一選擇閘極，將工从― 0一正的第二電壓施加於該第二選擇閘 極，並將0V或一正的第二恭壓浐★私’ 、释鬧 J弟一屯壓轭加於該源極；以及一 於該第二電壓之正的楚 ° $土之正的弟四電壓施加於該記憶單元之控制閘 極用於將電荷注入該電荷儲存層。 亥非揮毛|± 5己裂置驅動方法可進_步包括以下步^ , 將一正的第五電壓施加於該没極，將—高於該第五電壓之 正的弟六電壓施加於第二選擇電極以及該記憶單元之控制 閘極，以及將GV或—正的第七電壓施加於該源極與該^ 一 選擇閘極用於預充電； 乂及在该預充電步驟之後將一負的 93916.doc -13- 1246110 第八電壓施加於該控制 電荇。大士絲比 用瓦攸3电何儲存層釋放該等 W下，可實現從電荷儲存 不必將-較高的電壓施加於該控制閑極。 而 或者，該非揮發性記憶裝置㈣方法可進 步驟··將一正的第五雷懕浐；从 /匕括以下 +陳 弟電[轭加於該源極，將-高於該第五 电£之正的第六電壓施加於第—選擇 立 之控制閘極，以及將〇H 早元 气嚷„e ^ 的弟七電壓施加於該汲極與 5亥弟二選擇閑極用於預充電；以及在該預充電步驟之後將 二第Π:加於該控制閘極用於從該電荷_ “电7纟種情形下，可實現從電荷儲存層釋放電 可而不必將一較尚的電壓施加於該控制閘極。 或者，該非揮發性記憶裝置驅動方法可進-步包括以下 步驟二將一正的第五電壓施加於汲極與源極，以及將一高 於該第五電壓之正的第六電壓施加於第一選擇電極、第2 選擇電極以及該記憶單元之控制間極用於預充電；以及在 该預充電步驟之後將—負的第七電壓施加於該控制間極用 於從該電荷儲存層釋放該等電荷。在此輯形下，可在一 較=時間週期内實現從電荷儲存層釋放電荷，而不必將— 較咼的電壓施加於該控制閘極。 據另t明方面，提供一種用於驅動一非揮發性記憶 裝置之方法’該非揮㈣記憶裝置包括—半導體基板、至 少一個提供於該半導體基板上之島半導體層、至少一個具 有一控制閘極以及一部分或整體圍繞該島半導體層之一周 邊表面之電荷儲存層之記憶單元、一提供於該記憶單元與 93916.doc -14- 1246110 體基板之間並具有絕緣層以及—選擇閑極之 連·擇氣晶體、—4¾ /j£ /JL·. w 有該記憶單元W選擇I?導體基板與該島半導體層(具 一、擇电日日體用於使該島半導體層與該半 絕緣）之間之-源極之源極擴散層、-提供於該 馬牛V體層之關於該却樯 π心早70與该源極擴散層相對之端面 中作為汲極之汲極擴散層，該方法包括以下步驟：將一負 的弟一電墨施加於該沒極與該選擇閘極，以及將0V或—正 的第二電壓施加於該 〆 纟於以、極，以及將-正的第三電壓施加於 〜早70之趣制閘極用於將電荷注人該電荷儲存層。 同日發日以面，藉由將該負的第—電壓施加於該汲極， 二：:.或該正的第二電壓施加於該源極並將該負的第 、擇閘極，而將電荷注入該非揮發性記情 =電荷儲存層用於一寫入操作。因此，可防止過量： 入純/不必提供需要複雜生產程序之三井結構。 :、、之外’可貫現將電荷注入電荷健存層，而不必將—較 壓施加於該控制間極。因&，可縮小晶片中解W *曰曰體與升壓電路之尺寸，從而縮小晶片的面積。〇 該非料性記憶裝置驅動方法可進—步包括以下步驟： 字-正的第四電壓施加於該汲極，將一高於該第四 正的第五電壓施加於該記憶單元之控制閘極，以及將〇v或 正的弟六電5施加於該源極與該選擇閘極用於預充電. : 及在該預充電步驟之後將-負的第七電塵施加於該控制 閑極用於從該電荷健存層釋放該等電荷。在此種情形下， 可貫現從電荷儲存層釋放電荷，而不必將—較高的電壓施 939l6.doc -15- 1246110 加於該控制閘極。 或者，該非揮發性記憶裝置驅動方法可進一步包括以下 ㈣：將-正的第四電壓施加於沒極與源極，將—高於該 第四電壓之正的第五電壓施加於選擇電極以及該記憶單元 之：制閘極用於預充電；以及在該預充電步驟之後將一負 的第’、毛壓％加於該控制閘極用於從該電荷儲存層釋放該 :電荷。在此種情形下’可在一較短時間週期内實現從電 崎储存層釋放電荷，而不必將—較高的電壓施加於該控制 問極。 ’提供一種半導體儲存裝置，其包括： 根據另一發明發明 一非揮發性記憶裝置，纟包括—半導體基板、至少一個提 供於該半導體基板上之島半導體層、至少-個具有-控制 以及一部分或整體圍繞該島半導體層之一周邊表面之 私荷储存層之$憶單元、—提供於該記憶單元與該半導體 基板之間並具有一第_絕緣層與一第一選擇閘極之第一選 擇電晶體、一提供作為該半導體基板與該島半導體層（具有 該記憶單元與該第一選擇電晶體用於將該島半導體層與該 半導體基板電絕緣）之間之_源極之源極擴散層、一提供於 該島半導體層之關於該記憶單元與該源極擴散層相對之端 面中作為汲極之汲極擴散層以及-提供於該記憶單元與該 没極擴散層之間並具有_第n緣層與—第二選擇閘極之 第f選擇電極晶；-第—電壓產生區段，其產生-欲施加 於該控制閘極上之電壓；_第二電壓產生區段，其產生一 奴她加於該第一選擇閘極上之電壓；-第三電壓產生區段 93916.doc -16- 1246110 其產生一欲施加於該汲極上之電壓；一第四電壓產生區段 其產生一欲施加於該源極上之電壓；一第五電壓產生區段 其產生一欲施加於該第二選擇閘極上之電壓；以及一狀態 控制區段，其控制該等第一至第五電麼產±區段所產生之 :壓以及施加電塵之時序；#中該狀態控制區段控制該等 第-至第五電壓產生區&，以使該第二電壓產生區段以及 該第三電麼產生區段產生一負的第一電塵以將該第一電壓 施加於該第-選擇閘極與該汲極，使該第五電塵產生區段 產生-正的第=電壓以將該第=電㈣加於該第二選擇閘 極上’使該第四電壓產生區段產生〇v或一正的第三電壓以 將ον或該第三電壓施加於該源極上，以及使該第一電壓產 生區段產生-高於該第二電壓之正的第四電壓以將該第四 ，壓施加於該記憶單元之控制極上詩將電荷注入該電 荷儲存層。將該負的第一電壓施加於該汲極，同時將"或 該正的第三電壓施加於該源極上，並將該負的第一電壓施 加於該第-選擇問極。因此，可防止過量的電流流入没極， =不必提供需要複雜生產程序之三井結構。除此之外，可 κ現將電何注入電荷儲存層’而不必將一較高的電壓施加 於該控制閘極。因& ’可減小晶片中解碼器或升壓電路中 之電晶體之閘極寬度與長度’從而縮小晶片的面積。 /固別電壓產生區段利用一熟知的電荷幫浦電路從施加於 該半導體儲存層上的電源供應電壓產生正或負的電壓。該 半導體儲存裝置進一步包括切換構件，其在所需的時點施 加所產生的電壓於個別端子。狀態控㈣段根據從半導體 93916.doc -17- 1246110 館存裝置外部施加的批岳丨丨咨^十 的控制貝矾來控制半導體儲存裝置内欲 產生的信號、個別電壓以刃 ^ &以及轭加電壓的時序。狀態控制區 #又可包括一具有預定程式之微 , 候？工制為，或可包括一邏輯電 路。狀恶控制區段亦控制雷并智· 市j私何I浦電路以及切換構件以在 預定時點施加電壓。 控制閘極用於從該電荷儲存層釋放 電荷儲存層釋放電荷，而不必將一 制閘極。 在該發明性半導體儲存裝置中，狀態控制區段控制第一 至第五電屢產生區段以使該第三電壓產生區段產生一正的 弟五電麼以將該第五電墨施加於該汲極，使該第五電麼產 生區段以及該第一電壓產生區段產生一高於該第五電壓之 正的第六電壓以將該第六電壓施加於該第二選擇閘極以及 該記憶單元之控制閘極，使該第四電μ產生區段以及該第 -電壓產生區段產生〇 V或一正的第七電壓以將〇 V或該第 七電壓施加於該源極與該第—選擇閘極，然後使該第—電 壓產生區段產生一負的第八電壓以將該第八電壓施加於該 電荷。因此，可實現從 較向的電壓施加於該控 或者，在該發明性半導體儲存裝置中，狀態控制區段控 制第-至第i電壓1生區1以使該第⑸電壓m段產生 一正的第五電壓以將該第五電壓施加於該源極，使該第二 電壓產生區段以及該第一電壓產生區段產生一高於該第五 之正的苐/、電壓以將該第六電壓施加於該第一選擇閘 極以及該記憶單元之控制閘極，使該第三電壓產生區段以 及e亥第五電壓產生區段產生〇 v或一正的第七電壓以將〇 v 93916.doc -18- 1246110 或該第七電壓施加於該汲極 第一電壓產生區段產生一負 加於該控制閘極用於從該電 實現從電荷儲存層釋放電荷 於該控制閘極。 與該第二選擇閘極，然後使該 的第八電壓以將該第八電壓施 荷儲存層釋放電荷。因此，可 ’而不必將一較高的電壓施加 然後使該第一電麼產生區段產生一查 上匕仅座玍員的弟七電壓以將該第 七電壓施加於該控制閘極用於從該電荷儲存層釋放電荷。 因此，可在一較短時間週期内實現從電荷儲存層釋放電荷 而不必將一較高的電壓施加於該控制閘極。 或者，在該發明性半導體料裝置中，該狀態控制區段 可控制第一至第五電壓產生區段，以使該第三電壓產生區 段以：該第四電壓產生區段產生一正的第五電壓以將該第 五電壓施加於該沒極與該源極，以使該第二電壓產生區段、 該第五電壓產生區段以及該第一電壓產生區段產生一高於 該第五電壓之正的第六電壓以將該第六電壓施加於該第一 選擇閘極、該第二選擇閘極以及該記憶單元之控制間極， 根據另-發明方®，提供一種包括上述半導體儲存袭置 之液晶顯示裝置。 參考附圖，以下將藉由本發明之具體實施例詳細說明本 毛明。應瞭解’本發明不限於此等具體實施例。 第一具體實施例 參考圖9至28，將說明一用於生產根據本發明之半導體儲 存裝置之非揮發性記憶裝置之示範性生產程序。此具體實 施例中欲生產的非揮發性記憶裝置包含一島半導體層，其 93916.doc -19- 1246110 例如藉由將一半導體基板處理成一海 一用作作用區域之月碡车二 巾成亚具有 肖邊表面；選擇電晶體，其與該島半導 肢層之上部與下部結合提供；以及複數個 = 個印愔置；、々二 早7^ (例如兩 一電㈣〇 ° "含—浮動閘極（包含—穿隨氧化膜）以及 電=層，該等單元提供於該島半導體層之作用區域 者、擇電晶體之間的島半導體層串聯配置。在非揮 务性§己憶裝置中，島半導體層係從該半導體基板電浮動， 並且該等記憶單元之作用區域係彼此電浮動。圖8係各包含 根據本發明之複數個此類非揮發性記憶裝置之記憶單元陣 列之平面圖。圖9至28係沿圖8中之線α_α，所作並用於說明 圖8所不之記憶單元陣列之生產程序之斷面圖。 首先在Ρ型石夕基板（半導體基板）1〇〇之表面上形成厚度為 200至2,000 _之氮化石夕膜（第一絕緣膜）3】〇。然後，在氮化 矽膜310上形成光阻膜，並藉由用於形成光阻遮罩Ri(圖9) 的熟知微影蝕刻技術將該光阻膜圖案化。 使用光阻遮罩R1，藉由反應性離子蝕刻來蝕刻氮化矽膜 (第一絕緣膜）310。然後，藉由反應性離子蝕刻，採用所產 生的氮化石夕膜（第一絕緣膜）310作為一遮罩，將p型矽基板 (半士體基板）1〇〇餘刻至2,000至2〇,〇〇〇 nm之深度，從而形 成第一晶格溝渠210。因此，將ρ型矽基板1 〇〇之一部分分割 成複數個配置成》母島組悲的島半導體層110。然後，熱氧化 ρ型矽基板100之上表面以及個別島半導體層110之周邊表 面，從而形成一熱氧化膜（第二絕緣膜）410(圖10)。 在例如藉由各向同性蝕刻選擇性蝕刻掉島半導體層11 〇 93916.doc -20 - 1246110 之周邊表面中所左+ ^ # , ^ ^ 部分熱氧化膜（第二絕緣膜）410之 後’按需要藉由傾斜 ^ ^ 11〇 ^ 、’ 植入將通道離子引入個別島半導 體層110之周邊表面中。 # 邊表面上形成含删氧化腹胳精由CVD在島半導體層之周 ^ 、亚將硼從氧化膜擴散進入周邊表 面而非猎由通道離子植 工7 k而果現通道離子之引入。進 而’例如藉由熱氧f m， _ 、、、 ")在個別島半導體層110之周邊表 形成厚度各為約心的氧切膜（第三絕緣膜卿作為
牙趣乳化膜。穿随氧化膜不限於熱氧化膜，但可為CVD氧 化膜或氮氧化膜。僅需至少A f A斤 而至夕在島+導體層110之作用區域上 形成第二絕緣膜，相筮- + 、一弟二、吧緣膜可形成為整體覆蓋島半導 脰層110之周邊表面與上表 各 衣面以及+導體基板100之表面。 隨後，形成多晶矽膜（第一導帝 、（弟蛉私肤）51〇，使之整體覆蓋島 半V體層U0之周邊表面與上表面以及半導體基板1〇〇之表 面（圖12)'然而’僅需至少在島半導體層m之周邊表面上 形成第-導電膜。然後，藉由CVD形成一氮化石夕臈(第四絕 緣版m卜然後例如反應性離子姓刻將該氮切膜選擇性 银刻掉，使得留下的氮化碎膜（第四絕緣膜）321部分可作為 多晶石夕膜(第一導電膜)510之周邊表面部分上之側 物 (圖 13)。 +藉由CVD在第-晶格溝渠21〇中形成氧化石夕膜（第五絕緣 臈）431(圖14)。部分移除氧化矽膜（第五絕緣膜）43ι以將第 一晶格溝渠210填充至一所需深度（圖15)。藉由各向同性蝕 刻、藉由採用氧化矽膜（第五絕緣膜）431作為遮罩，部分地 蝕刻掉氮化矽膜（第四絕緣膜）32〗，以便留下氧化矽膜（=五 93916.doc -21 - 1246110 絕緣臈）43 1鱼多曰功〜 ... 石夕膣❻〜 （弟—導電膜）51G之間所存在的氮化 (弟四絕緣膜）321部分（圖⑷。此時，氮化石夕 緣膜）321從氧切膜（第 、心 如斗 31之上表面凹陷。銬德， 在该凹陷中形成氧化矽膜 ’、、、後 膜（第六絕緣膜）441各自的厚:=州。此時，氧切 緣膜）321之厚度的約—半以填充該/於二化石夕臈（第四絕 由各向同性#刻移除凹陷外、曰：凹知此外，例如藉 所存在的氧化膜441部分。氧; 虱化矽艇（弟六絕緣臈M41係存在 石夕1便精由氧切膜（第五絕緣膜M31與氧化 mu六絕緣膜）441來限定氮切膜（第四絕緣媒⑽。 :後猎由CVD以與上述相同之方式形成一氣化石夕膜（第 四絕緣膜）322，銬後藓由；5座α抓 擇,w / 子敍刻將該氮化石夕膜選 ㈣㈣掉’使得留下的氮切膜（第四絕緣膜）322部分可 作為多晶㈣（第-導電膜⑽之周邊表面部分上之側壁間 隔物（圖17)°以實質上與上述相同的方式在第一晶格溝準 ㈣中形成氧化石夕膜（第五絕緣膜）432之後，以與上述相同的 方式在提供作為側壁間隔物之氮切臈（第四絕緣卵22上 之凹陷中形成氧切膜（第六絕緣膜M42。接著，以與上述 ㈣的方式形成氮化規膜（第四絕緣膜）⑵作為多晶石夕膜 (第‘私膜)5 10之周邊表面部分上之側壁間隔物(圖⑻。 藉由重複此等步驟，形成複數個氮化石夕膜（第四絕緣 膜）321至324作為多晶碎膜（第—導電膜⑽之各周邊表面 部分之上的側壁間隔物（圖19)。接著，藉由各向同性姓刻將 多晶石夕膜（第—導電膜⑽之周邊表面部分各分成複數個多 93916.doc •22- 1246110 曰曰矽膜（第一導電膜）511至514(圖20)。或者，可藉由熱氧化、 猎由採用氮化矽膜（第四絕緣膜）321至324作為遮罩來實現 多晶矽膜（第一導電膜）510之分割。此外，可組合採用蝕刻 與熱氧化來分割多晶矽膜510。將雜質引入與多晶矽膜（第 導電膜）511至514以及氮化矽膜（第一絕緣膜）31〇自我對 準之部分島半導體層11〇以及部分半導體基板1〇〇，用於形 成N型半導體層721至724以及雜質擴散層71〇。此時，隨後 會用作一第一互連層（源極）之雜質擴散層71〇之雜質濃度可 藉由離子植入方法予以調整（圖20)。 用於第一互連層之雜質擴散層71〇之形成不一定需要與N 型半導體層721至724同時實施。例如，在形成熱氧化層（第 二絕緣膜）41〇之後或在形成氧化矽膜氧化矽膜（第三絕緣 膜）420之後，藉由離子植入來形成用於第一互連層之雜質 擴散層710。此外，可在前述時點重複離子引入複數次。然 後’例如藉由熱氧化在多晶矽膜（第一導電膜）5ιι至514之曝 露表面中形成氧化砍膜（第七絕緣膜）45G。此時，熱處理將 雜質擴散層710與N型半導體層721至724擴散進入島半導體 層110彳文而島半導體層110中所產生的p型區域會電浮動 (圖21)。當形成多晶♦膜（第—導電層）51叫，或當將雜質 引入島半導體層110時，可將雜質引入多晶矽膜（第一導電 層）511至514。雜質引入的時間不受特別限制，只要可賦予 多晶矽膜5 11至5 14導電性即可。 例如藉由各向同性蝕刻移除氮化矽側壁間隔物（第四絕 緣膜)321至324之後，藉由CVD形成並藉由各向異性蝕刻以 93916.doc 1246110 及各向同性蝕刻部分地蝕刻一氧化矽膜（第八絕緣膜）461， 從而以所產生的氧化矽膜（第八絕緣膜）461覆蓋多晶矽膜 (第一導電膜）5 11之周邊表面。進而5形成氮化矽膜（第九絕 緣膜）331作為多晶矽膜（第一導電膜）512至514以及氧化矽 膜（第七絕緣膜）450上之側壁間隔物（圖22)。
Ik後，回蝕氧化矽膜（第八絕緣膜）46丨以曝露多晶矽膜（第 一導電膜）511之周邊表面，然後在多晶矽膜（第一導電 膜）511之周邊表面形成多晶矽膜（第二導電膜）521(圖U)。 然後，在與多晶矽膜（第二導電膜）521自我對準之p型矽基板 (半V體基板）1GG中形成第二溝渠22()。亦即，所形成的第一 互連層之^離部分與第二導電膜之分離部分自我對準。進 而，回餘多晶石夕膜（第二導電膜）521至一程纟，以便個別地 觸多晶石夕膜（第-導電膜）511。所產生的多晶石夕膜（第二導電 tf1各用作—選擇閘極。此時，形成選擇閘極線（第二互 連層），使之沿圖8之線A_A，連續 ^ , 咬只、1甲而無需一遮罩步驟， 其中將沿線Α-Α，所測量之島半 千V體層110之間的距離設定 為不大於一預定距離。妙 卜 膜、，— …後 成一氧化矽膜（第八絕緣 該氧化你腔〜 ^ I、各向同性蝕刻部分地蝕刻 蓋多晶矽膜(第一…、乳化矽胰(弟八絕緣膜M62覆 曰/胰（弟—導電膜）521之側表面 藉由各向同性铋方r^尸 上表面。然後’ 膜）331，然後在多土間&物（弟九絕緣 、息主 矽胲（弟一導電膜）5丨2至514之暖命& θ 邊表面上形成相絕，㈣612( 4之曝路的周 如ΟΝΟ膜。 ）曰間、纟巴緣膜612可為例 93916.doc -24- 1246110 電=2’2=上述相同的方式形成並回姓多晶石夕膜（第二導 多曰石夕膜一而以所產生的多晶石夕膜（第二導電膜）522覆蓋 :、U-導電膜）512之周邊表面，兩者之間插 :緣膜叫圖25)。此時，形成控制閉極線(第三互，1 :之沿圖8之線（A，連續延伸，而無需-遮罩步驟，其中將 石線A-A’所測量之象主道棘 、 二 、 蜍體層110之間的距離設定為不大 =預疋距離。然後’形成_氧化碎膜（第八絕緣膜）偏， 夏猎:各向兴性钱刻與各向同性钱刻部分地银刻該氧化石夕 之而以所產生的氧化石夕膜(第八絕緣膜)463覆蓋多晶石夕 膜（第二導電膜）522之側表面以及上表面。藉由重複此等步 驟：在多晶石夕膜（第-導電膜）513之周邊表面上形成多晶石夕 膜（第二導電膜阳，兩者之間插入層間絕緣膜6n(圖叫。 —然後，形成氧化膜（第八絕緣膜）464，使之覆蓋多晶矽膜 (第二導電膜)523之側表面以及上表面。多晶矽膜(第二導電 膜）524係形成於最高多晶矽膜（第一導電膜）5 μ之周邊表面 上，亚回蝕至一程度，以便個別地接觸最高多晶矽膜（第一 導電膜）514，像最低多晶矽膜（第一導電膜）511一樣。一氧 化矽膜（第十絕緣膜）465係形成於多晶矽膜（第二導電 膜）524之上表面上，並回蝕或藉由CMp部分地拋光去掉， 從而曝露分別與雜質擴散層724 一起形成之個別島半導體 層110之上表面。接著，形成位元線（第四互連層）84〇，使之 與該等第二及第三互連層交錯並連接至島半導體層110之 上部（圖27)。在圖27中，所示第四互連線840係置放於雜質 擴散層724上而無偏移。即使發生偏移，第四互連層84〇亦 93916.doc -25- 1246110 確可連接至如圖28所示之雜質擴散層724。 然後’形成—層間絕緣膜，’然後藉由熟知的技術來形成 孔與金屬互連°因@’產生非揮發性記憶裝置，贫等 =憶裝置各包含電荷料層（各電荷儲存層包含_藉由該 =一導電膜（多晶石夕膜）所構成之浮動閘極）並具有一基於電 存儲存層之電荷注入狀態之記憶功能。 第二具體實施例 將參考圖29說明根據本發明之半㈣儲存裝置之示範性 電路組態。圖29係根據本發明之半導體儲存裝置3〇之方塊 圖。半導體儲存裝置30包含複數個記憶單元陣列3丨，各單 元陣列包含複數個非揮發性記憶裝置，各記憶裝置包含複 數個用於儲存資料之記憶單元。 記憶單元陣列3 1係分別置放於區塊B〇至Bn中。區塊B〇至 Bn分別包含本地列解碼器32B〇至32Bn。例如，區塊b〇包含 本地列解碼器32B0。區塊B0至Bn各包含複數個延伸於其中 之位元線 51S0 至 51S0i、51S1 至 51Sli，··.，51Sn 至 51Sni 以及 複數個延伸於其中之本地字元線（未顯示）。記憶單元係分別 置放於本地字元線與位元線之交叉處。藉由行閘極電路3 7 將個別記憶單元陣列3 1之位元線連接至行解碼器36。 各區塊B0至Bn之本地字元線係連接至與區塊B〇至Bn相 關聯之對應本地列解碼器32B0至32Bn。此外，記憶單元陣 列3 1包含連接至全域列解碼器35之全域字元線39S0至 39Sn。全域字元線39S0至39Sn係連接至各本地列解碼器 32B0至32Bn並且延伸穿過個別區塊B0至Bn。全域字元線 93916.doc -26- 1246110 3 9S0至3 9Sn並非實體地連接至個別區塊BO至Bn之本地字 元線，而是調適成經由與區塊B0至Bn關聯的本地列解碼器 32B0至32Bn電連接至個別區塊B0至Bn之本地字元線。圖30 說明下述區塊B0至Bn中之各記憶單元陣列。 全域列解碼器35係一用於記憶單元陣列3 1之列解碼器， 並且係調適成根據透過位址匯流排49所施加之列位址而選 擇全域字元線39S0至39Sn之一。全域列解碼器32B0至32Bn 各包含複數個切換電晶體（未顯示），其分別將本地字元線連 接至對應的全域字元線39S0至39Sn。本地列解碼器32B0至 32Bn係各調適成從區塊解碼器34接收一區塊選擇信號。例 如，本地列解碼器32B0接收一區塊選擇信號S0。當將區塊 選擇信號輸出至本地列解碼器32B0至32Bn時，個別本地列 解碼器32B0至32Bn之切換電晶體（未顯示）全部被開啟。當 未將區塊選擇信號輸出至本地列解碼器32B0至32Bn時，個 別本地列解碼器32B0至32Bn之切換電晶體全部處於關閉 狀態。在記憶體處理週期期間，各區塊B0至Bn之本地字元 線係與全域字元線39S0至39Sn絕緣，並且係與其他區塊之 本地字元線絕緣。本地列解碼器32B0至32Bn係各調適成接 收一抹除控制信號，即一抹除信號。區塊解碼器34係調適 成輸出區塊選擇信號S0至Sn之一以選擇對應的區塊。此外， 將區塊解碼器34連接至匯流排49用於接收區塊位址。 區塊B0至Bn各包含延伸於其中之第一與第二本地選擇 線（未顯示）。個別區塊B0至Bn之第一與第二本地選擇線係 連接至對應的本地列解碼器32B0至32Bn。記憶單元陣列31 93916.doc -27- 1246110 進一步包含複數個第一全域選擇線41 SO至41 Sn以及複數個 連接至全域列解碼器35之第二全域選擇線42S0至42Sn。第 一全域選擇線41S0至41Sn以及第二全域選擇線42S0至42Sn 係連接至各本地列解碼器32B0至32Bn並延伸穿過個別區 塊B0至Bn。第一全域選擇線41S0至41Sn以及第二全域選擇 線42S0至42Sn並非實體連接至記憶單元陣列31之個別區塊 B0至Bn之第一與第二選擇線，而是調適成經由與區塊則至 Bn相關聯的本地列解碼器32B0至32Bn電連接至個別區塊 B0至Bn之第一與第二本地選擇線。 一抹除開關33包含複數個開關（圖29中未顯示），該等開 關係分別連接至區塊B0至Bn的共同源極線38S0至38Sn。根 據透過區塊選擇線40S0至40Sn之一所施加的區塊選擇信 號，在記憶體處理操作（即讀取、寫入與抹除操作）中，抹除 開關33之各開關將一電壓（接地電壓）Vg或抹除電壓選擇性 地連接至區塊B0至Bn中共同源極線38S0至38Sn之一對應 共同源極線。對半導體儲存裝置3〇進行讀取或寫入操作時， 抹除開關33之各開關將電壓Vg施加於所有共同源極線38如 至38Sn，而不論區塊選擇信號训至如為何。根據抹除信號 對半導體儲存裝置30進行抹除操作時，區塊解碼器34輸出 一才曰不已選定區塊之區塊選擇信號，並透過抹除開關33之 各開關之一對應開關將抹除電壓施加於已選定區塊。另一 方面，抹除開關的其他開關將電壓Vg施加於其他區塊上。 圖3〇說明區塊60以及與區塊6〇相關聯之本地列解碼器 61。區塊60係圖29中之區塊別至]811之一。本地列解碼器^ 93916.doc -28- 1246110 係與區塊60相關聯之本地列解碼器32B0至32Bn之一。在圖 30中，僅顯示了延伸穿過區塊6〇的全域字元線62與63。全 域字元線62、63係圖29中全域字元線39S0至39Sn中的兩個。 區塊60包含位元線66至66i。區塊60進一步包含一與全域 字元線63相關聯之第一本地字元線68以及一與全域字元線 62相關聯之第二本地字元線67。第一本地字元線68係經由 本地列解碼器61之切換電晶體75連接至第一全域字元線 6 3 ’而弟一本地字元線6 7係經由本地列解碼器61之切換電 晶體74連接至第二全域字元線62。 區塊60進一步包含一連接至個別非揮發性記憶裝置之第 一選擇電晶體83至83i之第一選擇閘極81至81i之第一本地 選擇線72 ’以及個別非揮發性記憶裝置之第二選擇電晶體 82至82i之第二選擇閘極8〇至801之第二本地選擇線71。例 如’第一本地選擇線72係經由本地列解碼器61之切換電晶 體77連接至第一全域選擇線7〇，而第二本地選擇線71係經 由本地列解碼器61之切換電晶體76連接至第二全域選擇線 69 〇 區塊60的共同源極線73係連接抹除開關33之各開關之一 (圖29)。區塊60進一步包含記憶單元64至64i以及65至。 Z fe單元65至65ι分別具有第一控制閘極79至79i，而記憶單 兀64至64ι分別具有第二控制閘極78至781。非揮發性記憶裝 i各具有一連接至位元線66至661之汲極，以及一連接至共 同源極線7 3之源極。 囷29中所示之行解碼器36包含一汲極電壓產生區段a， 93916.doc -29- 1246110 其產生欲施加於非揮發性記憶裝置之汲極之電壓，並係調 適成驅動經由行閘極電路37連接至非揮發性記憶裝置之沒 極之位元線 51S0至 51S0i、51S1 至 51Sli，···，51Sn至 51Sni(圖 30中之66至66i)。全域列解碼器35包含一第一控制閘極電壓 產生區段44，其產生欲施加於第一控制閘極（圖3〇中之79至 79丨）之黾壓，以及一弟一控制閘極電壓產生區段μ，其產生 欲施加於第二控制閘極（圖30中之78至78i)之電壓，並係調 適成驅動分別連接至經由本地列解碼器32別至32Bn(圖3〇 之61)遥擇之記憶單元之第一與第二控制閘極（圖3〇之乃至 79i與78至78i)之本地字元線（圖3〇之67、68)。全域列解碼器 35進一步包含一第一選擇閘極電壓產生區段牝，其產生欲 施加於第一選擇閘極（圖30中之81至81丨）之電壓，以及一第 一遠擇閘極電壓產生區段47，其產生欲施加於第二選擇閘 極（圖30中之80至81丨）之電壓，並係調適成驅動分別經由本 地列解碼器32B0至32Bn(圖30之61)連接至第一與第二選擇 閘極（圖30之81至8^與80至8〇〇之第一與第二本地選擇線 72、71。抹除開關33包含一源極電壓產生區段48，其產生 右人施加於圮憶裝置之源極之電壓，並係調適成驅動連接至 舌己憶裝置之源極的共同源極線73。 半導體儲存裝置30進一步包含一狀態控制區段5〇，其根 據攸半導體儲存裝置30外部所施加的控制資訊來控制半導 體儲存I置30中欲產生的信號與電壓以及施加信號與電壓 的時序。 弟二具體實施例 93916.doc 1246110 乂下况明寫人操作，其中會將電荷注人根據本發明之 揮發性記憶裝置之電荷儲存層。 圖3係1合早一島半導體層所提供之非揮發性記憶裝 置之斷面圖。圖4係與構成圖3()中所示記憶單元陣列之 揮毛l± Z fe裝置等效之非揮發性記憶裝置之等效電路圖。 旧之非揮發性記憶裝置包含兩個記憶單元mi、m2(各記憶 單凡具有提供於與P型半導體層13電絕緣之？型島半導體層 12周圍之-電荷儲存層卜3以及一控制閉極2、3)以及兩: k擇電aa體Nl、Ν2。以下將說明當將電荷注人記憶單元陣 列中之非揮發性記憶裝置中之記憶單元mi、M2之電荷儲存 層1、3中以用於寫入操作時，欲施加於個別端子之電壓。 本文叙疋在圖30所示之記憶單元陣列中選擇第一與第 一本地4擇線72、71 ;第—與第二本地字元線Μ、67 ;以 及位元線66i。亦即，將第一與第二本地選擇線72、71 ;第 一與第二本地字元線68、67 ;以及位元線66i分別連接至第 一與第二選擇閘極電壓產生區段46、47 ;第一與第二控制 閘極電壓產生區段44、45以及汲極電壓產生區段43。因而， 經由第一本地字元線68將第一控制閘極電壓產生區段料所 產生的電壓施加於非揮發性記憶裝置之第一控制閘極4。同 樣地，經由第二本地字元線67將第二控制閘極電壓產生區 段45所產生的電壓施加於非揮發性記憶裝置之第二控制閑 極2。經由第一與第二本地選擇線72、71以及位元線66丨將 第一與第二選擇閘極電壓產生區段46、47以及汲極電壓產 生區段43所產生之電壓分別施加於第一與第二選擇閘極6、 93916.doc -31 · 1246110 5以及汲極7。此外，經由共同源極線73將源極電壓產生區 段48所產生之電壓施加於源極11之上。 以下列方式藉由FN穿遂電流將電荷注入圖4所示非揮發 性記憶裝置之記憶單元M1之電荷儲存層3以用於寫入操 作。首先，將一高電壓vm施加於第一控制閘極4，並將一 用於防止寫入的電壓VH2(VH丨>VH2)施加於第二控制閘極 2之上。將一正電壓VH3施加於第二選擇閘極$之上，並將 曰用於防止與源極丨丨之電性連接之負電壓vni施加於第一 k擇閘極6之上。將源極丨丨接地，並將一負電壓施加於 没極7之上。 對於已選；t區塊中未進行電荷注人的其他記憶裝置，將 一正電壓施加於各記憶裝置线極7(位元線）上，或將沒極7 接地用於防止寫入。藉由將負電壓VN1施加於沒極7上，將 N型擴散層8、9、1G保持於負電壓VN1。接著，將島半導體 層12之與電荷儲存層3相對之一區域中形成之第一浮動通 道15(圖3 ’第—浮動通道15與電錢存層3之間插入一絕緣 肤）充電至負電壓VN1，從而會有一電位差vhi•彻發生於 第一控制閘極4與第一浮動通道15之間。此時，藉由FN穿隨 電流將電荷從第-浮動通道15注人電荷料们。因此，藉 由注入電荷而正偏移記憶單元⑷之臨 ㈣之間的電性連接，從而防止過量的電流從源糾流至 :施加負電墨的汲極7。因為未將電荷注入記憶單元獻 電何儲存層！，故未改變記憶單元M2的臨界電壓。以此方 93916.doc •32- 1246110 式，藉由FN穿隧電流將雷;^、、+ 您迅 包何庄入已選定區塊中之下部記憶 單元M1之電荷儲存層3,以用於寫入操作。 於弟一控制閘極2，並將—用於 VH2)施加於第一控制閘極4之上 另方面，以下列方式將電荷注入該區塊中上部記惊單 元⑽之電㈣存層1以用於寫人操作。將-高電壓VH1施加 防止寫入的電壓VH2(VH1 。將一正電壓VH3施加於第 二選擇閘極5之上，並將一用 ^用於防止與源極11之電性連接之 負電壓VN1施加於第一撰捲„ 4 ^ 、擇閘極6之上。將源極11接地，並 將一負電壓vrn施加於受到電荷注入的汲極7之上。 對於已4疋區塊中未進行電荷注人的其他記憶裝置，將 一正電壓施加於各記憶裝置之汲極7(位元線）上，或將沒極7 接地用於防止寫人。藉由將負電壓彻施加於汲極7上，將 N型擴散層8、9、_持於負的電壓彻。將島半導體層。 之與電㈣存層i相對之_區域中形成之第二浮動通道 14(圖3 ’第一#動通道14與電荷儲存層1之間插入一絕緣膜） 充電至負電壓vm，從而會有—電位差彻_彻發生於第 、二控制閘極2與第二浮動通道14之間。此時，藉由FN穿隧電 机將弘何從第二浮動通道14注入電荷儲存層i。目此，藉由 =入電何而正偏移記憶單元M2之臨界電壓。然而，將負電 壓vm施加於第一選擇閑極6上可防型擴散層1〇與源極 ?之間的電性連接，從而防止過量的電流從源極^流至被 :加負電壓的汲極7。因為未將電荷注入記憶單元mi之電 何儲存層3，故未改變記憶單元M1的臨界電壓。以此方式， 在寫入操作中將電壓施加於個別端子。 93916.doc -33· 1246110 接著’將說明-用於寫入操作之較佳程序。圖！係根據此 具體實施例將電壓施加於個別端子之時序圖。圖2係根據此 具體實施例用於寫入操作之程序之流程圖。以下將參考圖2 之流程圖來說明用於寫入操作之程序。 首先，將0 V施加於第一與第二控制閘極4、2 ’·第一與第 二選擇閘極6、5 ;源極11與汲極7(步驟s〇1)。接著，將V、 3 V與-10 V分別施加於汲極7、第二選擇閘極5與第一選擇 閘極6上，而將第二控制閘極2保持於〇v (步驟別2)。然後， 將10 V施加於第一控制閘極4(步驟s〇3)。此時，藉由fn穿 隨電流將電荷從第-浮動通道15注入電荷儲存層3。對於已 選定區塊中未進行寫人操作之其他記憶裝置，將qv施加於 各圮憶裝置之汲極7(位元線）上，以防止寫入。 在完成寫入之後，將〇 v施加於第一控制閘極4(步驟別4)。 2後，將0V施加於第一與第二選擇閘極6、5與汲極7上（步 驟S05)。在此具體實施例中，同時改變施加於第一與第二 選擇閘極6、5與汲極7上的電壓。然而，此等電壓不二定需 要同柃改變，而可以時間交錯之方式加以改變。 第四具體實施例 时以下將根據本發明說明，當從非揮發性記憶裝置之記憶 早凡之電荷儲存層釋放電荷以用於抹除操作時，施加於個 別端子上的電壓。 ^奴仗已遠定區塊中之各記憶單元之電荷儲存層釋放電 、° ^執行預備操作，其藉由將一正電壓施加於 沒接7、脸 將—用於允許正電壓VH5通過之正電壓vh4(vh4 93916.doc -34- 1246110 >VH5)她加於第—選擇閘極5上、將—正電壓v則施加於第 -控制問極4以及第二控制閉極2上，並將第一選擇問㈣ 與源極11接地。因此，閱紗榮― 開啟弟一選擇閘極5、第一控制閘極 4以及第二控制閘極2,並將帽擴散層μ,保持於彻， 從而將第-與第二浮動通道15、14充電至彻。在完成充 電之後，將施加於第—與第二控制閉極㈠上的電塵從正 電壓vH4改變至負電壓VN1，以釋放電荷，從而會有一電位 差VN1-VH5發生於第一控制閉極4與第一浮動通道Η以及 第二控制閘極2與第二浮動通道14之間。此時，藉由FN穿隨 電流將從電荷儲存層3、！釋放至第一與第二浮動通道b、 14。因此’藉由釋放電荷而負偏移記憶單元⑷、μ〗之臣包界 電麼。以此方式，執行用於抹除操作之第一示範性料。1 將參考圖32之流㈣更明確地說明用於抹除操作之第一 示範性程序。圖31顯示用於施加個別電虔之時序圖。當已 敎區塊:之記憶單元各進行抹除操作時，首切施加 於第-與第二控制間極4、2 ;第―與第二選擇閘極㈠. 源極11與汲極7上（步驟SU)。接著，將施加於汲極7上， 並將12 v施加於第二選擇閑極5以及第一與第二控制閑極 4、2 ’從而對第一盘第一、、至說 卞弟-弟一動通道15、14進行充電(步驟 2)。在完成充電之後，將-1〇 v施加於第一與第二控制閘 極4、2(步驟S13)。在完成抹除之後，將〇 ¥施加於第—與第 二控制閘極4、2(步驟S14)。然後，將〇v施加於第二選擇 極5與汲極7上（步驟S15)。 、 甲 當對已選定區塊中之記憶單元選擇性地進行抹除操作 93916.doc -35- 1246110 二' 加於/及極7或未進行抹除操作之各記憶裝置之 弟-與广二控制閘極4、2上以防止抹除。在完成抹除之後， 將〇V施加於第—與第二控制閘極㈠之上、然後施加於第 二選擇閘極5與没極7上。在圖31中同時改變施加於第二選 擇間極5與7之電壓。然而，此等電壓不一定需要同時改變， 而可以時間交錯之方式加以改變。此外，不一定需要將源 極11，第一選擇閘極6接地，而可向其施加一正電塵。 接著，將說明—用於抹除操作之第二示範性程序。在抹 除私作之第一程序中，從源施加1〇 V電壓。在此程序 2 ’ ^同在第-程序中—樣可對記憶單元進行抹除操作。 當在第二程序中欲從已選定區塊中各記憶單元之電荷儲存 層釋放電荷時，執行用於釋放電荷之預備操作，其藉由將 一正電壓彻施加於源極U上、將用於允許正電壓VH5通過 之一正電壓VH4(VH4>VH5)施加於第一選擇閉極6、將一正 電壓VH4施加於第一控制閑極4與第二控制間極2並將第二 選擇閉極5與沒極7接地。因此，開啟第二選擇間極5、第一 控制閘極4以及第二控制閘極2，並將㈣擴散層8、9、ι〇 保持於VH5,從而將第—與第二浮動通道15、14充電至vh5。 在完成充電之後，將施加於第一與第二控制閘極4、2上的 電壓從正電壓彻改變至負„VN1，以釋放電荷，從而會 有一電位差VN1-VH5發生於第一控制間極4與第一浮動通 道15以及第二控制閘極2與第二浮動通㈣之間。此時，藉 由FN穿隨電流將從電荷儲存層1、3釋放至第一與第二浮動 通這15、14。因此’藉由釋放電荷而負偏移記憶單元μ卜 93916.doc -36- 1246110 M2之臨界電壓。以此方式 性程序。 執行用於抹除操作之第二示範 將參考圖34之流程圖更明確地說明用於抹除摔作之第二 示範性程序。圖33顯㈣於施加個別驅動電遷之時序圖 當欲對連接至第-與第二控㈣極4、2之記憶單元ML 進㈣除操作時，首先將0V施加於第—與第二控制閉極4、 2 ’+弟-與第二選_極6、5 ;源極u歧極％步驟⑵）。 接著，將ίο v施加於源極lljL，並將12 v施加於第一選擇 閑極6以及第^一盘第-；涂|丨關托d q , 、 示/、罘一&制閘極4、2，從而對第一與第二浮 動通道15、14進行充電（步驟S22)。在完成充電之後，將, V施加於第一與第二控制閘極4、2(步驟吻。在完成抹除 之後，將0 V施加於第-與第二控制閉極4、2 (步驟s 2 4)。然 後’將0V施加於第二選擇閘極5與沒極7上（步驟吻。以此 方式’對記憶單itM1、M2進行抹除操作。在此程序中，同 時改變施加於第-選擇閘極6與源極u之電壓。然而，此等 =壓不一定需要同時改變，而可以時間交錯之方式加以改 •交。此外’不一定需要將汲極7與第二選擇閘極5接地，而 可向其施加一正電壓。 接著’將說明-用於抹除操作之第三示範性程序。在用 於抹除操作之第三程序中，從源極7與共同源極u施加電 [田在第一耘序中欲從已選定區塊中各記憶單元之電荷 儲存層釋放電荷時，執行㈣釋放電荷之預㈣作，其藉 由將-正電壓VH5施加於汲極7與源極11±、將用於允許正 電壓VH5通過之-正電壓VH4(VH4>VH5)施加於第一與第 93916.doc -37- 1246110 一選擇閘極6、5、將一正電屡 货^ 反VH4^加於第一控制閘極4盥 弟一控制閘極2。因此，開啟第一與 矛一遠擇閘極6、5 ·第 一控制閘極4以及第二控制間炻9 、，的、 j閘極2,亚將N型擴散層8、9、1〇 保持於VH5，從而將第一與第二浮 、 矛，于勳通道丨5、14充電至VH5。 在元成充電之後’將施加於第 血楚 弟與弟二控制閘極4、2 電壓從正電壓VH4改變至負雷懕 交主負电屋彻，以釋放電荷，從而會 有一電位差VN1_VH5發生於第-控制閑極4與第一浮動通 _以及第二控制閘極2與第二浮動通_之間。此時，藉 由一穿隨電流將電荷從電荷儲在爲 电何燔存層3、1釋放至第一盥第二 浮動通道15、14。因此，藉由釋放電荷而負偏移記憶單: Μ卜M2之臨界電壓。以此方式，執行用於抹除操作之第三 示範性程序。 。將參考圖36之流程圖更明確地說明用於抹除操作之第三 私序。圖35顯示用於施加個別電壓之時序圖。 曰已k疋區塊中之記憶單元各進行抹除操作時，首先將 知加於弟一與第二控制閘極4、2，·第一與第二選擇閘極6、 5 ;源極U與汲極7上（步驟SM)。接著，將ι〇 v施加於沒極7 與：極？，並將12 V施加於第一與第二選擇閘極6、5以 及第與第_控制閘極4、2上，從而對第一與第二浮動通 這15、14進行充電(步驟S32)。在完成充電之後，將，v 軛加於第與第二控制閘極4、2(步驟S33)。在完成抹除之 後，將ον施加於第一與第二控制閘極4、2(步驟§34)。然後， 將0 V施加於第一與第二選擇閘極6、5 ;源極11與汲極7上 (步騍S35)。以此方式，對記憶單元Ml、M2進行抹除操作。 93916.doc -38 - 1246110 在此私序中，同時改變施加於第一與第二選擇閘極6、$ ; 汲極7以及源極丨丨上的電壓。然而，此等電壓不一定需要同 時改變，而可以時間交錯之方式加以改變。 用於抹除操作的第三程序提供更高的通道充電能力，以 便允許比第一與第二程序更高速度之抹除。 第五具體實施例 以下根據本發明之另一具體實施例說明寫入操作，其中 會將電荷注入非揮發性記憶裝置之電荷儲存層。 八
線7 2 ;第一與第二本地字 將第二本地選擇線72 ;第 圖5係根據此具體實施例之非揮發性記憶裝置之斷面圖。 圖6係非揮發性記憶裝置之等效電路圖。圖37係—說明包含 ί數個此類_發性記憶裝置之記憶單元陣列之圖式。非
元線68、67 ;位元綠以 兀線68、67 ;位元線66i。亦即， 93916.doc -39- 1246110 與第二本地字元線68、67 ;以及位元線66i分別連接至第 選擇閘極電壓產生區段46 ;第一與第二控制閘極電壓產 生區段44、45以及汲極電壓產生區段43。因而，經由第一 本地字元線68將第一控制閘極電壓產生區段料所產生的電 壓施加於非揮發性記憶裝置之第一控制閘極4。同樣地，經 由第一本地子元線67將第二控制閘極電壓產生區段C所產 生的電壓施加於非揮發性記憶裝置之第二控制閘極2。此 外、、二由第一本地選擇線72與位元線66i分別將第一選擇閘 極私壓產生區段46與汲極電壓產生區段43所產生之電壓施 加於第-選擇閘極6與沒極7上。此外，經由共同源極線乃 將源極電壓產生區段48所產生之電壓施加於源極1 ^之上。 、下歹J方式藉由FN穿遂電流將電荷注入圖6所示非揮發 性圮憶裝置之記憶單元M3之電荷儲存層3以用於寫入操 、’先將咼龟壓VH1施加於第一控制閘極4，並將一 用於防止寫人的電壓VH2(VH丨>VH2)施加於第：控制問極 ^ 冑用於防止與源極11之電連接之負電壓VN1施加於 第一選擇電晶體N3之第-選擇閘極6上。將源極丨丨接地，並 將：負:電壓VN1施加於汲極7之上。對於已選定區塊中未進 —♦ A的其他5己憶裝置’將-正電壓施加於各記憶裝 置^及極7(位70線）上，或將&極7接地用於防止寫入。 猎由將負電壓VN1施加於沒極7上，將N型擴散層8、9、 1〇保持於負的電壓彻。因此，將島半導體層以與電荷 儲存層3相對之_區域中形成之第—浮動通道i5(圖$，第一 斤動通逼15與電荷储存層3之間插入一絕緣膜）充電至負電 93916.doc -40- 1246110 ’從而會有—電位差vhi_vni發生於第—控制間極* 浮動通道15之間（圖5)。此時，藉由FN穿随電流將電 :攸第子動通道丨5注入電荷儲存層3。因此，藉由注入電 荷而正，移記憶單元M3之臨界電壓。然而，將負電壓彻 轭加於第—選擇閘極6上可防型擴散層1〇與源極U之間 的电性連接，從而防止過量的電流從源極。流至被施加負 電壓的沒極7。因為未將電荷注人記憶單元M4之電荷儲存 層1，故未改變記憶單元M4的臨界電堡。α此方式，藉由 ™穿隧電流將電荷注入已選定區塊中之各下部記憶單元 M3之電荷儲存層3，以用於寫入操作。 另一方®，以了列方式將電荷注入該區_中各上部記憶 單元Μ4之電荷儲存層用於寫人操作。將—高電麼則 施加於第二控制閘極2，並將一用於防止寫入的電壓 VH2(VH1>VH2)施加於第-控制閘極4之上。將用於防止與 源極U之電連接之負電塵VN1施加於第一選擇閘極让。將 源極11接地，並將-負電遷彻施加於㈣7之上。藉由將 負電廢vm施加於沒極7上，將_擴散層9、1〇保持^負電 麼VN1。將島半導體層12之與電荷儲存層丨相對之_區域中 形成之第二浮動通道U(第二浮動通道14與電荷儲存層R 間插入一絕緣膜）充電至負電壓VN1，從而會有一電位差 vm-糊發生於第二控制閘極2與第二浮動通道14之^。此 時’藉由穿随電流將電荷從第二浮動通道14注入電荷儲存 層1。因itb’精由注入電荷而正偏移記憶單元副之臨界電 麼。然而，將負電壓VN1施加於第一選擇閘極6上可防 93916.doc -41 - 1246110 型擴散層10與源極11之間的電性诖 注運接攸而防止過量的電 流從源極11流至被施加負電壓的 i的/及極7。因為未將電荷注入 記憶單元M3之電荷儲存層3,故未改變記憶單元船的臨界 電壓。以此方式，將電屋施加於個別端子以用於寫入操作。 以下將說明用於寫入摔作夕+梦 钿作之不靶性程序。圖38係根據此 具體貫施例將電塵施加於個別嫂 個別知子之時序圖。圖39係根據 此具體實施例用於寫入掉作 铞作之耘序之流程圖。以下將參考 圖39之流程圖來說明用於 用於5己炫早兀上之寫入操作之程序。 首先，將ον施加於第一與第二控制閘極4、2，·第一選擇 間極6;源極11與沒極7(步驟叫。接著，將·10v施加於汲 極7以及第一選擇間極6上，而將第二控制閉極2保持於0 V(步驟S42)。然後，將】〇 «λ 士人# 、 e加於弟一控制閘極4(步驟S43)。 對於已選定區塊中决^隹# #
進丁寫入刼作之其他記憶裝置，將〇 V 施加於各記憶裝置之汲極7上，以防止寫入。 在兀成寫入之後，將0 V施加於第一控制閘極4(步驟_)。 然後’將0V施加於第一選擇閘極6與沒極7上（步驟S45)。在 此具體貫施例中，[5] 0主#料> 同柑改變施加於第一選擇閘極6與汲極7 之電壓。然而，此箄雷厭 —^ 疋茜要同時改變，而可以時 間父錯之方式加以改變。 第六具體實施例 、下將祝月用於抹除操作之第四示範性程序，其中在第 五具體實施例之非揮發性記憶裝置中釋放電荷。 當欲從已選定區塊中之各非揮發性記憶裝置之電荷儲存 g 4以用於抹除操作時，會執行一預備操作，其藉 93916.doc -42- 1246110 $將一正電壓VH5施加於汲極7上、將一正電壓vH4施加於 &制間極4與弟一控制閘極2並將源極11與第一選擇閘 極6接地。因此，開啟第一控制閘極4以及第二控制閘極2， 亚將N型擴散層9、1〇保持於VH5，從而將第一與第二浮動 通道15、14充電至VH5。在完成充電之後，將施加於第一 鉍第一控制閘極4、2上的電壓從正電壓VH4改變至負電壓 VN1，以釋放電荷，從而會有一電位差VN1_VH5發生於第 一控制閘極4與第一浮動通道15以及第二控制閘極2與第二 淨動通道14之間。此時，藉由刚穿隧電流將電荷從電荷儲 存層3、1釋放至第一與第二浮動通道15、14。因此，藉由 釋放電荷而負偏移記憶單元M3、M4之臨界電壓。以此方式， 執行用於抹除操作之第四程序。 以下將更明確地說明用於抹除操作之第四程序。圖4〇係 根據此具體實施例將電壓施加於個別端子之時序圖。圖41 係第四程序之流程圖。當已選定區塊中之記憶單元各進行抹 除操作時，首先將0V施加於第一與第二控制閘極4、2;第 一選擇閘極6 ;源極11與汲極7上（步驟S51)。接著，將1〇 v 施加於汲極7上，並將12V施加於第一與第二控制閘極4、2, 從而對第一與第二浮動通道15、14進行充電（步驟S52)。在 完成充電之後，將-10 V施加於第一與第二控制閘極4、2(步 恥S53)。在完成抹除之後，將〇 v施加於第一與第二控制閘 極4、2(步驟S54)。然後，將〇v施加於汲極7上（步驟s55)。 此外，以下將說明用於抹除操作之第五示範性程序，其 中從已選定區塊中各記憶單元之電荷儲存層釋放電荷。為 93916.doc -43- 1246110 釋放電荷，會執行預備操作，其藉由將一正電遂vh5施加 於汲極7與源極11上，將一用於允許正電壓vh5通過之正電 壓vH4(VH4>VH5)施加於第一選擇閘極6上，並將正電= VH4^加於第一控制閘極4與第二控制閘極2上。因此，開 啟第一選擇閘極6、第一控制閘極4以及第二控制閑極2，並 將N型擴散層9、ig保持於VH5，從而將第—與第二浮動通 扣、14充電至彻。在完成充電之後，將施加於第一與 第一控制閘極4、2上的電壓從正電壓VH4改變至負電壓 VN1，以釋放電荷，從而會有—電位差Vi·發生於第 :控制閘極4與第一浮動4道15以及第二控㈣極2與第二 字動H 4之間。此4 ’藉由-穿随電流將電荷從電荷儲 存層3、i釋放至第-與第二浮動通道15、14。因此，藉由 釋放黾射而負偏移g己憶單元M3、M4之臨界電壓。 —以下將更明確地說明用於抹除操作之第五程序。圖“係 第五程序中將電壓施加於個別端子之時序圖。圖Μ係第五 程序之流程圖。當已選定區塊中之記憶單元各進行抹除操 作時，首先將0V施加於第一與第二控制閘極4、2;第一選 擇閘極6 ;源極U與汲極7上（步驟S61)。接著，將i〇 v施加 ^及極7與源極^上，並將12 v施加於第—選擇閘極6以及 第-與第二控制閘極4、2，從而對第一與第二浮動通道b、 4、行充屯（步驟S62)。在完成充電之後，將·v施加於第 :與第二控制閘極4、2(步驟S63)。在完成抹除之後，將〇v 知加於第與第二控制閘極4、2(步驟S64)。然後，將〇 v ^加於第一選擇閘極6 ;源極11與汲極7上（步驟S65)。以此 93916.doc -44- 1246110 方式在5己憶單元M3、M4上執行抹除操作。在此程序中， 同守改麦苑加於第一選擇閘極6、汲極7與源極11之電壓。 J而此專弘壓不一定需要同時改變，而可以時間交錯之 方式加以改變。 第七具體實施例 上述半導體儲存裝置可應用於一用於在圖44所示之液晶 ’’、、貝不扁置之液晶面板中進行影像調整之可重寫非揮發性記 憶體。 藉由液曰曰驅動1002來驅動液晶面板丨〇〇丨。液晶驅動器 W02包含提供於其中之一非揮發性記憶區段⑽、 區段1004與液晶驅動電路1〇〇5。非揮發性記憶區段1〇〇3包 括任何發明性非揮發性記憶裝4，較佳係根據第二具體實 也例之半導體儲存1置。將非揮發性記憶區段1 〇们配置成 可從外部重寫。 當開啟液晶面板1001時，將非揮發性記憶區段1〇〇3中所 儲存的資訊傳送至SRAM區段1〇〇4。液晶驅動電路1〇〇5能夠 按需要從SRAM區段1〇〇4讀取資訊。提供SRAM區段1〇〇4使 得能夠以非常高的速度讀出資訊。 液晶驅動器1002係提供於圖44所示之液晶面板1〇〇1外 部’並可提供於液晶面板1001。 液晶面板1001係調適成藉由施加於一多位準電壓至各像 素上而改變其像素的色調。然而，所施加電壓與色調之間 的關係因面板不同而變化。因此在生產液晶面板之後儲存 用於補償面板至面板變化之資訊，藉由基於該資訊之補償 93916.doc -45- 1246110 消除影像品質之面板至面板變化。因此，較佳係併入可重 寫非揮發性記憶體用於儲存補償資訊。此外，較佳係採用 1月I·生。己U，尤其係根據第二具體實施例之半導體儲 存t置’作為非揮發性記憶體。 ”在务月J1非揮發性圮憶裝置驅動方法中，將負的第一電 ㈣加於汲極上以用於將電荷注入非揮發性記憶裝置之電 何儲存層’而將0V或正的第三電壓施加於源極上，並將負 的第-電壓施加於第一選擇閘極上。因此，可防止過量的 電流流入汲極，而不必提供需要複雜生產程序之三井結構。 :此之外’可實現將電荷注入電荷儲存層，而不必將一較 高的電壓施加於該控制閘極。因Λ，可減小晶片中解碼器 或升壓電路中之電晶體之閘極寬度與長度，從而可縮小晶 片的面積。 如果該非揮發性記憶裝置驅動方法之步驟進一步包括： ::的第五電壓施加於汲極上、將高於第五電壓之正的第 ，電壓施加於第二選擇閘極以及記憶單元的控制閘極(從 =釋放電荷)，並將〇 V或正的第七電壓施加於源極以及 =4擇閘極用於預充冑；以及在預充電步驟之後將負的 =電壓施加於控制閘極以用於釋放電荷，則可藉由將負 的第=包壓施加於控制閘極並將正的第五電壓施加於没極 上’來實現電荷從非揮發性記憶裝置之電荷儲存層之釋放 以用於抹除操作，而不必將一較高的電壓施加於控制閘極 上。 或者，如果該非揮發性記憶裝置驅動方法之步驟進一步 93916.doc -46- 1246110 包括二將正的第五電壓施加於源極上、將高於第五電壓之 的第，、電壓施加於第一選擇閘極以及記憶單元的控制閘 極（從該處釋放電荷），並將"或纟的第七電塵施加於沒極 以及^二選擇閘極用於預充電；以及在預充電步驟之後將 負的第八電壓施加於控制閘極以用於釋放電荷，則可藉由 :、的第人弘壓把加於控幸j閘極並將正的第五電壓施加於 琴極上’來實現電荷從非揮發性記憶裝置之電荷儲存層之 釋放以用於抹除操作，而不必將—較高的電壓施加於控制 閘極上。 或者’如果該非揮發性記憶裝置驅動方法之步驟進一步 士括·將正的第五電壓施加於源極與汲極上、將高於正的 弟五電壓之正的第六電壓施加於第一選擇閘極、第二選擇 閘極以及5己憶早兀的控制閘極(從該處釋放電荷)以用於預 充電’以及在難電步驟之後將負的第七電壓施加於控制 閘極以用於釋放電荷，則可藉由將負的第八電壓施加於控 制閘極並將正的第五電壓施加於汲極與源極上，來實現電 荷從電荷儲存層之釋放，而不必將—較高的電壓施加於控 制閘極上。 【圖式簡單說明】 圖^系根據本發明將電壓施加於非揮發性記憶裝置之個 別端子之時序圖； 圖2係根據本發明之非揮發性記憶裝置之寫人操作程序 之流程圖； 圖3係根據本發明之非揮發性記憶裝置之—具體實施例 93916.doc -47- 1246110 之斷面圖； 圖4係圖3所示非揮發性記憶裝置之等效電路圖； 圖5係根據本發明之非揮發性記憶裝置之另一具體實施 例之斷面圖； 圖6係圖5所示非揮發性記憶裝置之等效電路圖； 圖7係先别技術之非揮發性記憶裝置之斷面圖； 圖8係各包含根據本發明之複數個此類非揮發性記憶裝 置之記憶單元陣列之平面圖； 圖9至28係沿圖8中之線A_A，所作並用於說明圖8所示之 記憶單元陣列之生產程序之斷面圖； 圖29係根據本發明之半導體儲存裝置之方塊圖； 圖30係各指示為圖29中之區塊則至此之記憶體單元陣 列之方塊圖； 圖31係根據本發明在抹除操作之第—示範性程序中施加 個別電壓之時序圖； 圖32係圖3 1所示之抹除操作之第一示範性程序之流程 圖； & 二示範性程序中施加 二示範性程序之流程 圖3 3係根據本發明在抹除操作之第 個別電壓之時序圖； 圖34係圖33所示之抹除操作之第 圖； 圖35係根據本發明在抹除操作之第三示範性程序中施加 個別電壓之時序圖； 示範性程序之流程 圖36係圖35所示之抹除操作之第 93916.doc -48· 1246110 圖3 7係包含根據本發明 憶單元陣列之圖式； 之複數個非揮發性 圖3 8係根據本發明在寫入操作之示範 電壓之時序圖； 性程序中施加個別 圖3 9係圖3 8所示之寫入操作之 圖40係根據本發明在抹除操作 個別電屢之時序圖； 示範性程序之流程圖； 之第四示範性程序中施加 圖 圖41係圖4〇所示之抹除操作之第四示範性程序之流程
圖42係根據本發明在抹除操作之第五示範性程序中施加 個別電壓之時序圖； 圖43係圖42所示之抹除操作之第五示範性程序之流程 圖44係顯示於其中併入根據本發明之半導體記憶裝置之 液晶顯示裝置（第七具體實施例）之示意組態圖。
【主要元件符號說明】 電荷儲存層 控制閘極 3 電荷儲存層 4 控制閘極 5 選擇閘極電極 域擇閘極電極 7 汲極擴散層 93916.doc -49- 1246110 8 N型擴散層 9 N型擴散層 10 N型擴散層 11 共同源極擴散層 12 島半導體層 13 半導體基板 14 第二浮動通道 15 第一浮動通道 30 半導體儲存裝置 31 記憶單元陣列 33 抹除開關 34 區塊解碼器 35 全域列解碼器 36 行解碼器 37 行閘極電路 43 >及極電堡產生區段 44 第一控制閘極電壓產生區段 45 第二控制閘極電壓產生區段 46 第一選擇閘極電壓產生區段 47 第二選擇閘極電壓產生區段 48 源極電壓產生區段 49 位址匯流排 50 狀態控制區段 60 區塊 61 本地列解碼器 93916.doc -50- 全域字元線 全域字元線 第二本地字元線 第一本地字元線 第二全域選擇線 第一全域選擇線 第二本地選擇線 第一本地選擇線 共同源極線 切換電晶體 切換電晶體 切換電晶體 切換電晶體 P型碎基板（半導體基板） 島半導體層 第一晶格溝渠 氮化矽膜（第一絕緣膜） 氮化矽膜（第四絕緣膜 氮化矽膜（第四絕緣膜） 氮化矽膜（第四絕緣膜） 氮化矽膜（第四絕緣膜） 氮化矽膜（第九絕緣膜） 熱氧化膜（第二絕緣膜） 氧化矽膜（第三絕緣膜） 氧化矽膜（第五絕緣膜） -51 - 氧化矽膜（第五絕緣膜） 氧化矽膜（第六絕緣膜） 氧化矽膜（第六絕緣膜） 氧化矽膜（第七絕緣膜） 氧化矽膜（第八絕緣膜） 氧化矽膜（第八絕緣膜） 氧化矽膜（第八絕緣膜） 氧化膜（第八絕緣膜） 氧化矽膜（第十絕緣膜） 多晶矽膜（第一導電膜） 多晶矽膜（第一導電膜） 多晶矽膜（第一導電膜） 多晶矽膜（第一導電膜） 多晶矽膜（第一導電膜） 多晶矽膜（第二導電膜） 多晶矽膜（第二導電膜） 多晶矽膜（第二導電膜） 多晶矽膜（第二導電膜） 層間絕緣膜 層間絕緣膜 雜質擴散層 N型半導體層 N型半導體層 N型半導體層 N型半導體層 -52- 1246110 840 1001 1002 1003 1004 1005 32B0 至 32Bn 38S0至38Sn 39S0至39Sn 40S0至40Sn 41S0至41Sn 42S0至42Sn 51S0至51S0i、51S1 至 51Sli，...，51Sn 至 51Sni 64 至 64i 65 至 65i 66 至 66i 78 至 78i 79 至 79i 80 至 80i 81 至 81i 82 至 82i 83 至 83i 位元線（第四互連層） 液晶面板 液晶驅動器 非揮發性記憶區段 SRAM區段 液晶驅動電路 本地列解碼器 共同源極線 全域字元線 區塊選擇線 第一全域選擇線 第二全域選擇線 位元線 記憶單元 記憶單元 位元線 第二控制閘極 第一控制閘極 第二選擇閘極 第一選擇閘極 第二選擇電晶體 第一選擇電晶體 93916.doc -53-

Claims (1)

1246110 十、申請專利範圍： 1 · 一種用於驅動一非揮發性記憶裝置之方法，該非揮發性 記憶裝置包括一半導體基板、至少一個提供於該半導體 基板上之島半導體層、至少一個具有一控制閘極以及一 部分或整體圍繞該島半導體層之一周邊表面之電荷儲存 層之記憶單元、一提供於該記憶單元與該半導體基板之 間並具有一弟一纟巴緣層以及一弟一選擇層之第一選擇電 晶體、一提供作為該半導體基板與該島半導體層之間之 一源極之源極擴散層，該島半導體層具有該記憶單元與 該第一選擇電晶體用於使該島半導體層與該半導體基板 電絕緣、一提供於該島半導體層之關於該記憶單元與該 源極擴散層相對之一端面中作為一汲極之汲極擴散層， 以及 k供於該δ己憶單元與該 >及極擴散層之間並具有一 第二絕緣層以及一第二選擇閘極之第二選擇電晶體， 該方法包括以下步驟： 將一負的第一電壓施加於該汲極與該第—選擇閘極 將-正的第二電壓施加於該第二選擇閘極，並將〇乂或 正的第三電壓施加於該源極上；以及 將-高於該第二電壓之正的第四電遷施加於該記憶單 元之該控制閘極上， 從而將電荷注入該電荷儲存層。 2. 如申請專利範圍第！項之非揮發性記憶裝置 步驟進一步包括： 其 將一正的第五電壓施加 ^ 於W亥，及極上，將一高於該第五 93916.doc 1246110 電壓之正的第六電壓施加於該第二選擇閘極與該記,” 元之該控制閘極上，並將0V或一正的第七電壓施:口 = 源極與該第—選擇閘極上以用於預充電；以及 … 在該預充電步驟之後將—負的第八電麼施加於該控 閘極上以用於電荷釋放， 二 從而從該電荷儲存層釋放該等電荷。 3. 4. 如申請專利範圍第i項之非揮發性記憶裝置 步驟進一步包括： 去，其 將-正的第五電壓施加於該源極上，將一高於該第五 電壓之正的第六電壓施加於該第一選擇閘極與該記憶單 兀之該控制閘極上，並將Gv或—正的第七電壓施加^ 極與該第二選擇閘極上以用於預充電；以及 在該預充電步驟之後將一負的第八電壓施加於該控制 閘極上以用於電荷釋放， 從而從該電荷儲存層釋放該等電荷。 如申請專利範圍第i項之非揮發性記憶裝置驅動方法，其 步驟進一步包括： 將-正的第五電壓施加於該没極與該源極之上，並將 -高於該第五電壓之正的第六電壓施加於該第一選擇閑 極’該第二選擇閘極以及該記憶單元之該控制閘極係用 於預充電；以及 在該預充電步驟之後將一負的第七電壓施加於該控制 閘極上以用於電荷釋放， 從而從該電荷儲存層釋放該等電荷。 93916.doc 1246110 5. 一種用於驅動一非揮發性記憶裝置之方法，該非揮發性 記憶裝置包括一半導體基板、至少一個提供於該半導體 基板上之島半導體層、至少一個具有—控制間極以及一 部分或整體圍繞該島半導體層之一周邊表面之電荷儲存 層之記憶單元、一提供於該記憶單元與該半導體基板之 間並具有一絕緣層以及一選擇閘極之選擇電晶體、一提 供作為該半導體基板與該島半導體層之間之一源極之源 極擴散層，該島半導體層具有該記憶單元與該選擇電晶 體用於使該島半導體層與該半導體基板電絕緣、一提供 於該島半導體層之關㈣記憶單元與該源極擴散層相對 之一端面中作為一没極之没極擴散層，該方法包括以下 步驟： 將負的第-電遂施加於該沒極與該選擇閘極上，並 將ον或一正的第二電壓施加於該源極上；以及 :-正的第三電壓施加於該記憶單元之該控制閘極上， 從而將電荷注入該電荷儲存層。 6·如申請專利範圍第5項之非揮發彳生+ 步驟進-步包括：芦揮考上己憶4置驅動方法，其 四電屢施加於該沒極上，將一高於該第四 制〇^弟五電壓施加於該記憶單元之該控制間極上 亚將OV或一正沾穿丄& α ^ ^ 、 /、龟壓施加於源極與該選擇閘極上 以用於預充電；以及 在該預充電步驟夕你# 閘極J1 a A 羑將一負的第七電壓施加於該控制 閘極上以用於電荷釋放， 93916.doc !24611〇 從而從該電荷儲存層釋放該等電荷。 如申請專利範圍第5k 貝之非揮务性記憶裝置驅動方法，其 步驟進一步包括： 的第四電壓施加於該汲極與該源極之上，並將 间於.亥第四电壓之正的第五電壓施加於該選擇閘極以 及该記憶單元之該控制閘極上 在該預充電步驟之後將一負 閘極上以用於電荷釋放， 以用於預充電；以及 的第六電壓施加於該控制
從而從該電荷儲存層釋放該等電荷。 一種半導體儲存裝置，其包括：
非揮發性記憶裝置，其包括一半導體基板、至少一 個提供於該半導體基板上之島半導體層、至少一個具有 一控制閘極以及一部分或整體圍繞該島半導體層之一周 邊表面之電荷儲存層之記憶單元、一提供於該記憶單元 〇 σ亥半$肢基板之間並具有一第一絕緣層以及一第一選 擇閘極之第一選擇電晶體、一提供作為該半導體基板與 該島半導體層之間之一源極之源極擴散層，其中該島半 導體層具有該記憶單元與該第一選擇電晶體用於使該島 半$體層與該半導體基板電絕緣、一提供於該島半導體 層之關於該記憶單元與該源極擴散層相對之一端面中作 為一汲極之汲極擴散層以及一提供於該記憶單元與該汲 極擴政層之間並具有一第二絕緣層以及一第二選擇閘極 之第二選擇電晶體； 弟一電壓產生區段，其產生一欲施加於該控制閘極 93916.doc -4- 1246110 上之電壓； 一第二電壓產生區段，其產生一欲施加於該第一選擇 閘極上之電壓； 一第二電壓產生區段，其產生一欲施加於該汲極上之 電壓； —第四電壓產生區段’其產生一欲施加於該源極上之 電壓； 弟五電壓產生區段’其產生一欲施加於該第二選擇 閘極上之電壓；以及 一狀態控制區段，其控制由該等第一至第五電壓產生 區段所產生的電壓以及施加該等電壓的時序； 其中該狀悲控制區段控制該等第一至第五電壓產生區 段，以使該第二電壓產生區段以及該第三電壓產生區段 產生一負的第一電壓以將該第一電壓施加於該第一選擇 閘極與該汲極上，使該第五電壓產生區段產生一正的第 二電壓以將該第二電壓施加於該第二選擇閘極上，使該 苐四黾壓產生區段產生〇 V或一正的第三電壓以將〇 V或 忒第二電壓施加於該源極上，並使該第一電壓產生區段 產生一局於該第二電壓之正的第四電壓以將該第四電壓 施加於該記憶單元之該控制閘極以用於將電荷注入該電 荷儲存層。 1如申請專利範圍第8項之半導體儲存裝置，其中該狀態控 制區段控制該等第一至第五電壓產生區段以使該第三電 壓產生區段產生一正的第五電壓以將該第五電壓施加於 93916.doc 1246110 該汲極，使該第五電壓產生區段以及該第一電壓產生區 段產生-高於該第五電壓之正的第六電壓以將該第六電 壓施加於該第二選擇問極以及該記憶單元之該控制問 極’使該第四電壓產生區段以及該第二電壓產生區段產 生0 V或-正的第七電壓以將〇 ¥或該第七電壓施加於該 源極與該第—選擇間極，然、後使該第-電壓產生區段產 生負的第八电壓以將該第八電壓施加於該控制間極以 用於從該電荷儲存層釋放該等電荷。 ίο. 11. 如申請專利範圍第8項之半導體儲存裝置，其中該狀態控 制區段控制該等第―至第五電壓產生區&以使該第四電 壓產生區段產生一正的第五電壓以將該第五電壓施加於 該源極上，使該第二電壓產生區段以及該第一電壓產生 區段產生一南於該第五電壓之正的第六電壓以將該第六 電壓施加於㈣-選擇閘極以及該記憶單元之該控制閑 極’使該第i電壓1生區&以及該第1電壓I生區段產 生0 V或正的第七電壓以將0 V或該第七電壓施加於該 汲極與該第二選擇閘極，然後使該第一電壓產生區段產 生負的第八私壓以將該第八電壓施加於該控制閘極以 用於從該電荷儲存層釋放該等電荷。 如申請專利範圍第8項之半導體儲存裝置，其中該狀態控 制區段控制該等第一至第五電壓產生區段，以使該第三 包壓產生區段以及該第四電壓產生區段產生一正的第五 電壓以將該第五電壓施加於該汲極與該源極，使該第二 电壓產生區段、該第五電壓產生區段以及該第一電壓產 93916.d〇( 1246110 生區段產生一高於遠弟五電壓:之正的第六電壓以將該第 六電壓施加於該第一選擇閘極、該第二選擇閘極以及該 之該控制間極’然後使該第-電壓產生區段產 用於從該電朽株 弟七电屋轭加於該控制閘極以 12. 何儲存層釋放 睛專利範圍第8項之半導 -種液晶顯示裝置η…何。 體儲存裝置 ，、包括如申 93916.doc
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