KR20050007665A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판 표면에 희생산화막을 성장시키는 단계와, 기판 내에 웰 및 채널 이온주입을 수행함과 동시에 질소(N) 이온을 이온주입하는 단계와, 게이트 산화 공정을 행하여 기판 표면에 게이트산화막을 형성한 후, 게이트도전막을 증착하는 단계와, 상기 게이트도전막과 게이트산화막을 식각하여 게이트를 형성하는 단계와, 식각 데미지를 제거해주기 위해 게이트 재산화 공정을 수행하는 단계와, LDD 이온주입을 수행하는 단계와, 게이트의 양측벽에 스페이서를 형성하는 단계와, 기판 전면에 소오스/드레인 이온주입을 수행하는 단계와, 기판 결과물을 어닐링하여 게이트 양측의 기판 표면 내에 LDD 영역을 갖는 소오스/드레인 영역을 형성하는 단계를 포함한다. 본 발명에 따르면, 웰 및 채널 영역에 질소(N) 이온을 도핑시켜 줌으로써 이러한 질소(N) 이온에 의해 LDD 영역 및 소오스/드레인 영역에 이온주입된 도펀트가 후속 열공정에서 웰 및 채널 영역으로 확산되는 것을 효과적으로 방지할 수 있으며, 이에 따라, 소자의 고집적화로 인해 유발되는 단채널효과 및 역단채널효과를 방지할 수 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 단채널효과(short channel effect)를 개선시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 게이트 CD(Critical Dimension)가 점점 작아지고 있고, 이에 따라, 펀치스루(punchthrough) 등의 단채널효과(shortchannel effect)가 큰 문제가 되고 있는 바, 이를 해결할 수 있는 다양한 기술들이 제안되고 있다.
상기 단채널효과를 억제하기 위한 방법으로서 LDD(Lightly Doped Drain) 구조 및 포켓 이온주입이 채택하여 왔다. 아울러, LDD 및 소오스/드레인 이온주입 에너지를 낮추고, 또한, 써멀 버짓(thermal budget)을 줄이는 방법도 적용되고 있다.
그러나, 상기한 방법들로도 단채널효과에 대한 제어가 완벽하게 이루어지고 있지는 않은 실정이다.
도 1은 게이트 CD 감소에 따라 나타나는 역단채널효과 및 단채널효과를 설명하기 위한 그래프로서, 도시된 바와 같이, 게이트 CD가 감소함에 따라 단채널효과에 따른 롤 오프(roll off) 현상이 일어남을 볼 수 있다.
특히, 이러한 단채널효과는 주로 LDD 영역이나 소오스/드레인 영역에 이온주입된 도펀트의 측면 확산(latteral diffusion)에 의해 발생되는 것으로, 이에 대한 제어를 위해 여러가지 방법들이 제안되어 왔으나, 현재로서 그 제어가 쉽지 않으며, pMOS 도펀트로 주로 사용되는 보론(B)의 확산도(diffusivity)가 상대적으로 nMOS에 사용되는 인(P)이나 비소(As)에 비해 크기 때문에 pMOS에서 더욱 크게 나타나고 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, pMOS에서의 단채널효과를 개선시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1은 게이트 CD(Critical Dimension) 감소에 따라 나타나는 역단채널효과 및 단채널효과를 설명하기 위한 그래프.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘 기판 2 : 소자분리막
3 : 희생산화막 4 : 게이트산화막
5 : 폴리실리콘막 6 : 게이트
7 : 스페이서 8 : 소오스/드레인 영역
상기와 같은 목적을 달성하기 위하여, 본 발명은, 소자분리막이 구비된 실리콘 기판 표면에 희생산화막을 성장시키는 단계; 상기 희생산화막 상에 웰 영역 및 채널 영역을 노출시키는 이온주입 마스크를 형성하는 단계; 상기 노출된 기판 영역 내에 차례로 웰 및 채널 이온주입을 수행함과 동시에 질소(N) 이온을 이온주입하는 단계; 상기 이온주입 마스크 및 희생산화막을 제거하는 단계; 상기 기판 결과물에 대해 게이트 산화 공정을 행하여 기판 표면에 게이트산화막을 형성하는 단계; 상기 게이트산화막 상에 게이트도전막을 증착하는 단계; 상기 게이트도전막과 게이트산화막을 식각하여 게이트를 형성하는 단계; 상기 식각 데미지를 제거해주기 위해 게이트 재산화 공정을 수행하는 단계; 상기 기판 전면에 LDD 이온주입을 수행하는 단계; 상기 게이트의 양측벽에 스페이서를 형성하는 단계; 상기 기판 전면에 소오스/드레인 이온주입을 수행하는 단계; 및 상기 기판 결과물을 어닐링하여 게이트 양측의 기판 표면 내에 LDD 영역을 갖는 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 희생산화막은 500Å 이하의 두께로 성장시킨다. 상기 질소(N) 이온주입은 N2+ 이온 기준으로 이온주입 에너지를 100keV 이하로 하거나 N+ 이온 기준으로 이온주입 에너지를 50keV 이하로 하며, 도우즈량을 1E13∼3E15원자/㎤로 하고, 그리고, 펀치스루가 발생되는 깊이를 이온주입 깊이로 하여 수행한다. 상기 게이트 산화 공정은 600℃ 이하의 저온 플라즈마 산화 공정으로 진행한다.
본 발명에 따르면, 웰 및 채널 영역에 질소(N) 이온을 도핑시켜 줌으로써 이러한 질소(N) 이온에 의해 LDD 영역 및 소오스/드레인 영역에 이온주입된 도펀트가 후속 열공정에서 웰 및 채널 영역으로 확산되는 것을 효과적으로 방지할 수 있으며, 이에 따라, 소자의 고집적화로 인해 유발되는 단채널효과 및 역단채널효과를 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
본 발명은 질소(N)가 보론(B)의 확산을 억제한다는 사실로부터 사전에 웰 및 채널 영역에 질소를 도핑해 놓음으로써 LDD 영역 또는 소오스/드레인 영역에 이온주입된 보론(B)이 후속 열처리시에 확산되어 들어오는 것이 방지되도록 하고, 이를 통해, 단채널효과를 방지한다.
한편, 웰 및 채널 영역에 도핑된 질소(N)는 후속에서 산화(oxidation) 공정과 같은 열공정이 수반될 경우, 표면 영역으로 확산되는 경향이 있으며, 이로 인해, 질소(N)를 함유한 실리콘의 산화 속도가 질소(N)를 함유하지 않은 실리콘의 산화 속도 보다 느린 것과 관련해서 원치않은 공정 결과가 초래될 수 있다.
따라서, 본 발명은 후속하는 게이트 산화 공정을 통상의 열산화 공정 대신에 600℃ 이하의 저온 플라즈마 공정으로 진행함으로써 웰 및 채널 영역에 도핑된 질소(N)가 기판 표면으로 확산되는 것을 방지한다.
자세하게, 도 2a 내지 도 2d를 참조해서 본 발명에 따른 반도체 소자의 제조방법을 설명하도록 한다.
도 2a를 참조하면, 실리콘 기판(1)의 필드 영역에 얕은 트렌치 분리(Shallow Trench Isolation) 공정에 따라 소자분리막(2)을 형성한다. 그런다음, 기판 결과물에 대해 희생산화(scrificial oxidation) 공정을 실시하고, 이를 통해, 기판 액티브 영역 표면에 희생산화막(3)을 성장시킨다. 상기 희생산화막(3)의 성장 두께는 500Å 이하로 조절한다. 이것은 희생산화막(3)의 성장 두께가 500Å 이상으로 너무 두꺼우면, 채널 영역의 도펀트 조절이 어렵기 때문이다.
도 2b를 참조하면, 희생산화막(3) 상에 공지의 리소그라피 공정을 통해 이온주입 마스크(도시안됨)를 형성한 후, 이를 이용해서 pMOS 및 nMOS의 웰 이온주입 및 채널 이온주입을 차례로 수행한다. 이때, 상기 pMOS 및 nMOS의 웰 및 채널 이온주입시에는 질소(N)를 동시에 이온주입하여 기판(1) 내에 적정 깊이로 질소(N) 도핑이 이루어지도록 한다. 상기 질소(N) 이온주입은 N2+ 이온 기준으로 이온주입 에너지를 100keV 이하, N+ 이온 기준일 경우에는 이온주입 에너지를 50keV 이하로 하면서 도우즈량을 1E13∼3E15원자/㎤ 정도로 하고, 이온주입 깊이는 소자 별로 상이하기는 하겠지만 펀치스루가 발생되는 깊이를 타겟으로 하여 수행한다.
한편, 상기 질소(N) 이온주입은 웰 및 채널 이온주입시 도펀트의 채널링 억제를 위한 예비비정질화(preamorphization)을 위해 먼저 수행할 수도 있다.
도 2c를 참조하면, 공지의 감광막 스트립 공정에 따라 이온주입 마스크를 제거한 상태에서, HF 용액을 이용한 습식 세정으로 기판 표면 상의 희생산화막을 제거한다. 그런다음, 게이트 산화 공정을 행하여 기판 액티브 영역 표면에 게이트산화막(4)을 형성하고, 이어서, 상기 게이트산화막(4) 상에 게이트도전막으로서 폴리실리콘막(5)을 증착한 후, 상기 폴리실리콘막(5)과 게이트산화막(4)을 식각하여 기판 액티브 영역 상에 게이트(6)를 형성한다.
여기서, 상기 게이트 산화 공정은 종래의 열산화 공정 대신에 저온 플라즈마 산화 공정으로 진행한다. 이것은 700℃ 이상의 공정 온도를 필요로 하는 열산화 공정으로 게이트 산화 공정을 진행하면, 웰 및 채널 영역에 도핑된 질소(N) 이온이 기판 표면으로 확산됨에 따라 후속 게이트 재산화 공정에서 산화막이 영역 별 상이한 두께로 성장되어 또 다른 공정 결함을 유발할 수 있기 때문이다.
따라서, 상기 게이트 산화 공정은 600℃ 이하의 저온 플라즈마 산화 공정으로 진행한다.
도 2d를 참조하면, 게이트 형성시의 식각 데미지를 제거하기 위해 기판 결과물에 대해 게이트 재산화(gate reoxidation) 공정을 진행한다. 그런다음, 공지의 공정에 따라 LDD 이온주입 및 어닐링 공정을 수행한 후, 게이트(6)의 양측벽에 스페이서(7)를 형성한다.
다음으로, 소오스/드레인 이온주입을 수행한 후, RTA(Rapid Thermal Annealing)를 수행하여 스페이서(7)를 포함한 게이트(6) 양측의 기판 표면에 LDD 영역을 갖는 소오스/드레인 영역(8)을 형성하고, 이 결과로서, 본 발명의 반도체 소자, 즉, pMOS 및 nMOS를 형성한다.
여기서, 웰 및 채널 영역에는 질소(N) 이온이 도핑되어 있고, 상기 질소(N) 이온이 후속 어닐링, 즉, 열공정시 LDD 영역 및 소오스/드레인 영역에 이온주입된 보론(B)이 상기 웰 및 채널 영역으로 측면 확산되는 것을 방지하므로, 비록, 게이트 CD 감소에 따른 채널 영역의 폭이 작아지더라도, 단채널효과 및 역단채널효과는 방지된다.
이상에서와 같이, 본 발명은 웰 이온주입 및 채널 이온주입시 웰 및 채널 영역에 질소(N) 이온을 도핑시켜 줌으로써, 이러한 질소(N) 이온에 의해 LDD 영역 및 소오스/드레인 영역에 이온주입된 도펀트, 특히, pMOS에서의 보론(B)이 후속 열공정에서 웰 및 채널 영역으로 확산되는 것을 방지할 수 있으며, 이에 따라, 소자의 고집적화로 인해 유발되는 단채널효과 및 역단채널효과를 효과적으로 방지할 수 있다.
따라서, 본 발명은 게이트 CD가 감소됨에 따라 나타나는 단채널효과를 용이하게 제어할 수 있으므로, 고집적 소자의 제조에 유리하게 적용할 수 있다.
또한, 본 발명은 질소(N)의 이온주입을 웰 및 채널 이온주입 전에 선행할 경우 실리콘기판이 비정질화되는 것을 이용하여 도펀트의 채널링 또한 억제시킬 수 있으므로, 보다 정확한 도펀트 프로파일 제어가 가능하다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (6)
- 소자분리막이 구비된 실리콘 기판 표면에 희생산화막을 성장시키는 단계;상기 희생산화막 상에 웰 영역 및 채널 영역을 노출시키는 이온주입 마스크를 형성하는 단계;상기 노출된 기판 영역 내에 차례로 웰 및 채널 이온주입을 수행함과 동시에 질소(N) 이온을 이온주입하는 단계;상기 이온주입 마스크 및 희생산화막을 제거하는 단계;상기 기판 결과물에 대해 게이트 산화 공정을 행하여 기판 표면에 게이트산화막을 형성하는 단계;상기 게이트산화막 상에 게이트도전막을 증착하는 단계;상기 게이트도전막과 게이트산화막을 식각하여 게이트를 형성하는 단계;상기 식각 데미지를 제거해주기 위해 게이트 재산화 공정을 수행하는 단계;상기 기판 전면에 LDD 이온주입을 수행하는 단계;상기 게이트의 양측벽에 스페이서를 형성하는 단계;상기 기판 전면에 소오스/드레인 이온주입을 수행하는 단계; 및상기 기판 결과물을 어닐링하여 게이트 양측의 기판 표면 내에 LDD 영역을 갖는 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 희생산화막은 500Å 이하의 두께로 성장시키는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 질소(N) 이온주입은 N2+ 이온 기준으로 이온주입 에너지를 100keV 이하로 하고, 도우즈량을 1E13∼3E15원자/㎤로 하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 질소(N) 이온주입은 N+ 이온 기준으로 이온주입 에너지를 50keV 이하로 하고, 도우즈량을 1E13∼3E15원지/㎤로 하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 질소(N) 이온주입은 펀치스루가 발생되는 깊이를 이온주입 깊이로 하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 산화 공정은 600℃ 이하의 저온 플라즈마 산화 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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