KR20040098573A - 반도체장치 및 그 제조방법 - Google Patents

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다케와키도시유키
구니시마히로유키
오다노리아키
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엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

반도체장치는 기판 상에 형성된 하부층과 하부층을 덮도록 형성된 제1절연층을 구비한다. 제1오목부가 제1절연층의 표면에서부터 하부층으로 연장하게 형성된다. 제1테이퍼부가 제1오목부의 바닥 및 내벽 사이에서 귀퉁이부분을 따라 형성되며, 그 바닥의 중앙 쪽으로 연장하는 테이퍼면을 가진다. 제1도체부는 제1테이퍼부가 형성된 제1오목부를 채우도록 구리를 함유한 재료로 형성된다.

Description

반도체장치 및 그 제조방법{Semiconductor device and manufacturing method of the same}
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 구리를 함유하는 금속막을 배선 및 접촉플러그로서 사용하는 반도체장치 및 그 제조방법에 관한 것이다.
반도체장치에서는, 구리를 함유한 금속막이 배선에 사용될 때, 상감(damascene)법이 일반적으로 사용된다. 상감법의 단일상감법에서는, 하층배선, 비아플러그, 및 상층배선이 별개로 형성된다. 그러나, 구리를 함유한 금속은 배선 및 비아플러그의 소형화와 함께 비아플러그에 사용되어 왔다. 비아플러그에 구리를 사용하는 단일상감법의 종래의 제조방법은 일본공개특허공보 제2002-289689호에 개시되어 있다.
도 1a 내지 1l은 단일상감구조를 가지는 배선 및 비아플러그의 종래의 제조방법을 보여주는 단면도들이다. 이 예에서, 배선들은 2개의 층들에 제공되며 비아플러그는 그것들을 접속하기 위해 형성된다.
도 1에 보인 것처럼, 저지(stopper)절연층(102)이 기판(140)상에 형성된 층간절연막(101) 위에 형성되고, 제1배선층(106)이 저유전율절연층(103)에 형성된다. 제1배선층(106)은 구리(Cu)로 된 배선(129)과 탄탈륨/질화탄탈(Ta/TaN)로 된 장벽금속층(128)을 포함하는 상감구조를 가진다. 이 상감구조는 종래 공지된 배선제조공정을 사용하여 형성된다. 저지절연막(104)이 배선(106) 및 저유전율절연층(103)을 덮도록 형성된다. 이어서, 층간절연막(105)이 저지절연막(104)을 덮도록 형성된다.
다음, 도 1b에 보인 것처럼, 사진식각술의 공정을 사용하여, 비아홀(107)이 저지절연막(104) 및 층간절연막(105)을 관통하도록 형성된다. 이 경우, 비아홀(107)은 유기박리액으로 세정되고 비수계(non-aqueous)용액(예컨대, 이소프로필알콜)으로 헹구어진다.
다음, 도 1c에 보인 것처럼, Ta/TaN으로 된 장벽금속막(108)이 스퍼터링법에 의해 형성되어 층간절연막(105)과 비아홀(107)의 내벽 및 바닥을 덮는다. 따라서, 비아홀(107)은 이 때 비아홀(107a)로 된다.
다음, 도 1d에 보인 것처럼, 구리로 된 씨앗(seed)도전막(109a)이 장벽금속막(108)을 덮도록 형성된다. 따라서, 이때 비아홀(107b)이 형성된다.
다음, 도 1e에 보인 것처럼, Cu로 된 도전막(10b)이 씨앗도전막(109a)을 덮도록 그리고 비아홀(107)을 채우도록 형성된다. 그 후, 도 1f에 보인 것처럼, 불필요한 장벽금속막(108), 층간절연막(105) 및 비아홀(107) 위의 씨앗도전막(109a) 및 도전막(109b)이 화학기계적연마(CMP)법에 의해 제거된다. 이런 식으로, 장벽금속막(108) 및 도체부(109; 109a 및 109b)로 된 비아플러그(132)(또는 접촉)가 형성된다.
다음, 도 1g에 보인 것처럼, 저지절연막(112)이 비아플러그(132) 및 층간절연막(105)을 덮도록 형성된다. 또, 저유전율절연막(113)이 저지절연막(112)을 덮도록 형성된다.
다음, 도 1h에 보인 것처럼, 사진식각공정을 사용하여, 배선트렌치(117)가저지절연막(112) 및 저유전율절연막(113)을 관통하게 형성된다.
다음, 도 1i에 보인 것처럼, Ta/TaN으로 된 장벽금속막(118)이 저유전율절연막(113)과 배선트렌치(117)의 내벽 및 바닥을 덮도록 스퍼터링법에 의해 형성된다.
다음, 도 1j에 보인 것처럼, 구리로 된 씨앗도전막(119a)이 장벽금속막(118)을 덮도록 형성된다.
다음 도 1k에 보인 것처럼, 구리로 된 도전막(119b)이 씨앗도전막(119a)을 덮도록 그리고 배선트렌치(117)를 채우도록 형성된다.
다음, 도 1l에 보인 것처럼, 불필요한 장벽금속막(118), 저유전율절연막(113) 및 배선트렌치(117) 위의 씨앗도전막(119a) 및 도전막(119b)이 CMP법에 의해 제거된다.
이런 식으로, 장벽금속막(118) 및 도전층(119)으로 된 배선(133)이 형성된다.
위의 기재 외에도, 나중에 설명되는 반도체집적회로장치가 일본공개특허공보 제2002-289689호에 개시되어 있다. 이 종래 예의 반도체집적회로장치는 반도체기판, 제1절연층, 제1도전층, 제1상측도전성장벽층, 제2절연층, 제2도전층 및 제2상측도전성장벽층을 가진다. 복수의 반도체장치들이 반도체기판에 형성된다. 제1절연층은 반도체기판 상에 형성된다. 제1도전층은 제1절연층 속에 파묻힌다. 이 반도체장치는 또한 제1배선층, 제1패드층, 제1배선층 및 제1패드층의 외부를 둘러싸도록 배치된 제1내습링(humidity-proof ring)층을 가지고 있다. 제1도전층에서는 제1상측도전성장벽층이 제1패드층 및 제1내습링층의 각각의 표면으로부터 제1절연층으로연장한다. 제2절연층은 제1절연층 상에 제1상측도전성장벽층을 덮도록 형성된다. 제2도전층은 제2절연층 속에 파묻히도록 형성된다. 제2도전층은, 제1배선층 및 제2패드층에 도달하는 제2배선층, 및 제1상측도전성장벽층에 도달하는 제2내습링층을 가진다. 제2상측도전성장벽층은 제2도전층에서 제2패드층 및 제2내습링층의 각각으로부터 제2절연층으로 연장한다.
이 종래 예의 반도체집적회로장치는 패드부의 박리를 방지하고, 비아홀과 내습링트렌치에 대한 식각 시에, 하층배선의 손상을 최소화하기 위한 것이 목적이다.
또, 일본공개특허공보 제2000-332103호에 개시된 반도체장치는 반도체기판, 제1배선층, 층간절연층 및 관통홀을 구비한다. 이 반도체장치는 간극충전부재, 장벽금속막 및 제2배선층을 더 구비한다. 제1배선층은 반도체기판 상에 제공되며 그 위에 반사방지막을 가진다. 층간절연막이 반도체기판 상에 제1배선층을 덮도록 제공된다. 관통홀은 층간절연막 및 반사방지막을 관통하여 제1배선층의 표면의 일부를 노출시킨다. 관통홀 내에서, 반사방지막의 끝부분들은 가로방향으로 연장한다. 간극충전부재는 이 끝부분들 밑의 균열부분을 채운다. 제1배선층의 노출면의 표면, 관통홀 및 층간절연막의 벽면은 장벽금속막에 의해 연속적으로 덮여진다. 제2배선층이 절연막 상에서 장벽금속막 및 관통홀을 통해 제1배선층과 연결되도록 제공된다. 간극충전부재는 반도체기판의 표면을 스퍼터에칭함으로써 얻어진 재료로 형성되어도 좋다.
구체적으로는, 이 종래 반도체장치에서는, 2개의 다른 층들의 알루미늄배선들을 연결하기 위해 제공된 관통홀에서, 알루미늄배선 및 반사방지막 사이의 간극이 간극충전재로 채워진다. 이 종래 기법의 목적은, 상층의 배선이 관통홀 속에서 파손되는 것을 방지하는 반도체장치를 제공하기 위한 것이다.
근년에, 반도체장치의 소형화가 진행되고 있다. 그러므로, 배선과 비아플러그의 종횡비(aspect ratio)가 크게 되는 경향이 있다. 도 2a는 비아플러그(132)의 종횡비가 도 1l의 단일상감구조의 배선들(106 및 133) 및 비아플러그(132)에서 크게 되는 때의 상황을 보여준다. 비아홀(107)의 종횡비가 클 때, 측벽들과 바닥이 교차하는 귀퉁이부분들(120)에 장벽금속막(108)을 형성하는 것은 곤란하다. 이것은 장벽금속막(108)이 귀퉁이부분들(120)에 도달하기 어렵기 때문이다. 장벽금속막(108)이 형성되는 않은 경우, 씨앗도전막(109a)의 구리(Cu)는 실리콘산화물로 된 저지절연층(104) 및 층간절연막(105)에 직접 접촉한다. 접촉부분에서의 구리로 된 막은 막질이 양호하지 못하여, 다수의 비정질부분들을 포함하는 경향이 있다. 특히, 구리막이 층간절연막(105)과 접촉하는 경우에 이러한 현상은 두드러진다. 그 원인들 중의 하나는 잔류수분과 박리액이 비아홀(107)이 형성된 후의 세정공정에서 층간절연막(105)에 남아 있다는 점에 있다.
또한, 도 2b에 보인 것처럼, 절연막 상에 직접 형성된 구리는 후공정으로서 층간절연막의 형성공정과 같은 고온공정에 의해 형성된 열응력 때문에 응집반응을 일으킨다. 즉, 도전체인 비아플러그(132)의 구리는 주위로 이동하여 열적으로 안정한 상태에서 공모양의 도체들(126)이 된다. 공간들(125)이 비아플러그(132) 내에 형성되어 비아플러그(132)는 전기적으로 비도통상태가 된다. 이러한 비도통은 비아플러그(132) 외에도 유사한 발생과정 때문에 큰 종횡비를 갖는 배선들에서 일어나기도 한다.
따라서, 본 발명의 목적은 접촉부를 포함한 배선의 신뢰성을 향상하는 반도체장치 및 이 반도체장치를 제조하는 방법을 제공함에 있다.
본 발명의 다른 목적은 접촉부를 포함한 배선이 파손되는 것을 방지할 수 있는 반도체장치 및 이 반도체장치를 제조하는 방법을 제공함에 있다.
본 발명의 또 다른 목적은 접촉부를 포함한 배선의 구리(Cu)의 이동(migration)이 방지되는 반도체장치 및 이 반도체장치를 제조하는 방법을 제공함에 있다.
본 발명의 또 다른 목적은 접촉부를 포함한 배선의 장벽금속막을 확실하게 형성할 수 있는 반도체장치 및 이 반도체장치를 제조하는 방법을 제공함에 있다.
도 1a 내지 도 1l은 단일상감구조의 비아플러그 및 배선을 제조하는 종래 방법을 보여주는 단면도들,
도 2a 및 도 2b는 큰 종횡비의 단일상감구조의 비아플러그들을 보여주는 단면도들,
도 3은 본 발명의 실시예에 따른 반도체장치의 구조를 보여주는 단면도,
도 4는 이 실시예의 반도체장치의 2개의 층들에서의 배선들의 일부 및 비아플러그를 보여주는 사시도,
도 5a는 테이퍼부를 포함하는 배선의 단면을 보여주는 사시도,
도 5b는 테이퍼부를 포함하는 비아홀의 단면을 보여주는 사시도,
도 6a 내지 도 6r은 본 발명의 실시예에 따른 반도체장치의 구조를 제조공정들로 보여주는 단면도들,
도 7a 및 도 7b는 테이퍼부를 형성하는 다른 방법을 보여주는 단면도들.
*도면의 주요부분에 대한 부호의 설명
본 발명의 한 양태에서, 반도체장치는 기판 상에 형성된 하부층과 하부층을 덮도록 형성된 제1절연층을 구비한다. 제1오목부는 제1절연층의 표면에서부터 상기 하부층으로 연장한다. 제1테이퍼부는 제1오목부의 바닥 및 제1오목부의 내벽 사이에서 귀퉁이부분을 따라 형성되고 바닥 쪽으로 연장하는 테이퍼면을 가진다. 제1도체부는 구리를 함유한 재료로 형성되며, 제1테이퍼부가 형성된 오목부을 채운다.
여기서, 하부층은, 기판 상에 형성된 층간절연막, 층간절연막 상에 형성된 제2절연층, 및 제2절연층에서 제1도체부에 상응하는 위치를 포함한 영역에 구리를 함유한 재료로 형성된 제2도체부를 구비한다
하부층은, 제1트렌치의 바닥 및 제1트렌치의 측벽들의 각각 사이에서 귀퉁이부분을 따라 형성된 제2테이퍼부를 더 구비한다. 제1트렌치는 제2절연층의 표면에서부터 층간절연막까지 연장하고, 제2도체부는 제1트렌치를 채우도록 제공되어도 좋다.
이 경우, 제2테이퍼부는 층간절연막과 실질적으로 동일한 재료로 형성되고, 제2도체부는 층간절연막의 내부까지 연장하여도 좋다.
또, 이 반도체장치는 제1절연층 및 제1도체부 상에 형성된 제3절연층, 및 제3절연층에서 제1도체부에 상응하는 위치를 포함한 영역에 구리를 함유한 재료로 형성된 제3도체부를 더 구비한다. 이 경우, 반도체장치는 제2트렌치의 바닥과 제2트렌치의 측벽들의 각각 사이에서 귀퉁이부분을 따라 형성된 제3테이퍼부를 더 구비한다. 제2트렌치는 제3절연층의 표면에서부터 제1도체부까지 연장하고, 제3도체부는 제2트렌치를 채우도록 제공된다.
또, 제3테이퍼부는 제1도체부와 실질적으로 동일한 재료로 형성되고, 제3도체부는 제1도체부의 내부로 연장하여도 좋다.
또, 제2 및 제3도체부들은 각각 제1 및 제2배선들이고, 제1도체부는 제1 및 제2배선들을 연결하는 접촉플러그이다.
또, 제1오목부의 종횡비는 2이상이다.
본 발명의 다른 양태로, 반도체장치 제조방법은, (a) 기판 상에 형성된 하부층 위에 형성된 제1절연층에 대하여, 제1절연층의 표면에서부터 하부층까지 하부층의 표면의 일부가 노출되도록 연장하는 제1오목부를 형성하는 단계; (b) 제1오목부의 바닥과 제1오목부의 내벽 사이에서 귀퉁이부분을 따라 제1테이퍼부를 형성하는 단계; 및 (c) 제1테이퍼부가 형성된 제1오목부를 채움으로써 구리를 함유한 금속으로 된 제1도체부를 형성하는 단계에 의해 달성된다.
여기서, 단계 (b)에서는, 하부층의 식각된 재료가 귀퉁이부분에 증착되도록 제1오목부의 바닥에 스퍼터식각이 행해져, 제1테이퍼부가 생성된다.
또, 단계 (b)에서는, 제1오목부의 내벽 및 바닥과 제1절연층의 표면을 덮는 보조막이 형성되고,
제1테이퍼부를 생성하고 제1오목부의 내벽 및 바닥과 상기 표면으로부터 보조막을 제거하는 에치백이 보조막에 대해 행해진다.
여기서, 하부층은 구리를 함유한 재료로 된 제2도체부를 가지며, 단계 (a)는 제1오목부에서 상기 제2도체부의 일부를 노출시키는 단계를 구비하여도 좋다.
또한, 반도제장치의 제조방법에서는, 기판 상에 층간절연막을 형성하며, 층간절연막 상에 제2절연층을 형성하고, 제2절연층에서 제1도체부에 상응하는 위치를 포함한 영역에 구리를 함유한 재료로 된 제2도체부를 형성함으로써, 하부층이 형성되어도 좋다. 이 경우, 하부층을 형성하는 단계는, 제2절연층 내에 제2절연층의 표면에서부터 층간절연층까지 연장하는 제1트렌치를 형성하며, 제1트렌치의 바닥과 제1트렌치의 측벽들의 각각 사이에서 귀퉁이부분을 따라 제2테이퍼부를 형성하고, 제1트렌치를 제2도체부로써 채움으로써 추가로 달성되어도 좋다. 이 경우, 제2테이퍼부는 층간절연막과 실질적으로 동일한 재료로 형성된다.
또한, 반도체장치 제조방법에서, 상부층은, 제1절연층 및 제1도체부 상에 제3절연층을 형성하며, 제3절연층에 제3절연층의 표면에서부터 제1도체부로 연장하는 제2트렌치를 형성하며, 제2트렌치의 바닥 및 제2트렌치의 측벽들의 각각 사이에서 귀퉁이부분을 따라 제3테이퍼부를 형성하고, 제2트렌치를 채움으로써 구리를 함유한 재료로 된 제3도체부를 형성함으로써 형성될 수 있다. 이 경우, 제3테이퍼부를 형성하는 단계는, 제1도체부와 실질적으로 동일한 재료로써 제3테이퍼부를 형성하는 단계를 구비한다.
또한, 제2 및 제3도체부들은 각각 제1 및 제2배선들이고, 제1도체부는 제1 및 제2배선들을 연결하는 접촉플러그이다.
또한, 제1오목부의 종횡비는 2이상이다.
이하, 본 발명의 반도체장치 및 그 제조방법을 첨부 도면들을 참조하여 설명할 것이다.
도 3은 본 발명의 실시예에 따른 반도체장치의 구조를 보여주는 단면도이다. 도 3을 참조하면, 이 실시예의 반도체장치는 기판(40)상에 제공되며, 층간절연층(3), 저지절연층(4), 저유전율절연층(5), 제1테이퍼부들(10), 장벽금속층(8) 및 도체부(9)를 가지는 제1배선(32), 저지절연층(14), 층간절연층(15), 제2테이퍼부(20)와 장벽금속층(18) 및 도체부(19)를 가지는 비아플러그(33), 저지절연층(24), 저유전율절연층(25), 제3테이퍼부들(30), 장벽금속층(28) 및 도체부(29)를 가지는 제2배선(34), 및 저지절연층(26)을 구비한다.
도 4는 이 반도체장치의 2층들에서의 배선들의 일부 및 비아플러그를 보여주는 사시도이다, 제1배선(32)은 비아플러그(33)를 통해 제2배선(34)과 연결된다. 도3은 도 4의 면(S1)을 따라 이 반도체장치의 단면을 보여준다. 또, 면(S2)을 따른 제2배선(34)의 단면은 제1배선(32)의 단면과 동일하다.
다시 도 3을 참조하면, 기판(40)은 실리콘으로 된 반도체기판, 또는 산화실리콘 또는 질화실리콘으로 된 무기절연막이 형성되는 SOI(Silicon On Insulator)기판이어도 좋다. 대신에, 복수의 배선층들 및 소자들이 절연막에 매립된 다층구조를 갖는 반도체기판이 사용되어도 좋다. 이 실시예에서는, 실리콘기판이 사용된다. 층간절연층(3)은 기판(40)을 덮도록 제공된다.
층간절연층(3)은 CVD법 또는 스핀코트법에 의해 형성된 절연막이다. 층간절연층(3)은 배선들 사이, 배선 및 소자사이, 그리고 소자들 사이를 전기적으로 절연하는 유기재료로 형성된다. 층간절연층(3)은 배선의 기생용량을 줄이기 위해 저유전율의 재료로 형성된다. 이 실시예에서, 층간절연층(3)은 실리콘산화막(4.2의 유전율을 가짐)과 같은 무기절연막이 아니라 3.0이하의 낮은 비유전율을 가지는 유기폴리머로 된 저유전율막이다.
저지절연막(4)은 층간절연층(3)을 덮도록 제공된다. 저지절연막(4)은 층간절연층(3)상에 CVD법 또는 스핀코트법에 의해 형성된 절연막이다. 저지절연막(4)은 제1배선(32)을 위한 배선트렌치(7)가 사진식각술에 의해 형성되는 공정에서 층간절연층(3)을 보호한다. 저지절연막(4)은 산화실리콘, 질화실리콘 및 탄화실리콘과 같은 무기재료로 형성된다. 또, 저지절연막(4)은 유기이온, 유기기(organic groups), 수소이온, 수산기가 불순물로서 도핑된 산화실리콘으로 형성되어도 좋다. 이 실시예에서, 저지절연막(4)은 탄화질화실리콘(SiCN)으로 형성된다. 저지절연막(4)은 예를 들면 대략 50㎚의 막두께를 가진다. 저유전율절연층(5)이 저지절연막(4)을 덮도록 제공된다. 저유전율절연층(5)은 CVD법 또는 스핀코트법에 의해 형성된 절연막이다. 저유전율절연층(5)은 배선들 사이, 배선 및 소자 사이, 그리고 소자들 사이를 전기적으로 절연하는 유기재료로 형성된다. 저유전율절연층(5)은 배선이 기생용량을 줄이기 위해 저유전율을 가지는 재료로 형성된다. 예를 들면, 이 실시예에서는, 층간절연층(3)과 마찬가지로, 저유전율절연층(5)은 3.0이하의 비유전율을 가지는 유기폴리머로 된 저유전율막으로 형성된다. 저유전율절연층(5)은 예를 들면 대략 300㎚의 막두께를 가진다.
배선트렌치(7)는 저유전율절연층(5)의 표면부터 층간절연층(3)까지 저유전율절연층(5) 및 배선트렌치(7)를 관통하게 제공된다. 제1배선(32)은 배선트렌치(7) 내에 형성된다. 배선트렌치(7)의 바닥은 층간절연층(3)의 상부의 일부인 접촉부(3-1)에 해당한다.
제1테이퍼부들(10)은 배선트렌치(7)의 측벽들 및 바닥(즉, 접촉부 3-1)이 교차하는 귀퉁이부분들에 형성된다. 제1테이퍼부(10)는 배선트렌치의 바닥의 중앙 쪽으로 테이퍼면을 가진다. 제1테이퍼부들(10)은 전술한 귀퉁이부분을 채우고 장벽금속층(8)이 형성되기 어려운 귀퉁이부분의 형상을 개선시킨다. 큰 종횡비(즉, 배선깊이/배선폭)를 가진 배선트렌치(7)에 제1테이퍼부들(10)을 적용하는 것이 바람직하다. 그 이유는 종횡비가 클 때, 예컨대, 2이상일 때, 배선트렌치(7)의 바닥의 귀퉁이부분들에 장벽금속층(8)을 형성하는 것이 더욱 어렵다는데 있다. 제1테이퍼부들(10)은 층간절연층(3)의 상부가 식각될 때에 형성된다. 즉, 층간절연층(3)의 상부로부터 스퍼터된 재료는 스퍼터링식각의 조건을 적절히 제어함으로써 귀퉁이부분들에 부착되어 제1테이퍼부들(10)을 형성한다. 그러므로, 제1테이퍼부(10)는 층간절연층(3)과 동일한 재료로 형성된다. 이 경우, 제1테이퍼부들(10)의 체적은 층간절연층(3)으로부터 스퍼터된 부분의 체적과 실질적으로 동일하고, 제1배선(32)의 단면은 거의 변하지 않는다. 그러므로, 배선의 설계 변경 없이 제1테이퍼부들(10)은 형성될 수 있다.
제1배선(32)은 배선트렌치(7)를 채우도록 제공된다. 제1배선(32)은 장벽금속층(8) 및 도체부(9)를 구비한다. 예를 들면, 제1배선(32)의 크기는 220㎚의 폭과 450㎚의 깊이(두께)를 가진다.
장벽금속층(8)은 제1테이퍼부들(10)의 테이퍼면들을 포함한 배선트렌치(7)의 측벽들 및 바닥을 덮도록 형성된다. 장벽금속층(8)은 스퍼터링법에 의해 금속막으로 형성된다. 장벽금속층(8)은 도체부(9)가 저유전율절연층(5)속으로 확산되는 것과 도체부(9)가 응집되는 것을 방지한다. 장벽금속층(8)은 고융점금속(내열성금속) 또는 그것의 질화물로 형성된다. 예를 들면, 장벽금속층(8)은 탄탈륨, 질화탄탈륨, 질화티타늄 또는 그것들의 일부의 적층막으로 형성된다. 이 실시예에서, 장벽금속층(8)은 탄탈륨/질화탄탈륨(Ta/TaN)의 적층막이다. 예를 들면, 장벽금속층(8)은 대략 30㎚의 막두께를 가진다.
도체부(9)는 장벽금속층(8)이 형성되어 있는 배선트렌치(7)를 채우도록 형성된다. 도체부(9)는 스퍼터링법 또는 도금법에 의해 형성된 금속막이다. 도체부(9)는 저항률이 낮은 금속으로 형성된다. 예를 들면, 도체부(9)는 구리 및 구리-알루미늄과 같은 구리를 함유한 금속으로 형성된다. 이 실시예에서는 구리(CU)가 사용된다.
저지절연층(14)은 저유전율절연층(5) 및 제1배선(32)을 덮도록 형성된다. 저지절연층(14)의 재료, 제조방법 및 막두께는 저지절연층(4)의 그것들과 동일하다.
또, 층간절연층(15)은 저지절연층(14)을 덮도록 형성된다. 층간절연층(15)의 재료 및 제조방법은 층간절연층(3)의 그것들과 동일하다. 예를 들면, 층간절연층(15)은 대략 400㎚의 막두께를 가진다.
비아홀(17)은 층간절연층(15)의 표면에서부터 제1배선(32)까지 층간절연층(15) 및 저지절연층(14)을 관통하도록 형성된다. 비아플러그(33)는 비아홀(17) 속에 형성된다. 비아홀(17)의 바닥은 제1배선(32)의 상부의 일부인 접속부(32-1)에 해당한다.
제2테이퍼부(20)는 비아홀(17)에서 내벽과 바닥(접속부 32-1)이 교차하는 귀퉁이부분에 형성된다. 제2테이퍼부(20)는 바닥의 중앙 쪽으로의 테이퍼면을 가진다. 제2테이퍼부(20)는 전술한 귀퉁이부분을 채우고 장벽금속층(18)을 형성하기 어려운 귀퉁이부분들의 형상을 개선시킨다.
비아플러그(33)는 제2테이퍼부(20)를 사용하여 장벽금속층(18)과 도체부(19)로 형성된다. 큰 종횡비의 비아홀(17)에 제2테이퍼부(20)를 적용하는 것이 바람직하다. 그 이유는 종횡비가 클 때, 즉, 종횡비가 2.0이상일 때 비아홀(17)의 귀퉁이부분들에 장벽금속층(18)을 형성하는 것이 어렵다는데 있다. 제2테이퍼부(20)는 제1배선(32)의 상부를 스퍼터링법에 의해 식각함으로써 형성된다. 즉, 제1배선(32)의상부로부터 스퍼터된 재료는, 스퍼터링식각의 조건을 적절히 제어함으로써, 비아홀(17)의 귀퉁이부분에 부착되어 제2테이퍼부(20)를 형성한다. 그러므로, 제2테이퍼부(20)는 제1배선(32)과 동일한 재료로 형성되고 구리를 함유한 금속이다. 스퍼터링식각의 온도는 제2테이퍼부(20)가 형성된 부분에서의 온도가 구리(Cu)의 응집을 야기하지 않는 정도로 낮은 것이 바람직하다. 이를 위해, 기판(40)은 실온 이하로 유지되는 것이 바람직하다. 제2테이퍼부(20)가 구리를 함유한 금속으로 형성되기 때문에, 비아플러그(33)의 저항값은 거의 변하지 않는다. 즉, 배선의 설계를 거의 바꾸지 않고 제2테이퍼부(20)는 형성될 수 있다.
비아플러그(33)는 비아홀(17)을 채우도록 형성된다. 비아플러그(33)는 장벽금속층(18), 도체부(19) 및 제2테이퍼부(20)를 포함한다. 예를 들면, 비아플러그(33)의 크기는 200㎚의 폭과 450㎚의 깊이를 가진다.
장벽금속층(18)은 제2테이퍼부(20)의 테이퍼면을 포함한 비아홀(17)의 측벽들 및 바닥을 덮도록 형성된다. 장벽금속층(18)은 스퍼터링법에 의해 형성되며, 도체부(19)가 층간절연층(15) 속으로 확산되는 것과 도체부(19)가 응집되는 것을 방지한다. 장벽금속층(18)은 고융점금속(내산화성금속) 또는 그것의 질화물로 형성된다. 예를 들면, 장벽금속층(18)은 탄탈륨, 질화탄탈륨 및 질화티타늄과 그것들의 일부의 적층막이다. 이 실시예에서, 장벽금속층(18)은 탄탈륨/질화탄탈륨(Ta/TaN)의 적층막으로서 형성된다. 예를 들면, 장벽금속층(18)은 대략 30㎚의 두께를 가진다. 막형성온도는 제2테이퍼부(20)에 들어 있는 구리(Cu)가 응집되지 않을 정도로 낮은 것이 바람직하다. 그러므로, 기판(40)을 실온 이하의 온도로 유지하는 것이바람직하다.
도체부(19)는 장벽금속층(18)이 형성된 비아홀(17)을 채우도록 형성된다. 도체부(19)는 스퍼터링법 또는 도금법에 의해 형성된다. 도체부(19)는 저항률이 낮은 금속으로 형성된다. 예를 들면, 도체부(19)는 구리와 구리-알루미늄과 같은 구리함유금속이다. 이 실시예에서는, 구리(Cu)가 사용된다.
저지절연층(24)은 층간절연층(15)을 덮도록 형성된다. 저지절연층의 재료, 제조방법 및 막두께는 저지절연층(4)의 그것들과 동일하다.
저유전율절연층(25)은 저지절연층(24)을 덮도록 형성된다. 그 재료, 제조방법 및 막두께는 저유전율절연층(5)의 그것들과 동일하다.
배선트렌치(27)는 저유전율절연층(25)의 표면에서부터 비아플러그(33)까지 층간절연층(15)을 관통하도록 형성된다. 제2배선(34)은 배선트렌치(27) 속에 형성된다. 배선트렌치(27)의 바닥은 비아플러그(33)의 상부의 일부인 접촉부(33-1)에 해당한다.
제3테이퍼부들(30)은 배선트렌치(27)의 측벽들 및 바닥들(즉, 접촉부 33-1)이 배선트렌치(27)속에서 교차하는 귀퉁이부분들에 형성된다. 제3테이퍼부(30)는 바닥의 중앙 쪽으로 테이퍼면을 가진다. 제3테이퍼부(30)는 전술한 귀퉁이부분을 채우고 장벽금속층(28)을 형성하기 어려운 귀퉁이부분의 형상을 개선시킨다. 제3테이퍼부들(30)은 비아플러그(33)의 상부부분들 및 층간절연층(15)(주로 비아플러그(33))을 식각함으로써 형성된다. 즉, 비아플러그(33)의 상부부분 및 층간절연막(15)으로부터 스퍼터된 재료는, 스퍼터링식각의 조건을 적절히 제어함으로써, 귀퉁이부분들에 부착되어 제3테이퍼부들(30)을 형성한다. 그러므로, 제3테이퍼부(30)의 재료의 주성분은 비아플러그(33)와 거의 동일한 구리함유금속이고 때때로 층간절연층(15)과 동일한 절연체를 부분적으로 담고 있다. 또, 그 주성분은 층간절연층(15)상의 층간절연층(15)과 동일한 절연체를 포함한다. 큰 종횡비(배선깊이/배선폭)의 배선트렌치(27)에 제3테이퍼부(30)를 적용하는 것이 바람직하다. 이 종횡비가 큰 경우, 배선트렌치(27)의 귀퉁이부분들에 장벽금속층(28)을 형성하는 것이 어렵게 된다. 이 때의 종횡비는 2.0이상이다. 스퍼터링식각의 온도는 제3테이퍼부들(30)이 형성되는 귀퉁이부분들에 구리(Cu)가 응집하지 않는 정도로 낮은 것이 바람직하다. 기판(40)을 실온 이하로 유지하는 것이 바람직하다. 이 경우, 비아플러그(33)상의 제3테이퍼부(30)의 저항률이 비아플러그(33)의 금속의 저항률과 거의 동일하기 때문에, 제1배선(32)의 단면은 거의 변하지 않는다. 또, 층간절연층(15)으로부터 스퍼터된 절연체의 체적이 제3테이퍼부들(30)의 체적과 거의 동일하기 때문에, 제2배선(34)의 단면은 거의 변하지 않는다. 그러므로, 배선의 설계를 거의 변형하지 않고 제3테이퍼부들(30)이 형성될 수 있다.
제2배선(34)은 배선트렌치(27)를 채우도록 형성된다. 제2배선(34)은 장벽금속층(28)과 도체부(29)를 구비한다. 예를 들면, 제2배선(34)의 크기는 220㎚의 폭 및 450㎚의 깊이를 가진다.
장벽금속층(28)은 제3테이퍼부들(30)의 테이퍼면들을 포함한 배선트렌치(27)의 측벽들 및 바닥들을 덮도록 형성된다. 그 재료, 제조방법 및 막두께는 장벽금속층(8)의 그것들과 동일하다. 그러나, 막형성온도는 제3테이퍼부(30)에 함유된 구리(Cu)가 응집되지 않는 정도로 낮은 것이 바람직하다. 그러므로, 기판(40)을 실온 이하로 유지하는 것이 바람직하다.
도체부(29)는 장벽금속층(28)이 형성된 배선트렌치(27)를 채우도록 형성된다. 그 재료 및 제조방법은 도체부(9)의 그것들과 동일하다.
저지절연층(36)은 저유전율절연층(25) 및 제2배선(34)을 덮도록 형성된다. 그 재료, 제조방법 및 막두께는 저지절연층(4)의 그것들과 동일하다.
다음, 제1 내지 제3테이퍼부들(10, 20 및 30)이 설명될 것이다.
도 5a는 제1테이퍼부(10)를 포함한 배선트렌치(7) 또는 제3테이퍼부(30)를 포함한 배선트렌치(27)의 단면을 보여주는 사시도이다. 축(M)은 기판(40)에 수직한 방향을 나타낸다. 제1테이퍼부들(10)의 구조와 제3테이퍼부(30)의 구조는 동일하기 때문에, 제1테이퍼부(10)만이 설명될 것이다.
제1테이퍼부들(10)은 배선트렌치(7)의 측벽들(7-1)과 바닥인 접촉부(3-1)의 귀퉁이부분들을 따라 형성된다. 제1테이퍼부(10)는 바닥의 중앙 쪽으로의 테이퍼면(10-1)을 가진다. 이 테이퍼면(10-1)에 의해 배선트렌치(7)의 귀퉁이부분들의 가파름을 제거할 수 있다.
테이퍼면(10-1) 및 바닥(접촉부 3-1)의 표면으로 형성된 면은, 도면에서 화살표에 의해 보여진 방향(즉, 저유전율절연층(5)으로부터 기판(40)의 방향)으로 볼록한 형상으로 형성된다. 이 경우, 그 면은 완만한 볼록한 형상이기 때문에, 장벽금속층(8)을 형성하기 어려운 배선트렌치(7)의 부분들이 없애질 수 있다.
제1테이퍼부(10)는 다음의 형상을 가져도 좋다. 즉, 기판(40)에 수직한 방향으로 연장하는 측벽(7-1)의 유효면(S4)과 배선트렌치(7)의 테이퍼면(10-1)의 유효면(S5) 사이의 각도(도면에서 θ3)는 90도보다 크고 180도보다 작다. 이와 동시에, 유효면(S5)과 접촉부(3-1)의 유효면(S6) 사이의 각도(θ4)는 90도보다 크고 180도보다 작다. 이 경우, 유효면들 사이의 각도가 완만하기 때문에, 배선트렌치(7)에서 장벽금속층(8)을 형성하기 어려운 가파른 귀퉁이부분들이 제거될 수 있다. 여기서, 유효면들의 각각은 평평한 면일 필요는 없고 장벽금속층(8)의 형성이 어렵지 않은 정도로 굽은 표면과 작은 요철을 가져도 좋다. 즉, 바닥의 폭은 측벽들(7-1) 사이의 거리보다 제1테이퍼부(10)만큼 좁게 만들어진다. 테이퍼면(10-1)에서, 그 거리는 측벽들(7-1) 사이의 거리로부터 단조롭게 감소하고 바닥에서는 접촉부(3-1)의 폭과 동일하게 된다.
균일한 장벽금속층(8)은 접촉부(3-1)를 포함한 배선트렌치(7)의 측벽들(7-1), 테이퍼면들(101-) 및 바닥에 기초하여 정해지는 형상으로 배선트렌치(7) 내에 쉽사리 형성될 수 있다. 더구나, 측벽(7-1)의 하부와 제1테이퍼부(10) 위쪽의 상부 사이의 영역에 대해 다음의 효과가 있다. 이 영역은 이후로는 "막형성곤란영역"이라 한다. 막형성곤란영역에서는, 종래에는 장벽금속층(8)을 형성하는 것이 어려웠었다. 그러나, 본 발명에서는, 장벽금속층(8)이 막형성곤란영역 아래의 테이퍼면(10-1)상에 쉽사리 형성된다. 또한, 장벽금속층(8)은 막형성곤란영역보다 측벽(7-1)의 상부영역에 쉽게 형성된다. 즉, 장벽금속층(8)이 형성되는 동안, 막의 성장은 막형성곤란영역보다는 상부영역 및 하부영역으로 진행한다. 그러므로, 장벽금속층(8)은 막형성곤란영역에 확실히 형성될 수 있다. 따라서, 배선트렌치(7)에서, 장벽금속층(8)을 형성하기 곤란한 영역을 제거하는 것이 가능하다. 또, 장벽금속층(8)은 배선트렌치(7)의 내부 전체에 확실히 형성될 수 있다.
도 5b는 제2테이퍼부(20)를 포함한 비아홀(17)의 단면을 보여주는 사시도이다. 축(L)은 기둥형상의 비아홀(17)상의 중심축을 나타낸다. 제2테이퍼부(20)는 비아홀(17)의 내벽(17-1) 및 바닥인 접촉부(32-1) 사이의 귀퉁이부분을 따라 형성되고, 바닥의 중앙 쪽으로의 테이퍼면(20-1)을 가진다. 장벽금속층(18)을 형성하기 곤란한 비아홀(17-1)의 귀퉁이부분들은 이 테이퍼면(20-1)에 의해 제거될 수 있다.
테이퍼면(20-1)과 바닥(즉, 접촉부 32-1)으로 형성된 표면은 도면에서 화살표로 나타낸 축(L)의 방향으로(즉, 층간절연층(15)으로부터 기판(40)으로의 방향으로) 볼록한 형상으로 완만하게 형성되어도 좋다. 이 경우, 그 표면이 완만하고 볼록한 상태로 있으므로, 장벽금속층(18)을 형성하기 어려운 영역을 비아홀(17)로부터 제거하는 것이 가능하다.
제2테이퍼부(20)는 다음의 형상을 가져도 좋다. 즉, 기판(40)에 수직한 비아홀(17)의 내주면인 유효면(S1)과 측벽(17-1)의 테이퍼면(20-1)의 유효면(S2) 사이의 각도(θ1)는 90도를 초과하고 180도 미만이다. 이와 동시에, 유효면(S2)과 접촉부 또는 바닥(32-1)의 유효면(S3) 사이의 각도(θ2)는 90도를 초과하고 180도 미만이다. 이 경우, 유효면들 사이의 각도가 완만하기 때문에, 비아홀(17) 내에 장벽금속층(18)을 형성하는데 있어서의 곤란함이 제거될 수 있다. 여기서, 각 유효면은 평평한 면일 필요는 없고 장벽금속층(18)의 형성이 곤란하지 않은 정도의 곡면과 작은 요철을 가져도 좋다. 즉, 바닥의 직경은 제2테이퍼부(20)의 경우 비아홀(17)의 직경보다 더 좁게 만들어진다. 이 직경은 비아홀(17)의 상부에서는 비아홀(17)의 직경에서부터 단조롭게 감소하고, 그 바닥에서는 접촉부(32-1)의 직경과 동일하게 된다.
장벽금속층(18)은 접촉부(32-1) 등을 포함한 비아홀(17)의 내벽(17-1), 테이퍼면(20-1) 및 바닥에 기초하여 정해진 형상 때문에 비아홀(17)의 바닥에서 쉽사리 형성될 수 있다. 더구나, 장벽금속층(18)을 형성하기 어렵고 비아홀의 하부와 제2테이퍼부(20)보다 상부 사이에 위치된 막형성곤란영역에 대해 다음의 효과가 있다. 먼저, 장벽금속층(18)은 막형성곤란영역보다 하부영역에서 테이퍼면(20-1)상에 쉽사리 형성된다. 또, 장벽금속층(18)은 막형성곤란영역보다 상부영역에서는 내벽(17-1)상에 쉽사리 형성된다. 즉, 장벽금속층(18)이 형성되는 동안, 막형성곤란영역의 상부 및 하부영역들로부터 막의 성장이 진행된다. 그러므로, 장벽금속층(18)은 막형성곤란영역에 확실하게 형성될 수 있다. 따라서, 장벽금속층(18)을 형성하기 어려운 영역을 비아홀(17)로부터 제거하는 것이 가능하다. 또, 장벽금속층(18)은 비아홀(17)의 내면 전체에 확실히 형성될 수 있다.
비아홀(17)은 완전한 구형일 필요는 없고 프리즘형상이어도 좋다는 점에 유의한다. 이 경우, 축(L)은 비아홀의 바닥의 중심을 통과하며 기판(40)에 수직한 직선을 나타낸다.
다음, 본 발명의 실시예에 따른 반도체장치의 제조방법이 도 6a 내지 도 6r을 참조하여 설명될 것이다.
도 6a 내지 도 6r은 본 발명의 실시예에 따른 단일상감법의 반도체장치를 제조방법으로 보여주는 단면도들이다.
도 6a를 참조하면, 저지절연막(4)이 기판(40)상에 층간절연막(3)을 덮도록 형성되고, 저유전율절연막(5)이 저지절연막(4)을 덮도록 형성된다. 이어서, 저유전율절연막 상에 형성된 포토레지스트가 배선트렌치(7)의 패턴을 가지도록 노광된다. 그 후, 배선트렌치(7)의 패턴에 대응하는 포토레지스트는 제거된다. 이어서, 저유전율절연막(5)은 저지절연막(4)까지 선택적으로 식각되어 배선트렌치(7)의 상부가 형성된다. 그 후, 저지절연막(4)은 에치백되고 배선트렌치(7)의 하부가 형성된다. 이때, 배선트렌치(7)의 바닥에서는, 층간절연막(3)의 상부의 일부가 노출된다. 이어서, 포토레지스트가 애싱법에 의해 제거된다. 그 후, 배선트렌치(7)는 유기박리액으로 세정된다. 그 후, 배선트렌치(7)는 비수계용액으로 헹구어진다. 위의 공정들을 통해, 배선트렌치(7)는 도 6b에 보인 바와 같이 형성된다.
다음, 도 6c에 보인 것처럼, 배선트렌치(7)의 바닥까지 Ar이온들을 조사하는 스퍼터링식각이 행해진다. 따라서, 배선트렌치(7)의 바닥에서 노출된 층간절연막(3)의 상부는 스퍼터된다. 스퍼터된 층간절연막(3)의 재료는 배선트렌치(7)의 측벽들 및 바닥이 교차하는 귀퉁이부분들에 증착된다. 이 부분은 제1테이퍼부(10)에 해당한다. 또, 식각 후의 층간절연막(3)의 상부의 일부는 접촉부(3-1)이다. 이때, 층간절연막(3)이 Ar이온들로 스퍼터될 때의 조건은 제조되는 반도체장치의 각 부분의 재료 및 크기에 기초하여 실험적으로 결정된다. 일 예로서, 다음의 조건들이 사용될 수 있다.
배선트렌치의 크기: 개구부 0.22㎛×깊이 0.4㎛
종횡비 : 2
스퍼터링압력 : 0.3mTorr(Ar 가스)
RF파워(13.56㎒) : 300W/100㎠
기판온도(웨이퍼온도) : 실온 이하
다음, 도 6d에 보인 것처럼, Ta/TaN으로 된 장벽금속막(8)이 제1테이퍼부들(10)의 표면들을 포함한 배선트렌치(7)의 측벽들 및 바닥과, 저유전율절연층(5)의 표면을 덮도록 스퍼터법에 의해 형성된다. 이때, 제1테이퍼부(10)는 배선트렌치(7)의 측벽들 및 바닥 사이의 귀퉁이부분들에 위치한다. 이 귀퉁이부분들은 장벽금속막(8)의 재료가 배선트렌치(7)의 귀퉁이부분들에 쉽사리 분포될 수 있게끔 채워진다. 따라서, 도 5a에 도시된 바와 같이, 장벽금속막(8)은 막형성곤란영역에 형성될 수 있다. 즉, 전체 배선트렌치(7)에 장벽금속막(8)을 형성하는 것이 가능하다. 이 상태는 도 6d에 보여진다.
다음, 도 6e에 보인 것처럼, 씨앗도체막(9a)이 장벽금속막(8)을 덮도록 형성된다. 씨앗도체막(9a)은 스퍼터링법 또는 CVD법에 의해 형성된 금속막이다. 씨앗도체막(9a)은 도체부(9)의 재료로 형성된다. 이 경우, 구리(Cu)막이 스퍼터링법에 의해 형성된다. 도체부(9)가 구리도금법에 의해 나중에 설명되는 바와 같이 형성될 때, 씨앗도체막(9a)은 씨앗들로서의 기능을 한다.
다음, 도 6f에 보인 것처럼, Cu로 된 도체막(9b)이 금속도금법에 의해 씨앗도체막(9a)을 덮도록 그리고 배선트렌치(7)를 채우도록 형성된다.
다음, 도 6g에 보인 것처럼, 장벽금속막(8), 씨앗도체막(9a) 및 도체막(9b)은 CMP법에 의해 연마되어 배선트렌치(7)상의 불필요한 막들을 제거한다. 이런 식으로, 장벽금속막(8) 및 도체막(9)으로 된 제1배선(32)이 형성된다.
다음, 도 6h에 보인 것처럼, 저지절연막(14)이 제1배선(32) 및 층간절연층(5)을 덮도록 형성된다.
다음, 도 6i에 보인 것처럼, 층간절연막(15)이 저지절연막(14)을 덮도록 형성된다.
다음, 도 6j에 보인 것처럼, 비아홀(17)의 형상은 층간절연막(15)상에 형성된 포토레지스트를 사용하여 노광된다. 그 후, 비아홀(17)의 형상에 대응하는 포토레지스트는 제거된다. 이어서, 층간절연막(15)은 저지절연막(14)까지 선택적으로 식각되어 비아홀(17)의 상부를 형성한다. 이어서, 포토레지스트는 애싱법에 의해 제거된다. 그 후, 저지절연막(14)은 에치백되고 비아홀(17)의 하부가 형성된다. 이때, 제1배선(32)의 상부의 일부는 비아홀(17)의 바닥에서 노출된다. 그 후, 비아홀(17)은 유기박리액으로 세정된다. 위의 공정들을 통해, 비아홀(17)은 원통형상의 공간 또는 홀을 가지도록 형성된다.
다음, 도 6k에 보인 것처럼, 비아홀(17)의 바닥까지 Ar이온들을 조사하는 스퍼터링식각이 행해진다. 비아홀(17)의 바닥에서 노출되는 제1배선(32)의 상부(도체부 9)의 Cu는 스퍼터된다. 스퍼터된 구리의 전부 또는 일부는 비아홀(17)의 내벽 및 바닥이 교차하는 귀퉁이부분들에 증착된다. 이 부분들이 제2테이퍼부(20)이다. 또, 제1배선(32)의 상부의 식각된 부분(비아홀(17)의 바닥)이 접촉부(32-1)이다.
제2테이퍼부(20)는 제1배선(32)과 동일한 도체(Cu)로 형성되고, 비아플러그(33)의 단면적이 감소되지 않는다. 그러므로, 제2테이퍼부(20)의 형성은 비아플러그(33)의 저항값에 영향을 주지 않는다. 이 스퍼터링식각은 비아홀(17)의 바닥이 실온 이하로 되도록 하는 온도에서 행해진다. 그러므로, 제2테이퍼부(20)의 구리는 응집되지 않는다. 또, 이 공정은 동시에 비아홀(17)의 표면으로부터 산화막을 제거한다. 즉, 비아플러그(33) 및 제1배선(32) 사이의 접촉저항은 감소될 수 있다. 이때, 제1배선(32)이 Ar이온들로 스퍼터될 때(스퍼터링식각)의 조건은 제조되는 반도체장치의 각 부분에서의 재료 및 크기에 기초하여 실험적으로 결정된다. 일 예로서, 다음의 조건들이 사용될 수 있다.
비아홀의 크기 : 개구 0.2㎛×깊이 0.4㎛
종횡비 : 2.0
스퍼터링압력 : 0.3mtorr(Ar가스)
RF파워 : 300W/100㎠(13.56㎒)
웨이퍼온도 : 실온이하
다음, 도 6l에 보인 것처럼, Ta/TaN으로 된 장벽금속막(18)이 스퍼터링법에 의해 제2테이퍼부(20)의 표면을 포함한 비아홀(17)의 내벽 및 바닥과 층간절연막(15)의 표면을 덮도록 형성된다. 이때, 제2테이퍼부(20)는 비아홀(17)의 내벽 및 바닥이 교차하는 귀퉁이부분들에 위치된다. 이 귀퉁이부분들은 채워지고, 장벽금속막(18)의 재료가 비아홀(17)의 귀퉁이부분들 속으로 분포되어지는 것이 용이하게 된다. 그 후, 도 5b를 참조하여 위에서 설명된 바와 같이, 장벽금속막(18)이 막형성곤란영역에 형성될 수 있다. 즉, 장벽금속막(18)은 비아홀(17)의 전부에 형성될수 있다. 이 스퍼터링은 비아홀(17)의 바닥이 실온 이하가 되도록 하는 온도에서 행해진다. 그러므로, 제2테이퍼부(20)의 구리는 응집되지 않는다. 또, 장벽금속막(18)이 일단 형성되었을 때, 제2테이퍼부(20)에서의 구리의 표면에너지는 영(zero)으로 될 수 있다. 따라서, 제2테이퍼부(20)에서의 구리의 응집은 억제될 수 있다.
다음, 도 6m에 보인 것처럼, 씨앗도체막(19a)이 장벽금속막(18)을 덮도록 형성된다. 씨앗도체막(19a)은 스퍼터링법 또는 CVD법에 의해 형성된 금속막이고 도체부(19)의 재료로 형성된다. 여기서, 구리(Cu)막은 스퍼터링법에 의해 형성된다. 나중에 설명되는 바와 같이 도체부(19)가 구리도금법으로 형성되는 때에, 씨앗도체막(19a)은 씨앗으로서 기능을 한다.
다음, 도 6n에 보인 것처럼, Cu로 된 도체막(19b)이 씨앗도체막(19a)을 덮도록 그리고 비아홀(17)을 채우도록 도금법에 의해 형성된다. 이어서, 도 6o에 보인 것처럼, 장벽금속막(18), 씨앗도체막(19a) 및 도체막(19b)은 CMP법에 의해 제거되어 비아홀(17) 위의 불필요한 막들이 제거된다. 이런 식으로, 비아플러그 또는 비아콘택트(33)가 제2테이퍼부(20), 장벽금속층(18) 및 도체층(19)으로 형성된다.
다음, 도 6p에 보인 것처럼, 저지절연막(24)이 비아플러그(33) 및 층간절연층(15)을 덮도록 형성된다. 게다가, 저유전율절연막(25)이 저지절연막(24)을 덮도록 형성된다. 이어서, 도 6q에 보인 것처럼, 배선트렌치(27)의 형상이 저유전율절연막(25)상에 형성된 포토레지스트로 노광된다. 그 후, 이 배선트렌치(27) 형상에 대응하는 포토레지스트는 제거된다. 이어서, 저유전율절연막(25)은 저지절연막(24)까지 선택적으로 식각되어 배선트렌치(27)의 상부가 형성된다. 그 후, 포토레지스트는 애싱법에 의해 제거된다. 그런 후, 저지절연막(24)은 에치백되어 배선트렌치(27)의 하부가 형성된다. 이때, 층간절연층(15)의 표면의 일부와 비아플러그(33)의 상부는 배선트렌치(27)의 바닥에서 노출된다. 그런 후, 배선트렌치(27)는 유기박리액으로 세정된 다음, 비수계용액으로 헹구어진다. 위의 공정들을 통해, 배선트렌치(27)가 형성된다.
다음, 도 6r에 보인 것처럼, 배선트렌치(27)의 바닥에 Ar이온들을 조사하는 스퍼터링식각이 행해진다. 따라서, (1) 배선트렌치(27)의 바닥에서 노출된 층간절연층(15)의 표면의 일부 및 비아플러그(33)의 상부는 비아플러그(33)가 형성되는 위치에서 스퍼터된다. 스퍼터된 층간절연층(15)의 재료와 스퍼터된 비아플러그(33)의 재료는 배선트렌치(27)의 측벽들 및 바닥이 교차하는 귀퉁이부분들에 증착된다. 한편, (2) 배선트렌치(27)의 바닥에서 노출된 층간절연층(15)의 표면의 일부는 비아플러그(33)가 형성되지 않은 위치에서 스퍼터된다. 이러한 증착된 부분들은 제3테이퍼부들(30)이다. 또, 비아플러그(33)의 식각된 부분과 층간절연층(15)의 상부의 식각된 부분은 접촉부(33-1)를 형성한다.
비아플러그(30)가 형성된 제3테이퍼부들(30)의 부분은 비아플러그(33)와 거의 동일한 재료, 즉 도체(Cu)로 형성되고, 제3테이퍼부들(30)은 제2배선(34)의 단면적을 감소시키지 않는다. 그러므로, 제3테이퍼부들(30)은 제2배선(34)의 저항값에 영향을 주지 않는다. 이 스퍼터링식각은 배선트렌치(27)의 바닥이 실온 이하로 되도록 하는 온도에서 행해진다. 그러므로, 제3테이퍼부(30)의 구리는 응집되지 않는다. 또, 이 공정은 동시에 배선트렌치(27)의 표면에서부터 산화막을 제거한다.즉, 제2배선(34) 및 비아플러그(33) 사이의 접촉저항은 감소될 수 있다. 이때, 층간절연층(15) 및 비아플러그(33)가 Ar이온들로 스퍼터될 때의 조건은 제조되는 반도체장치의 각 부분의 재료 및 크기에 기초하여 실험적으로 결정된다. 일 예로서, 전술한 층간절연막(3)이 Ar이온들로 스퍼터되는 경우와 동일한 조건이 사용될 수 있다.
다음, Ta/TaN으로 된 장벽금속막(28)이 스퍼터링법에 의해 제3테이퍼부들(30)의 표면들 및 바닥들을 포함하여 배선트렌치(27)의 측벽들과 저유전율절연층(25)의 표면을 덮도록 형성된다. 이때, 제3테이퍼부들(30)은 배선트렌치(27)의 측벽들 및 바닥이 교차하는 귀퉁이부분들에 위치된다. 이 귀퉁이부분들은 채워지고, 배선트렌치(27)의 바닥의 귀퉁이부분들 속으로 장벽금속막(28)의 재료를 쉽사리 분산시키는 것이 가능하다. 따라서, 도 5a를 참조하여 설명된 바와 같이, 장벽금속막(28)은 막형성곤란영역에 형성될 수 있다. 즉, 장벽금속막(28)은, 장벽금속막(8)의 형성과 마찬가지로, 전체 배선트렌치(27)에 형성될 수 있다. 이 스퍼터링은 배선트렌치(27)의 바닥이 실온 이하로 되게 하는 온도에서 행해진다. 그러므로, 제3테이퍼부(30)의 구리는 응집되지 않는다. 또, 장벽금속막(28)이 일단 형성된 때에는, 제3테이퍼부(30)에서의 구리의 표면에너지는 영으로 될 수 있다. 따라서, 제3테이퍼부(30)에서의 구리의 응집은 억제될 수 있다.
이후, 제1배선(32)과 마찬가지로, 장벽금속막(28)을 덮는 씨앗도체막(29)과, 배선트렌치(27)를 채우고 씨앗도체막(29)을 덮는 도체막(29b)이 연속적으로 형성된다. 그런 후, 배선트렌치(27)위쪽의 장벽금속막(28), 씨앗도체막(29) 및 도체막(29)의 불필요한 부분은 CMP법에 의해 제거된다. 이런 식으로, 장벽금속층(28), 도체층(29) 및 제3테이퍼부(30)로 된 제2배선(34)이 형성된다. 그 후, 저지절연층(36)이 그 위에 형성된 상태가 도 3에 보여진다.
이 실시예에서, 2개의 층들에 배선들을 가지며 그것들에 연결된 비아플러그도 가지는 반도체장치에 본 발명이 적용되는 예가 설명될 것이다. 본 발명을 배선에 적용하는 것은 다음의 이유 때문이다. 즉, 반도체장치의 배선폭의 소형화로는, 종횡비가 배선에서도 크게 될 수 있다. 이 경우, 장벽금속층을 형성하는 것이 곤란하고, 그 결과, 비아플러그의 경우와 같이, 구리가 응집되어 배선이 파괴되는 문제가 생긴다.
본 발명은 다층배선구조를 가지는 반도체장치에 적용될 수도 있다.
본 발명에서는, 제1테이퍼부(10)와 제3테이퍼부(30)가 제1배선(32)과 제2배선(34)의 바닥들에 각각 제공된다. 동일한 방법으로, 제2테이퍼부(20)는 비아홀(17)의 바닥에 제공된다. 그러므로, 장벽금속은 배선 및 비아홀의 바닥에 균일하게 형성될 수 있다. 더구나, 장벽금속막이 막형성곤란영역보다는 상부 및 하부로부터 성장하기 때문에, 장벽금속막은 막형성곤란영역에 확실히 형성될 수 있다. 그러므로, 장벽금속막은 배선 및 비아홀의 내부 전체에 확실히 형성될 수 있다.
장벽금속막이 거의 균일하게 형성되기 때문에, 씨앗도체막과 도체막은 배선 및 비아홀의 외부에 형성된 저유전율절연층, 층간절연층, 및 저지절연층과는 결코 직접 접촉하지 않는다. 그러므로, 후공정의 열사이클로 야기되는 구리(Cu)의 이동(migration)과 응집은 방지될 수 있다. 또, 배선이 단선되는 것을 방지할 수 있고배선의 신뢰성은 향상될 수 있다.
이 실시예에서, 제1 내지 제3테이퍼부들(10 내지 30)은 제1배선(32), 비아플러그(33) 및 제2배선(34)을 스퍼터링식각함으로써 형성된다. 그러나, 개개의 테이퍼부들은 막형성공정들을 통해 형성되어도 좋다. 이것은 도 7a 및 도 7b에 보여진다.
도 7a 및 도 7b는 테이퍼부들을 형성하는 다른 방법을 보여주는 단면도들이다. 여기서, 제1 내지 제3테이퍼부들(10 내지 30) 중, 제2테이퍼부(20)가 일 예로서 설명될 것이다. 도 7a에 보인 것처럼, 비아홀(17)의 내벽 및 바닥 위와 층간절연층(15)의 표면 위에 제2테이퍼부(20)와 동일한 재료로 된 막(20)이 형성된다. 이 막은 장벽금속막(18)보다 더 두꺼운 것이 바람직하다. 예를 들면, 이 막의 막두께는 60㎚이다. 이 경우, 이 막은 제2테이퍼부(20)가 존재하지 않는 경우에도 비아홀(17)의 전체 내부표면에 거의 균일하게 형성될 수 있다. 그런 후, 막(20)은 에치백된다. 에치백의 조건을 적절히 제어함으로써, 막(20)의 일부는 비아홀(17)에서 바닥 및 측벽이 교차하는 귀퉁이부분에 남겨질 수 있다. 남겨진 부분은 제2테이퍼부(20)와 거의 동일한 형상을 가지는 테이퍼부(20b)이다. 이것은 도 7b에 보여진다. 이것은 도 6k에 대응한다. 다른 공정들은 위의 실시예의 그것들과 동일하다.
도 7a 및 도 7b의 경우, 에치백의 조건은 제조되는 반도체장치의 각 부분의 재료 및 크기에 기초하여 실험적으로 결정된다. 또, 막(20)의 재료는 금속인 것이 바람직하다. 이 경우, 비아플러그(33)의 단면적은 테이퍼부(20)가 존재하는 경우에도 감소하지 않는다. 더욱이, 장벽금속막(18)보다 더욱 균일하게 형성하는 것이 용이하기 때문에 금속이 사용되는 것이 바람직하다. 이 막이 도 7a와 같이 형성되는 경우, 귀퉁이부분은 확실하게 형성될 수 있다. 금속으로는, 알루미늄을 예로 들 수 있다. 알루미늄의 경우, 층간절연층(15)과 저지절연층(14) 속으로는 전혀 확산되지 않는다. 이 경우, 도 6a 내지 도 6r의 공정들로 제조된 반도체장치와 동일한 효과가 얻어질 수 있다.
또한, 테이퍼부의 재료는 다양한 종류의 재료들로부터 선택될 수 있다. 따라서, 테이퍼부(20b)의 신뢰성을 더욱 향상시키는 것이 가능하다.
여기에 언급된 여러 특정 실시예들이 상세히 설명되었으나, 본 발명은 이 발명의 정신 및 범위를 벗어나지 않고서도 다양하게 변경, 치환, 및 변환될 수 있다. 따라서, 본 발명은 첨부의 청구항들에서 정해지는 것만으로 한정되도록 의도되었다.
이상 설명한 바와 같이, 본 발명에 따르면, 장벽금속막은 접촉부를 포함한 배선 내에 확실히 형성될 수 있고 접촉을 포함한 배선의 신뢰성을 향상시킬 수 있다.

Claims (22)

  1. 기판 상에 형성된 하부층;
    상기 하부층을 덮도록 형성된 제1절연층;
    상기 제1절연층의 표면에서부터 상기 하부층으로 연장하는 제1오목부;
    상기 제1오목부의 바닥 및 상기 제1오목부의 내벽 사이에서 귀퉁이부분을 따라 형성되고 상기 바닥 쪽으로 연장하는 테이퍼면을 가지는 제1테이퍼부; 및
    구리를 함유한 재료로 형성되며, 상기 제1테이퍼부가 형성된 상기 오목부을 채우는 제1도체부를 포함하는 반도체장치.
  2. 제1항에 있어서, 상기 하부층은,
    상기 기판 상에 형성된 층간절연막;
    상기 층간절연막 상에 형성된 제2절연층; 및
    상기 제2절연층에서 상기 제1도체부에 상응하는 위치를 포함한 영역에 구리를 함유한 재료로 형성된 제2도체부를 포함하는 반도체장치.
  3. 제2항에 있어서, 상기 하부층은, 제1트렌치의 바닥 및 상기 제1트렌치의 측벽들의 각각 사이에서 귀퉁이부분을 따라 형성된 제2테이퍼부를 더 포함하며,
    상기 제1트렌치는 상기 제2절연층의 표면에서부터 상기 층간절연막까지 연장하고,
    상기 제2도체부는 상기 제1트렌치를 채우도록 제공된 반도체장치.
  4. 제3항에 있어서, 상기 제2테이퍼부는 상기 층간절연막과 실질적으로 동일한 재료로 형성된 반도체장치.
  5. 제2항에 있어서, 상기 제2도체부는 상기 층간절연막의 내부까지 연장하는 반도체장치.
  6. 제2항에 있어서, 상기 제1절연층 및 상기 제1도체부 상에 형성된 제3절연층; 및
    상기 제3절연층에서 상기 제1도체부에 상응하는 위치를 포함한 영역에 구리를 함유한 재료로 형성된 제3도체부를 더 포함하는 반도체장치.
  7. 제6항에 있어서, 제2트렌치의 바닥과 상기 제2트렌치의 측벽들의 각각 사이에서 귀퉁이부분을 따라 형성된 제3테이퍼부를 더 포함하며,
    상기 제2트렌치는 상기 제3절연층의 표면에서부터 상기 제1도체부까지 연장하고,
    상기 제3도체부는 상기 제2트렌치를 채우도록 제공된 반도체장치.
  8. 제7항에 있어서, 상기 제3테이퍼부는 상기 제1도체부와 실질적으로 동일한재료로 형성되는 반도체장치.
  9. 제6항에 있어서, 상기 제3도체부는 상기 제1도체부의 내부로 연장하는 반도체장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 제2 및 제3도체부들은 각각 제1 및 제2배선들이고,
    상기 제1도체부는 상기 제1 및 제2배선들을 연결하는 접촉플러그인 반도체장치.
  11. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 제1오목부의 종횡비는 2이상인 반도체장치.
  12. (a) 기판 상에 형성된 하부층 위에 형성된 제1절연층에 대하여, 제1절연층의 표면에서부터 하부층까지 상기 하부층의 표면의 일부가 노출되도록 연장하는 제1오목부를 형성하는 단계;
    (b) 상기 제1오목부의 바닥과 상기 제1오목부의 내벽 사이에서 귀퉁이부분을 따라 제1테이퍼부를 형성하는 단계; 및
    (c) 상기 제1테이퍼부가 형성된 상기 제1오목부를 채움으로써 구리를 함유한 금속으로 된 제1도체부를 형성하는 단계를 포함하는 반도체장치 제조방법.
  13. 제12항에 있어서, 상기 단계 (b)는,
    상기 하부층의 식각된 재료가 상기 귀퉁이부분에 증착되도록 상기 제1오목부의 바닥을 스퍼터식각하여, 상기 제1테이퍼부를 생성하는 단계를 포함하는 반도체장치 제조방법.
  14. 제12항에 있어서, 상기 단계 (b)는,
    보조막을 형성하여 상기 제1오목부의 상기 내벽 및 상기 바닥과 상기 제1절연층의 표면을 덮는 단계; 및
    상기 보조막을 에치백하여 상기 제1테이퍼부를 생성하고 상기 제1오목부의 상기 내벽 및 상기 바닥과 상기 제1절연층의 표면으로부터 상기 보조막을 제거하는 단계를 포함하는 반도체장치 제조방법.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서, 상기 하부층은 구리를 함유한 재료로 된 제2도체부를 가지며,
    상기 단계 (a)는 상기 제1오목부에서 상기 제2도체부의 일부를 노출시키는 단계를 포함하는 반도체장치 제조방법.
  16. 제12항 내지 제14항 중 어느 한 항에 있어서, 상기 하부층을 형성하는 단계를 더 포함하며,
    상기 하부층을 형성하는 상기 단계는,
    상기 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 제2절연층을 형성하는 단계; 및
    상기 제2절연층에서 상기 제1도체부에 상응하는 위치에 구리를 함유한 재료로 된 제2도체부를 형성하는 단계를 포함하는 반도체장치 제조방법.
  17. 제16항에 있어서, 상기 하부층을 형성하는 상기 단계는,
    상기 제2절연층 내에 상기 제2절연층의 표면에서부터 상기 층간절연층까지 연장하는 제1트렌치를 형성하는 단계;
    상기 제1트렌치의 바닥과 상기 제1트렌치의 측벽들의 각각 사이에서 귀퉁이부분을 따라 제2테이퍼부를 형성하는 단계; 및
    상기 제1트렌치를 상기 제2도체부로써 채우는 단계를 더 포함하는 반도체장치 제조방법.
  18. 제17항에 있어서, 상기 제2테이퍼부는 상기 층간절연막과 실질적으로 동일한 재료로 형성되는 반도체장치 제조방법.
  19. 제16항에 있어서, 상기 제1절연층 및 상기 제1도체부 상에 제3절연층을 형성하는 단계;
    상기 제3절연층에 상기 제3절연층의 표면에서부터 상기 제1도체부로 연장하는 제2트렌치를 형성하는 단계;
    상기 제2트렌치의 바닥 및 상기 제2트렌치의 측벽들의 각각 사이에서 귀퉁이부분을 따라 제3테이퍼부를 형성하는 단계; 및
    상기 제2트렌치를 채움으로써 구리를 함유한 재료로 된 제3도체부를 형성하는 단계를 더 포함하는 반도체장치 제조방법.
  20. 제19항에 있어서, 상기 제3테이퍼부를 형성하는 상기 단계는, 상기 제1도체부와 실질적으로 동일한 재료로써 상기 제3테이퍼부를 형성하는 단계를 포함하는 반도체장치 제조방법.
  21. 제12항 내지 제14항 중 어느 한 항에 있어서, 상기 제2 및 제3도체부들은 각각 제1 및 제2배선들이고,
    상기 제1도체부는 상기 제1 및 제2배선들을 연결하는 접촉플러그인 반도체장치 제조방법.
  22. 제12항 내지 제14항 중 어느 한 항에 있어서, 상기 제1오목부의 종횡비는 2이상인 반도체장치 제조방법.
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