KR20040083270A - 전계방출 소자 제조방법 - Google Patents

Abstract

본 발명은 전계방출 소자 제조방법에 관한 것으로, 특히 하부전극 공통라인을 하부전극과 식각 선택도가 높은 도전체로 형성하도록 하는 것으로 소자의 신뢰성을 높일 수 있는 전계방출 소자 제조방법에 관한 것이다. 종래 전계방출 소자 제조방법은 상하전극간의 절연체로 사용하는 양극 산화막의 형성을 위해 하부전극 버스에 도전성 테이프를 적용하거나 공통라인을 하부전극과 동시에 형성하도록 하기 때문에, 도전성 테이프를 이용하는 경우에는 하부전극에 균일한 전압을 인가하기 어렵고 제거시 소자가 손상되며, 공통라인을 동시에 형성하는 경우에는 이를 제거하는 과정에서 발생하는 흄과 세정시의 약산에 의해서 소자가 손상되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 하부전극을 형성한 후 하부전극과 식각 선택도가 높은 도전체로 하부전극 공통라인을 형성하도록 하는 것으로 하부전극에 제공되는 전압을 균일하게 하면서 공통라인의 식각에 의한 소자의 손상을 방지할 수 있는 전계방출소자 제조방법을 제공함으로써 소자의 신뢰성을 높이며 수율을 향상시킬 수 있는 효과가 있다. 또한, 상하판 접합 후 외부에 형성된 하부전극 공통라인을 디핑으로 제거할 수 있는 전계방출소자 제조방법을 제공함으로써 공정을 단순화 하면서도 소자 내부의 손상을 완벽하게 방지할 수 있는 효과가 있다.

Description

전계방출 소자 제조방법{FIELD EMISSION DEVICE MANUFACTURING METHOD}

본 발명은 전계방출 소자 제조방법에 관한 것으로, 특히 하부전극 공통라인을 하부전극과 식각 선택도가 높은 도전체로 형성하도록 하는 것으로 소자의 신뢰성을 높일 수 있는 전계방출 소자 제조방법에 관한 것이다.

다양한 표시 소자의 요구에 따라 표시 소자는 급속한 발전을 거듭해오고 있다. 최근에는 전계방출(field emission)을 이용한 소자가 디스플레이 분야에 적용되면서, 크기 및 전력 소모를 감소시키면서도 높은 해상도를 제공할 수 있는 박막 디스플레이의 개발이 활발해지고 있다.

박막 전계방출소자는 진공 속의 금속 또는 도체 표면상에 고전계가 인가될때 전자들이 금속 또는 도체로부터 진공으로 나오는 양자역학적 터널링 현상을 이용한다. 박막 전계방출소자는 전자를 공급하는 하부전극과 전자가 터널링하는 절연막, 그리고 절연막에 전계를 인가하기위한 최상부전극으로 이루어진 금속-절연막-금속(Metal Insulating Metal:MIM) 구조이다.

MIM을 적용한 하판을 사용하는 전계방출소자는 대면적화가 용이하고 공정이 간단하다는 장점을 가지고 있지만, 그 수명은 하부전극과 상부전극 사이의 터널 산화막에 의해 좌우된다.

일반적인 박막형 전계방출 소자에서, 상기 터널 산화막은 양극 산화를 통해 형성되는데, 통상적으로 양극 산화에 의해 형성되는 절연막의 두께는 양단에 인가되는 전압과 양극 산화액에 의해 결정된다. 상기 터널 산화막은 통상 10V이하의 전압을 인가하여 양극 산화액 내의 산소이온과 알루미늄 하부전극을 반응시켜 약 100Å 두께로 형성한다.

양극 산화에 의해 형성된 터널 산화막은 상부전극버스와 오버행 절연막을 형성하기 위한 증착 공정 및 식각공정을 거쳐 전계방출부를 노출시킨 후 그 상부에최상부전극을 증착하여 금속-절연막-금속의 구조를 형성한다.

이와 같은 종래 전계방출소자 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1a 내지 도1g는 종래 전계방출 소자 제조공정 수순단면도로서, 이에 도시한 바와 같이 하판 유리(1)의 상부 일부에 하부전극(2)을 형성하는 단계(도1a)와; 상기 하부전극(2)의 중앙부에 포토레지스트(PR) 패턴을 형성한 후, 노출된 하부전극(2)의 상부에 필드 산화막(3)을 형성하는 단계(도1b)와; 상기 포토레지스트(PR)를 제거하고, 노출되는 하부전극(2)의 상부에 터널 산화막(4)을 형성하는 단계(도1c)와; 상기 구조의 상부전면에 상부전극 패드막(5)과 상부전극버스(6)를 순차적으로 증착하고, 패터닝하여 상기 터널 산화막(4)과 필드 산화막(3)의 노출을 차단하는 단계(도1d)와; 상기 구조의 상부에 오버행 절연막(7)을 증착하고, 그 오버행 절연막(7)과 하부의 상부전극버스(6)를 패터닝하여 터널 산화막(4)상의 상부전극 패드막(5)을 노출시키는 단계(도1e)와; 상기 상부전극 패드막(5)을 식각함과 아울러 상기 상부전극버스(6)의 측면을 과도 식각하는 단계(도1f)와; 상기 구조의 상부에 금속을 증착하여, 상기 오버행 절연막(7)과 노출된 터널 산화막(4) 및 상부전극 패드막(5) 상에 최상부전극(8, 9)을 형성하는 단계(도1g)로 제조된다.

이하, 상기와 같이 구성된 종래 전계방출 소자 제조방법의 일실시예를 보다 상세하게 설명한다.

먼저, 도1a에 도시한 바와 같이 하판 유리(1)의 상부 일부에 알루미늄을 약 1000~5000Å정도 증착하고, 그 증착된 알루미늄을 습식 식각하여 상기 하판유리(1)의 상부 일부에 하부전극(2)을 형성한다.

그 다음, 도1b에 도시한 바와 같이 상기 하부전극(2)의 중앙부에 포토레지스트(PR) 패턴을 형성한 후, 노출된 하부전극(2)을 양극 산화법으로 산화시켜 산화 알루미늄인 필드 산화막(3)을 형성한다. 상기 양극 산화는 상기 하부전극(2)을 양극으로 하고, 백금이나 탄소전극을 음극으로 하여 양극 산화액 내에서 산화 하는데, 상기 양극 산화에 의해 형성되는 절연막의 두께는 양단에 인가되는 전압과 양극 산화액에 의해 결정된다. 통상 100V 인가시 양극 산화액 내의 산소 이온과 알루미늄이 반응하여 약 1000Å 정도의 절연막이 형성된다.

그 다음, 도1c에 도시한 바와 같이 상기 포토레지스트(PR)를 제거하고, 그 포토레지스트(PR)의 제거로 노출되는 하부전극(2)의 중앙 상부에 터널 산화막(4)을 양극 산화로 형성한다. 이 경우 사용되는 전압은 10V 미만으로 약 100Å의 절연막을 형성한다.

그 다음, 도1d에 도시한 바와 같이 상기 구조의 상부 전면에 텅스텐과 알루미늄을 성막하여 상부전극 패드막(5)과 상부전극버스(6)를 형성한다. 그 각각의 두께는 약 100~500Å, 약 3000~5000Å 정도가 된다.

그 다음, 도1e에 도시한 바와 같이 상기 구조의 상부에 실리콘 질화막(SiNx)을 약 3000~5000Å정도 증착하여 오버행 절연막(7)을 형성하고, 상기 오버행 절연막(7)과 하부의 상부전극버스(6)를 패터닝하여 터널산화막(4)의 상부측 상부전극 패드막(5)을 노출시킨다.

그 다음, 도1f에 도시한 바와 같이 상기 상부전극 패드막(5)을 식각함과 아울러 상기 상부전극버스(6)의 측면을 과도 식각한다.

그 다음, 도1g에 도시한 바와 같이, 상기 구조의 상부에 Ir/Pt/Au를 증착하여, 상기 오버행 절연막(7)과 노출된 터널 산화막(4) 및 상부전극 패드막(5) 상에 최상부전극(8)을 형성한다.

이와 같은 과정을 통해 제조된 전계방출소자의 하판, 즉 캐소드는 상판인 애노드와 접합되며, 그 캐소드와 애노드 사이의 진공영역을 유지하기 위하여 스페이서를 장착한다.

상기 스페이서 및 프릿을 통해 내부가 진공 상태가 되도록 상판과 하판을 접합한 전계방출 소자의 구조를 도2에 도시하였다.

도 2는 전계방출 소자의 간략한 구조도로서, 도시한 바와 같이, 소자의 하판(캐소드)(10)과 소자의 상판(애노드)(15) 사이는 진공영역이며, 이때, 진공영역의 유지를 위해 스페이서(12)와 프릿(Frit)(14)을 설치한다.

전술한 과정을 통해 제조된 전계방출소자에서의 전자 방출은 하부전극에서 공급된 전자들이 터널 산화막을 통과하면서 이루어진다. 상기 터널 산화막을 통과하는 전자들은 터널 산화막 내부의 결함들을 이용하여 통과하는 전자, 파울러-노드하임 터널링(Fowler-Nordheim tunneling)으로 통과하는 전자, 그리고 직접 터널링(direct tunneling) 방법으로 통과하는 전자들로 이루어진다. 상기 터널 산화막을 통과한 전자들은 최상부전극에서 산란된 후 그 표면에 도달했을때의 에너지가 최상부전극의 진공 준위를 탈출 할 수 있는 경우 진공으로 방출되고, 전계를 따라 상판의 형광체에 충돌하면서 발광이 이루어진다.

이제, 상기 수순단면도로는 알 수 없는 공정을 수순평면도를 통해서 알아보도록 한다.

도3a 내지 도3g는 종래 전계방출 소자의 제조공정 수순평면도로서, 도시된 도면들을 참조하여 수순단면도에서는 나타낼 수 없었던 하부전극 공통라인을 중점적으로 설명하도록 한다.

도 3a는 도시된 바와 같이 하부전극(2)인 스캔 전극 버스들을 나타낸 것으로, 간략히 도시했지만 실질적으로는 하부전극(2)을 형성하고, 그 상부에 필드 산화막(3)과 터널 산화막(4)을 형성한 것이다. 상기 하부전극(2)은 필드 산화막(3)과 터널 산화막(4)을 양극 산화로 형성하기위한 양극으로 사용되므로, 하부전극(2) 버스를 모두 연결하는 하부전극 공통라인(2')이 필요하다. 이는 크게 2가지 방법으로 형성되는데, 하부전극(2)을 형성하는 과정에서 동일한 알루미늄으로 동시에 형성될 수 있고, 도전성 테이프를 이용하여 접착식으로 연결하는 방법이 있다. 이는 이후 좀더 상세히 설명하도록 한다.

그 다음, 도 3b에 도시한 바와 같이 이중 필드 산화막(Double Field Insulator:DFI)을 형성하고, 그 상부에 상부전극(6)버스를 형성한다.

그 다음, 도 3c에 도시한 바와 같이 구조물 상부에 오버행 절연막(7)을 형성한 후 전계방출부가 형성될 부분의 오버행 절연막(7)을 제거하여 상부전극(6)이 드러나도록 한다.

그 다음, 도 3d에 도시한 바와 같이 상기 전계방출부의 개구부에 노출된 상부전극(6)을 식각하여 DFI가 노출되도록 한다.

그 다음, 도 3e에 도시한 바와 같이 상기 노출된 DFI를 식각하여 터널 산화막(4)을 노출시키는 것으로 전계방출부를 완성한다.

그 다음, 도 3f에 도시한 바와 같이 상기 노출된 터널 산화막(4)을 복구하기위해 재산화를 실시한 후 하부전극 공통라인(2')을 제거한다.

그 다음, 도 3g에 도시한 바와 같이 상기 구조물 상부에 최상부전극(8)을 형성한다.

이후, 따로 제조된 상판과 스페이서를 이용하여 접합된다.

상기 수순평면도를 통한 전계방출소자의 제조방법은 전술한 수순단면도를 통해서 설명할 수 없었던 하부전극 공통라인(2')의 형성 및 제거 과정이 더 포함되어 있다.

양극산화막을 상하절연막으로 사용하는 박막형 전계방출소자에서는 통상적으로 세번의 양극산화공정을 거치게 된다. 하부전극(2) 표면에 양극산화 공정을 통하여 절연막을 형성하는 박막형 전계방출소자의 경우 양극산화 공정에서 각 하부전극 라인(2)에 전압을 인가하기 위해서는 전술한 바와 같이 분리된 각 라인을 도전 테이프로 연결(2')한 후 양극산화공정을 위한 전압을 인가하거나, 하부전극 패턴 형성중에 각 하부전극 라인을 연결하는 공통라인(2')을 하부전극 형성과 동시에 패터닝하여 전업을 인가한다. 상기와 같이 형성된 하부전극 공통라인(2')은 재산화공정 후에 제거하게 된다.

하지만, 이러한 각 경우들에 있어 다음과 같은 문제점이 발생하게 되는데, 먼저 도전성 테이프를 사용할 경우는 다음과 같다.

일반적으로 도전성 테이프는 Al, Cu등의 도전성이 우수한 선형 테이프와 도전성접착제로 구성되며 이때 사용되는 도전성 접착제는 접착력이 우수한 에폭시수지, 아크릴수지 등의 합성수지에 도전성이 우수한 은, 니켈, 카본 등을 균일하게 혼합 분산시킨 것이 사용된다. 이러한 도전성 테이프를 하부전극(2) 버스들 상에 형성하면, 상기 도전성 테이프와 하부전극(2)간의 접촉이 고르게 되지 않아 각 전극에 인가되는 전압에서 차이가 발생한다. 특히, 필드 산화막(3) 형성시에는 고전류가 흐르게 되므로 저항차에 의한 전압 강하현상이 커지게 되며 이 편차에 의해서 소자의 하부전극들에 형성되는 필드 산화막(3)은 두께차이가 발생하고, 그로인해 전기적 특성의 편차를 발생시키게 된다. 이로 인해 하부전극(2)과 상부전극(6) 사이의 전기적 절연특성이 달라지게 되고, 특히 얇게 산화된 부분이 존재할 시에는 상하부 쇼트(Short)를 유발시킬 가능성이 높아지며 이에 따른 소자 결함이 발생하게 된다.

터널 산화막(4)의 형성을 위한 양극 산화에서는 전류량이 작아 필드 절연막(3)에 비해 상대적으로 큰 영향을 받지는 않지만 전원 인가부에 접촉에 의한 전기 저항의 증가는 각 하부라인의 전계방출부의 두께차를 발생시키게 되어 균일한 전계방출을 방해하게 되고 심할 경우 전계방출부에 취약한 절연막을 형성하여 소자의 전기적 특성에 결정적인 결함으로 작용하게 된다.

비록, 하부전극(2) 버스에 걸쳐서 고르게 도전성 테이프(2')가 부착이 되었다고 하더라도 양극산화공정 이후 도전성테이프(2')를 제거하는 과정에서 도전성테이프(2') 하면에 붙어있던 접착제 성분이 하부전극(2)에 남게 된다. 이 접착제를제거하지 않고 공정을 수행하게 되면 하부전극(2) 표면에 남아있는 접착제 잔류성분에 의하여 후공정인 증착 공정에서는 결함이 발생하게 되며, 이어지는 포토레지스트공정에서 패턴불량을 유발하거나 식각 공정시 원하지 않는 결과(전극의 손상)를 가져올 수 있다. 또한, 접착제 성분의 제거를 위하여서는 유기용제를 사용한 문지름(Scrubbing)이 필요한데, 이는 패턴의 손상을 유발할 수도 있고 또, 접착제 성분이 유기 용제에 녹아 완전히 제거되지 못하고 미세한 입자로 하부전극(2)에 남아있거나 녹아내린 접착제 성분이 전계방출 영역으로 들어와서 붙게 되면 소자에 치명적인 결함을 유발하게 된다. 즉, 도전성 테이프를 이용하여 하부전극 공통라인을 형성하는 것은 소자의 신뢰성을 열화시키게 된다.

이제, 하부전극(2)을 형성하면서 동시에 하부전극 공통라인(2')을 형성한 후, 재산화 공정 후에 식각하여 제거하는 경우를 살펴보도록 한다. 이러한 경우는 도전성테이프를 사용하는 방법과는 달리 전기적인 접촉은 아주 양호하다.

하지만, 재산화공정이후 상기 하부전극 공통라인(2')을 제거하는 과정이 용이하지 않다. 하부전극(2)은 통상적으로 Al을 주로 사용하며 양극산화된 Al₂O₃을 전계방출부의 터널 산화막(4)으로 사용하게 되는데 하부전극 공통라인(2')의 식각 공정시 사용되는 Al 식각액에서 발생하는 흄에 의해 상기 터널 산화막(4)이 손상되게 되고 또한 식각이후에 기판 세정과정에서 기판에 묻어 있던 Al 식각액이 희석되어 전계방출부의 절연막을 손상시키게 된다. 이 결과로 전계방출시에 제거된 하부전극 공통라인(2')이 있었던 부분의 전계방출부가 밝게 표시되거나 상하전극간의 쇼트가발생하게 된다.

이를 해결하기 위해서 공통라인(2') 제거후 2차 산화공정을 추가하여 얇아진 전계방출부 산화면의 두께를 회복하고 손상된 막특성을 회복하도록 할 수 있지만, 식각액에 의한 터널 산화막(4)의 손상은 그 표면이 거칠어진다. 즉, 미세하게 평행 전위가 형성되지 않으므로 추가 양극산화된 면의 거칠기가 1차 재산화를 통해 얻어진 산화막에 비해서 거친 형상을 가지게 된다. 이는 2차 재산화된 면의 방출특성과 손상되지 않은 표면에서의 방출특성간의 차이를 발생시켜 방출의 불균일성을 초래하게 된다.

상기한 바와 같이 종래 전계방출 소자 제조방법은 상하전극간의 절연체로 사용하는 양극 산화막의 형성을 위해 하부전극 버스에 도전성 테이프를 적용하거나 공통라인을 하부전극과 동시에 형성하도록 하기 때문에, 도전성 테이프를 이용하는 경우에는 하부전극에 균일한 전압을 인가하기 어렵고 제거시 소자가 손상되며, 공통라인을 동시에 형성하는 경우에는 이를 제거하는 과정에서 발생하는 흄과 세정시의 약산에 의해서 소자가 손상되는 문제점이 있었다.

상기와 같은 문제점을 감안한 본 발명은 하부전극을 형성한 후 하부전극과 식각 선택도가 높은 도전체로 하부전극 공통라인을 형성하도록 하는 것으로 하부전극에 제공되는 전압을 균일하게 하면서 공통라인의 식각에 의한 소자의 손상을 방지할 수 있어 소자의 신뢰성을 높일 수 있도록 한 전계방출 소자 제조방법을 제공하는데 그 목적이 있다.

도1a 내지 도1g는 종래 전계방출 소자의 제조공정 수순단면도.

도2는 전계방출 소자의 간략한 구조도.

도3a 내지 도3g는 종래 전계방출 소자의 제조공정 수순평면도.

도4a 내지 도4g는 본 발명 전계방출 소자의 제조공정 수순평면도.

도5a 내지 도5b는 본 발명 전계방출 소자의 제조공정 수순평면도.

*도면의 주요 부분에 대한 부호의 설명*

10: 소자 하판 12: 스페이서

14: 프릿 15: 소자 상판

20: 하부전극 25: 하부전극 공통라인

40: 터널 산화막 60: 상부전극

70: 오버행 절연막 80: 최상부전극

상기와 같은 목적을 달성하기 위한 본 발명은 하부전극을 형성하는 단계와; 상기 하부전극과 식각 선택도가 높은 도전체로 상기 하부전극을 모두 연결하는 하부전극 공통라인을 형성하는 단계와; 소자를 형성하면서 상기 하부전극 공통라인을 통해 양극 산화를 실시하여 절연막들을 형성하는 단계와; 양극 산화를 통한 절연막을 모두 형성한 후 상기 하부전극 공통라인을 선택적으로 식각하여 제거하는 단계를 포함하는 것을 특징으로 한다.

상기 하부전극 공통라인을 제거하는 단계는 전계방출부 형성을 마무리하는 재산화 공정이 실시된 후 하부전극에 손상을 주지 않는 식각액으로 상기 하부전극 공통라인만을 선택적으로 식각하여 제거하는 단계를 포함하며, 상기 하부전극 공통라인이 식각된 후 형성된 구조물 상에 최상부전극을 형성하는 것을 특징으로 한다.

상기 하부전극 공통라인을 제거하는 단계는 하부전극 공통라인이 잔류하는 상태로 캐소드 하판의 공정을 마치고, 하부전극 공통라인이 진공 접합부 외부에 위치하도록 애노드 상판과 결합한 후 진공으로 밀봉하는 단계와; 상기 형성된 패널의 외부로 노출된 하부전극 공통라인 부분만을 식각액에 디핑하여 하부전극 공통라인을 제거하는 단계를 더 포함하는 것을 특징으로 한다.

상기와 같이 구성된 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도4a 내지 도4g는 본 발명 일실시예의 제조방법을 보이는 수순평면도로서, 전계방출 소자 부분을 형성하는 방법은 종래와 동일하다. 따라서, 본 발명에서는본 발명의 핵심을 흐릴 수 있는 상세한 공정 방법은 생략하도록 하며, 상세한 소자의 형성 방법은 전술한 종래 기술 부분을 참조하기 바란다.

먼저, 도 4a에 도시한 바와 같이, 기판 상에 알루미늄 하부전극(20)을 형성하고, 상기 알루미늄과 식각 선택도가 높은 텅스텐을 이용하여 하부전극 공통라인(25)을 상기 하부전극(20)의 각 전극들에 걸쳐 종단부에 형성한다. 하부전극으로는 양극 산화가 가능한 물질인 알루미늄을 사용하기 때문에, 상기 알루미늄으로 형성된 하부전극(20)은 일반적으로 인산, 질산, 초산을 혼합한 식각액이나 KOH등으로 식각되므로, 상기 식각액에 영향을 받지 않는 물질인 텅스텐, 크롬등을 이용하여 하부전극 공통라인(25)을 형성해야 한다. 본 실시예에서는 텅스텐을 이용한다. 텅스텐은 수산화 암모늄과 과산화수소수를 혼합한 식각액으로 식각될 수 있는데, 텅스텐용 식각액은 알루미늄을 손상시키지 않으며, 알루미늄용 식각액은 텅스텐을 손상시키지 않는다.

상기 텅스텐으로 형성된 하부전극 공통라인(25)은 하부전극(20)을 형성한 후 그 상부 전면에 하부전극 공통라인(25)용 물질(텅스텐)을 도포하고, 사진식각공정을 이용하여 패터닝을 해내는 방법으로 형성할 수 있지만, 상기 하부전극 공통라인(25)은 소자 제작 후 제거해야 하는 부분이며 그 형상이 정밀하지 않으므로 스퍼터링으로 성막하면서 쉐도우 마스크(Shadow Mask)를 사용하면 막형성과 동시에 하부전극 공통라인(25)의 패턴을 형성할 수 있다. 상기 쉐도우 마스크를 이용한 패턴 형성은 공정이 간단하며 하부전극(20)의 표면에 손상을 주지 않으므로 공정이 용이해진다.

도시된 바와 같이 하부전극 공통라인(25)의 형상은 각 하부전극(20) 버스들을 충분히 덮어야 하지만 다양한 실시예들 중에서 보다 간편하게 하부전극 공통라인(25)을 제거하기 위해서 이후 상판과 밀봉되는 접합선(Seal Line)보다 바깥쪽에 형성되는 것이 바람직하다. 하지만, 이는 필수적인 것은 아니며 상이한 실시예에서 하부전극 공통라인(25)의 위치는 소자와 소정거리만 이격되면 된다. 그리고, 그 두께는 두꺼울수록 전기적이 특성은 우수하나 제거가 힘들다거나 단차 등에 의한 공정상의 문제가 발생할 수 있으므로 식각속도와 선택성 정도, 스트레스 등을 고려하여 재료에 따라 적절한 두께를 선정하여야 한다.

상기와 같이 하부전극 공통라인(25)의 형성이 끝났으면, 도시된 도4b 내지 도 4e와 같이, 이중 필드 산화막(DFI)을 형성한 후 그 상부에 상부전극(60)버스를 형성하고, 전면에 오버행 절연막(70)을 형성한 후 전계방출부가 형성될 부분의 오버행 절연막(70), 상부전극(60), DFI를 각각 오버행 구조로 식각하여 터널 산화막(40)을 노출시키는 것으로 전계방출부를 완성한다.

그 다음, 도 4f에 도시한 바와 같이 상기 노출된 터널 산화막(40)을 복구하기위해 양극 산화법으로 재산화를 실시한 후 하부전극 공통라인(25)을 수산화 암모늄과 과산화수소수를 혼합한 식각액으로 식각한다. 이는 알루미늄 및 알루미늄 산화물로 형성된 전계방출 구조물에 영향을 주지 않기 때문에 소자가 손상되지 않는다.

그 다음, 도 4g에 도시한 바와 같이 상기 구조물 상부에 최상부전극(80)을 형성한다.

이후, 따로 제조된 상판과 스페이서를 이용하여 접합하는 것을 완전한 박막형 전계방출소자를 완성하게 된다.

하지만, 본 발명에서는 상기 설명한 공정외의 방법도 가능한데, 터널 산화막(40)의 복구를 위한 재산화 공정 이후를 변경하는 것으로 보다 용이하게 하부전극 공통라인(25)을 제거할 수 있게 된다.

도 5a 내지 도 5b는 본 발명의 다른 실시예로서, 본 실시예를 적용하기 위해서는 상기 하부전극 공통라인(25)을 상하판 접합을 위한 접합선 외부에 형성해야 한다.

먼저, 도 5a에 도시한 바와 같이 도 4e에서 전계방출부를 완성한 후, 터널 산화막(40)의 복구를 위한 재산화를 실시하고, 상기 하부전극 공통라인(25)을 잔류시킨 상태에서 전계방출 구조물의 전면에 최상부전극(80)을 형성한다.

그 다음, 도 5b에 도시한 바와 같이 따로 형성된 상판과 접합하고 그 내부를 진공상태로 밀봉한 후, 외부로 드러난 하부전극 공통라인(25)을 식각액에 디핑(dipping)하여 제거한다. 상하판이 접합된 이후에는 전계방출부가 형성되어 있는 소자 내부가 외부에 대해서 기밀성이 유지되므로 하부전극 공통라인(25)을 제거하는 식각액에 의한 전계방출부 손상을 완벽하게 방지할 수 있다.

상기 방법을 적용할 경우 접합 이후에 하부전극 패드부를 내식성 테이프로 가린후 식각이 가능하므로 하부전극과 하부전극 공통라인을 동일한 재질로 설계할 수 있으나, 양산공정등을 생각할때에 선택적 식각이 가능한 하부전극과 하부전극 공통라인의 조합은 디핑만으로 제거가 가능하므로 생산성 측면에서 선택적 에칭이가능한 조합을 사용하는 것이 유리하다.

즉, 본 발명과 같이 하부전극과 식각 특성이 상이한 하부전극 공통라인을 적용하면서 그 위치를 상하판의 접합선 외부로 설정한다면 상기 하부전극 공통라인을 하판 공정중에 효과적으로 제거할 수 있으며, 상하판 접합이 끝난 후에 상기 하부전극 공통라인을 제거할 수도 있기 때문에 선택의 폭이 넓어진다.

상기한 바와 같이 본 발명 전계방출소자 제조방법은 하부전극을 형성한 후 하부전극과 식각 선택도가 높은 도전체로 하부전극 공통라인을 형성하도록 하는 것으로 하부전극에 제공되는 전압을 균일하게 하면서 공통라인의 식각에 의한 소자의 손상을 방지할 수 있도록 함으로써 소자의 신뢰성을 높이며 수율을 향상시킬 수 있는 효과가 있다. 또한, 상하판 접합 후 외부에 형성된 하부전극 공통라인을 디핑으로 제거할 수 있도록 함으로써 공정을 단순화 하면서도 소자 내부의 손상을 완벽하게 방지할 수 있는 효과가 있다.

Claims (5)

1. 하부전극을 형성하는 단계와; 상기 하부전극과 식각 선택도가 높은 도전체로 상기 하부전극을 모두 연결하는 하부전극 공통라인을 형성하는 단계와; 소자를 형성하면서 상기 하부전극 공통라인을 통해 양극 산화를 실시하여 절연막들을 형성하는 단계와; 양극 산화를 통한 절연막을 모두 형성한 후 상기 하부전극 공통라인을 선택적으로 식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 전계방출소자 제조방법.
2. 제 1항에 있어서, 상기 하부전극은 알루미늄으로 형성되고, 하부전극 공통라인은 텅스텐으로 형성하며, 상기 하부전극 공통라인은 수산화 암모늄과 과산화 수소수를 혼합한 식각액으로 식각되는 것을 특징으로 하는 전계방출소자 제조방법.
3. 제 1항에 있어서, 상기 하부전극 공통라인은 쉐도우 마스크를 이용한 스퍼터링으로 형성되는 것을 특징으로 하는 전계방출소자 제조방법.
4. 제 1항에 있어서, 상기 하부전극 공통라인을 제거하는 단계는 전계방출부 형성을 마무리하는 재산화 공정이 실시된 후 하부전극에 손상을 주지 않는 식각액으로 상기 하부전극 공통라인만을 선택적으로 식각하여 제거하는 단계를 포함하며, 상기 하부전극 공통라인이 식각된 후 형성된 구조물 상에 최상부전극을 형성하는것을 특징으로 하는 전계방출소자 제조방법.
5. 제 1항에 있어서, 상기 하부전극 공통라인을 제거하는 단계는 하부전극 공통라인이 잔류하는 상태로 캐소드 하판의 공정을 마치고, 하부전극 공통라인이 상하판 접합선 외부에 위치하도록 애노드 상판과 결합한 후 진공으로 밀봉하는 단계와; 상기 형성된 패널의 외부로 노출된 하부전극 공통라인 부분만을 식각액에 디핑하여 하부전극 공통라인을 제거하는 단계를 더 포함하는 것을 특징으로 하는 전계방출소자 제조방법.