KR20040057082A - 산화막을 이용한 메탈라인 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조에서 산화막을 이용하여 메탈라인을 형성하는 방법에 관한 것으로, 제1산화막, 다수의 메탈층, 반사방지막, 및 소정크기의 창을 갖는 포토레지스트막을 적층하는 단계; 포토레지스트막의 상부 및 창에 제2산화막을 적층하는 단계; 및 창의 측벽에 형성된 제2산화막을 마스크로 이용하여 창을 제1산화막까지 에칭하는 단계로 구성된다.

Description

산화막을 이용한 메탈라인 형성방법{Metal Line Fabricating Method by Using Deposition of Oxide Film}
본 발명은 반도체소자의 제조방법에 관한 것으로, 포토레지스트의 높이를 감소시키고 스페이서 CD를 증가시켜 포토 마진을 향상시킬 수 있는 산화막을 이용한 메탈라인 형성방법에 관한 것이다.
메탈라인을 형성하는 데 있어서 가장 큰 어려움은 건식에칭 공정이 포토레지스트와 선택비가 좋지 않다는 점이다. 이런 이유로, 포토 공정시 포토레지스트의높이를 보통 메탈 높이의 2.5배 이상으로 하고 있다.
도1a 내지 1c는 종래의 메탈라인을 형성하는 방법을 도시하고 있다.
도1a에서, 산화막(11) 상에 TiN/Ti로 구성되는 하부메탈(12)이 적층되고, 하부메탈(12) 위에 Al-Cu의 중앙메탈(13), 그리고 중앙메탈(13) 상에 TiN/Ti로 구성되는 상부메탈(14)이 적층되어 있다. 그리고, 상부메탈(14) 위에 유기 반사방지막(15)이 적층되고, 포토패터닝에 의하여 소정 크기의 창이 형성된 포토레지스트막(16)이 도포되어 있다. 여기서, 창의 CD는 0.23㎛ 이하로 유지되고, 포토레지스트막(16)의 두께는 9500Å이다. 이는, 건식에칭시에 포토레지스트와의 선택비를 고려하기 때문인데, 포토레지스트막(16)은 보통 9000Å 이상으로 하여야 한다.
도1b에서, 건식에칭에 의하여 유기 ARC(15), 상부메탈(14), 중앙메탈(13), 및 하부메탈(12)를 차례로 에칭하여, 산화막(11)의 상부면이 노출되게 한다.
도1c에서, 애싱공정에 의하여 포토레지스트막(16)을 제거하고, 유기 ARC층(15)을 벗겨냄으로써, 메탈라인을 형성하기 위한 홀이 완성된다.
그런데, 이러한 공정에서, 포토레지스트의 높이와 포토마진 사이에는 다음과 같은 문제점이 있다. 즉, 포토레지스트의 높이를 크게 하면 부수적으로 포토 마진이 감소되어 랜덤성 메탈 브릿지 현상이 자주 발생하고, 반대로 포토 마진을 높이기 위하여 포토레지스트의 높이를 낮추면 건식에칭시 포토 마진이 부족하여 노칭(notching) 현상이 발생한다.
본 발명은 이러한 문제를 해결하기 위한 것으로, 에칭후 메탈라인의 최소 CD에는 영향을 끼치지 않으면서 포토레지스트의 높이 감소 및 스페이서 CD 증가를 가능케 하여, 결과적으로 포토 마진을 향상시킬 수 있는 메탈라인 형성방법을 제공하는 것을 목적으로 한다.
도1a 내지 1c는 종래의 메탈라인을 형성하는 방법, 그리고
도2a 내지 2c는 본 발명에 따른 메탈라인의 형성방법을 도시하고 있다.
-도면의 주요부분에 대한 부호의 설명-
11: 산화막 12: 하부메탈
13: 중앙메탈 14: 상부메탈
15: 유기 반사방지막 16: 포토레지스트막
21: PE 산화막
이러한 목적을 달성하기 위하여 본 발명은 창이 형성된 포토레지스트막 위에 산화막을 도포한 후 메탈라인을 에칭함으로써, 포토마진을 향상시키는 메탈라인 형성방법을 제공한다.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.
도2a 내지 2c는 본 발명에 따른 메탈라인의 형성방법을 도시하고 있다.
도2a에서, 산화막(11) 상에 TiN/Ti로 구성되는 하부메탈(12)이 적층되고, 하부메탈(12) 위에 Al-Cu의 중앙메탈(13), 그리고 중앙메탈(13) 상에 TiN/Ti로 구성되는 상부메탈(14)이 적층된다. 여기서, 하부메탈(12)은 캡핑층(capping layer)로서 기능하며, 상부메탈(14)은 베리어층(barrier layer)으로 기능한다. 그리고, 상부메탈(14) 위에 유기 반사방지막(15)이 적층되고, 포토패터닝에 의하여 소정 크기의 창이 형성된 포토레지스트막(16)이 도포된다. 여기서, 창의 CD는 0.26㎛ 이하로 유지되고, 포토레지스트막(16)의 두께(H2)는 9000Å이하로 한다. 이는, 건식에칭시의 선택비에 의하여 결정되는 값으로서, 후 공정인 산화막 도포공정으로 인하여 포토레지스막(16)의 두께를 9500Å에서 9000Å으로 감소시킬 수 있고, 따라서, 창의 CD가 0.23㎛에서 0.26㎛로 증가될 수 있다.
도2b에서, 창이 형성된 포토레지스트막(16)을 산화막(21)으로 도포한다. 여기서, 산화막(21)은 PE 계열의 옥사이드이며, 두께는 180 내지 230 Å으로 적층하며, 바람직하게는 200Å으로 적층한다. 이와같이, PE 계열의 옥사이드를 이용하는 것은 포토레지스트의 패터닝에 영향을 미치지 않도록 하기 위함이다.
도2c에서, PE산화막(21)을 마스크로 이용하여, 창에 집중적으로 건식에칭을 행하면, 창의 PE산화막(21), 유기 ARC(15), 상부메탈(14), 중앙메탈(13), 및 하부메탈(12)를 차례로 에칭하여, 산화막(11)의 상부면이 노출되게 한다. 여기서, 건식에칭은 플라즈마 에칭으로서, Cl2/BCl3 가스를 사용한다.
한편, 창을 형성하는 포토레지스트막(16)의 측벽에 적층된 PE산화막(21)의 두께에 의하여, 상부, 중앙, 및 하부메탈의 에칭 폭이 결정된다. 즉, 포토레지스트막(16)의 창 CD는 0.26㎛로 형성되었으나, 측벽에 형성된 PE산화막(21)의 두께에 의하여 에칭폭이 0.23㎛으로 유지된다.
다음단계(미도시)에서, 애싱공정 등에 의하여 PE산화막(21) 및 포토레지스트막(16)을 제거하고, 유기 ARC층(15)을 벗겨냄으로써, 메탈라인을 형성하기 위한 홀이 완성된다.
한편, 홀의 폭을 결정하는 측벽의 PE산화막은 에칭이 완료된 후에도, 후속 공정의 여러 적층공정에 영향을 끼치지 않는다.
이러한 공정에 의하여 메탈라인을 형성하면, 에칭후 메탈라인의 최소 CD에는 영향을 끼치지 않으면서도 포토레지스트의 높이를 낮출 수 있고 또한 포토레지스트창의 스페이서 CD를 증가시킬 수 있다. 그 결과, 포토공정에서 포토 마진을 크게 향상시켜 디바이스의 특성 향상을 이룰 수 있고, 메탈 브릿지를 개선하여 수율을 향상시킬 수 있다.

Claims (4)

  1. 반도체소자의 제조에서 메탈라인을 형성하는 방법에 있어서,
    제1산화막, 다수의 메탈층, 반사방지막, 및 소정크기의 창을 갖는 포토레지스트막을 적층하는 단계;
    상기 포토레지스트막의 상부 및 창에 제2산화막을 적층하는 단계; 및
    상기 창의 측벽에 형성된 제2산화막을 마스크로 이용하여 상기 창을 제1산화막까지 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 메탈라인 형성방법.
  2. 제1항에 있어서, 상기 제2산화막 적층단계는
    PE계열의 옥사이드를 적층하는 것을 특징으로 하는 반도체소자의 메탈라인 형성방법.
  3. 제2항에 있어서, 상기 에칭단계는
    Cl2/BCl3 가스를 이용하는 건식에칭인 것을 특징으로 하는 반도체소자의 메탈라인 형성방법.
  4. 제2항 또는 제3항에 있어서, 상기 제2산화막 적층단계는
    180 내지 230 Å의 두께로 적층되는 것을 특징으로 하는 반도체소자의 메탈라인 형성방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100613392B1 (ko) * 2004-12-23 2006-08-17 동부일렉트로닉스 주식회사 자기 정렬 콘택홀 형성 방법
JP2007123766A (ja) * 2005-10-31 2007-05-17 Tokyo Electron Ltd エッチング方法、プラズマ処理装置及び記憶媒体
WO2017111822A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Pitch division using directed self-assembly

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62281331A (ja) 1986-05-29 1987-12-07 Fujitsu Ltd エツチング方法
KR970024184A (ko) * 1995-10-16 1997-05-30 김광호 반도체장치의 캐패시터 제조방법(Method of fabricating a capacitor in semiconductor device)
US6006764A (en) 1997-01-28 1999-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of stripping photoresist from Al bonding pads that prevents corrosion
US5935762A (en) 1997-10-14 1999-08-10 Industrial Technology Research Institute Two-layered TSI process for dual damascene patterning
US6103596A (en) * 1998-02-19 2000-08-15 Taiwan Semiconductor Manufacturing Company Process for etching a silicon nitride hardmask mask with zero etch bias
JP3259704B2 (ja) 1998-12-30 2002-02-25 日本電気株式会社 半導体装置の製造方法
TW448503B (en) * 1999-03-11 2001-08-01 Toshiba Corp Method for dry etching
KR20010038766A (ko) * 1999-10-27 2001-05-15 박종섭 반도체 소자의 콘택홀 형성방법
KR100447263B1 (ko) * 1999-12-30 2004-09-07 주식회사 하이닉스반도체 식각 폴리머를 이용한 반도체 소자의 제조방법
KR100527573B1 (ko) * 2000-12-28 2005-11-09 주식회사 하이닉스반도체 콘택홀 형성 방법
US6475811B1 (en) * 2001-04-27 2002-11-05 Advanced Micro Devices, Inc. System for and method of using bacteria to aid in contact hole printing
US6852241B2 (en) * 2001-08-14 2005-02-08 Lexmark International, Inc. Method for making ink jet printheads
US6750150B2 (en) * 2001-10-18 2004-06-15 Macronix International Co., Ltd. Method for reducing dimensions between patterns on a photoresist
TW557541B (en) * 2002-07-11 2003-10-11 Macronix Int Co Ltd Method for forming contact
US20040018450A1 (en) * 2002-07-25 2004-01-29 United Microlectronics Corp. Method for transferring patterns

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