KR20040054563A - 반도체 장치의 제조 방법, 및 반도체 장치 및 전자기기 - Google Patents

반도체 장치의 제조 방법, 및 반도체 장치 및 전자기기 Download PDF

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야마자키순페이
타카야마토루
마루야마준야
오노유미코
타나카코이치로
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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Abstract

본 발명의 패키지(package)를 제조하기 위한 방법 및 패키지에 따라, 칩이 극히 얇고, 낮은 단가 및 높은 수율로 제조될 수 있으며, 균열들 또는 폴리싱 흔적들(polishing marks)을 야기하는 백 그라인드(back grind) 없이 칩 두께의 변화들이 감소될 수 있다. 본 발명에서, 지지체(support medium)로서 기능하는 기판 위에 침착된 500㎛ 이하의 두께를 갖는 반도체막은 CW 레이저광으로 결정화되고, 반도체 소자를 갖는 칩이 총 5㎛의 두께, 바람직하게는 결정화된 반도체막을 이용하여 2㎛이하의 두께를 가지고 형성된다. 그 결과, 기판을 분리한 후 인터포저(interposer) 상에 칩이 실장(mount)된다

Description

반도체 장치의 제조 방법, 및 반도체 장치 및 전자기기{Method for manufacturing semiconductor apparatus, and semiconductor apparatus and electric appliance}
1. 발명의 분야
본 발명은 반도체 장치(패키지) 및 실장된 집적 회로(IC)를 갖는 CSP(Chip size package) 또는 MCP(Multi chip package)와 같은 반도체 장치를 제조하기 위한방법에 관한 것이다.
2. 관련 기술
셀룰러 폰 또는 전자북(electronic book)으로 대표되는 휴대형 전자기기는 전자메일들의 송수신, 음성 인식, 소형 카메라를 사용한 이미지 캡쳐링(image capturing) 등과 같은 다양한 기능들을 요구한다. 한편, 사용자들로부터, 휴대형 전자기기들의 소형화 및 경량화의 필요성은 여전히 증가되고 있다. 그러므로, 보다 큰 회로 크기 및 보다 큰 메모리 용량을 갖는 칩이 휴대형 전자기기의 제한된 용적에 실장될 필요가 있다.
패키징의 한가지 유형인 CSP(Chip Size Package)는 인쇄된 배선 기판 상에 IC를 갖춘 칩을 실장하기 위한 기술로서 관심을 끌어 왔다. CSP를 이용하여, 동일한 정도의 소형화 및 경량화가 배어 칩들(bare chips)과 동일한 정도로 실현될 수 있다. 배어 칩들과는 달리, CSP는 전자기기 메이커가 칩들을 실장하기 위한 클린 룸(clean room)이나 본더(bonder)와 같은 특별한 설비들 및 기술들을 요구하지 않으므로 표준화에 적합하다. 또한, CSP는 외부로부터 칩들을 보호하기 위한 기능, 인쇄된 배선 보드의 풋프린트(footprint)를 표준화하기 위한 일반화 기능(generalizing function), 및 인쇄된 배선 보드의 밀리미터 스케일(millimeter scale)로서 서브미크론 스케일(submicron scale)을 늘리기 위한 스케일 변환기능과 같이 배어 칩들이 가지지 않는 이로운 기능들을 갖는다. CSP는 소형화 및 경량화를 실현하기 위한 전자기기 메이커들에게 없어서는 안될 기술이 되었다.
CSP의 추가적인 소형화 및 경량화를 실현하기 위해, CSP 상에 실장된 칩의박막화가 문제점으로서 고려되고 있다. 예를 들면, 다음의 참조문헌은 칩 두께의 대상 값이 현재 50㎛ 이하인 것을 개시하고 있다. (참조문헌1: SEMI Japan이 주최한 SEMICON Japan 2002, Dec. 5, 2002의 "Technical programs for the semiconductor equipment and materials industries", 박막 칩(다이(die))을 실장하는 현 상태, 50㎛이하로 두께를 줄이는 전망, Fujitsu. Co. Ltd의 Noboru Hayasaka의 "Standardized examples and standardizable matters(표준화된 사례들 및 표준화가능한 사항" 1-8페이지)
일반적으로, CSP로 대표되는 패키지에 실장되는 칩을 제조하기 위한 일련의 공정에는 백 그라인드로서 언급되는 실리콘 웨이퍼의 이면(裏面)을 폴리싱하기 위한 공정이 제공된다. 폴리싱을 위한 공정에 의해, 칩의 두께, 크기, 및 무게를 줄일 수 있다.
하지만, 백 그라인드는 실리콘 웨이퍼의 이면 상에 대략 수십 nm의 깊이로 폴리싱 흔적을 남긴다. 폴리싱 흔적은 칩의 기계적인 강도의 감소를 야기한다. 폴리싱 흔적에 부가하여 균열이 일어나는 경우들이 있다. 균열은 수 ㎛의 깊이, 몇몇 경우에는 20㎛로 확장된 깊이를 갖는다. 폴리싱 흔적과 균열 둘 모두는 후속 공정 중에 칩 파괴를 야기한다. 그러한 문제점은 칩의 두께가 감소됨에 따라 심각해진다.
그 문제점들을 해소하기 위해, 백 그라인드 후에 스트레스 릴리프(stress relief)로 언급되는 공정이 부가될 수 있다. 실리콘 웨이퍼의 이면을 평평하게 하기 위해 스트레스 릴리프가 실행되고, 특히, 플라즈마 에칭, 습식 에칭(wetetching), 드라이 폴리싱 등이 실행된다. 스트레스 릴리프는 폴리싱 흔적이 대략 수십 nm의 깊이로 사라지도록 하기 위해 효과적이지만, 균열이 수 내지 20㎛의 깊이로 사라지도록 하기에는 효과적이지 못하다. 또한, 공정 시간이 길어지게 되고, 칩들을 제조하기 위한 공정의 수율이 줄어들게 되므로 균열이 사라지게 하기 위해 스트레스 릴리프가 실행되는 것은 바람직하지 못하다.
소자가 형성되는 실리콘 웨이퍼의 표면 위에 테이프(tape) 또는 기판을 붙임으로써 실리콘 웨이퍼 이면의 백 그라인드 중에 소자는 보호될 필요가 있다. 그러므로, 총 두께, 즉 소자를 보호하기 위해 붙여지는 실리콘 웨이퍼, 테이프, 및 기판의 두께가 백 그라인드 중에 제어된다. 만약 소자를 보호하기 위한 테이프 또는 기판이 유동적이거나 고르지 못한 두께를 갖는다면, 폴리싱된 실리콘 웨이퍼 상에 대략 수에서 수십 ㎛의 표면 불균일성이 일어난다. 실리콘 웨이퍼의 두께가 제조되는 칩의 특성들에 영향을 미치고, 이러한 고르지 못한 두께로 인해 다양한 특성들의 문제가 일어난다.
또한, 실리콘 웨이퍼의 유닛 가격은 유리 기판 등보다 고가이다. 시장에서 비교적 다수 유통되는 실리콘 웨이퍼들의 크기들은 직경이 대략 12인치 미만이다. 12인치 크기 이상의 실리콘 웨이퍼가 또한 시장에 있지만, 유닛 가격은 그것의 크기를 증가시킴에 따라 추가적으로 증가되어, 그러한 실리콘 웨이퍼들은 저가의 칩을 제공하기에 적합하지 않다, 하지만, 직경 12인치를 갖는 실리콘 웨이퍼는 하나의 실리콘 웨이퍼로부터 제조된 칩의 수가 제한되며, 단지 12인치를 갖는 실리콘 웨이퍼의 수율이 개선되기 어려우므로 대략 생산에 적합하지 않다.
발명의 개요
앞서의 시각에서, 본 발명의 목적은 패키지, 및 균열들 및 폴리싱 흔적들을 야기하는 백 그라인드 없이 칩의 두께를 극적으로 줄일 수 있는 패키지를 제조하기 위한 방법을 제공하는 것이다; 칩들은 높은 수율을 가지며 저가로 제조될 수 있으며; 칩들의 두께 변화들이 방지될 수 있다. 본 발명의 또 다른 목적은 패키지로 설치되는 전자기기들을 제공하는 것이다.
본 발명에 따라, 지지체로서 기능하는 기판 위에 침착되는 500nm 이상의 두께를 갖는 반도체막은 CW 레이저광으로 결정화되고, 총 두께 5㎛, 바람직하게는 2㎛를 갖는 반도체 소자를 갖는 칩이 결정화된 반도체막을 사용하여 제조된다. 이후, 칩은 기판 분리 후에 인터포저(interposer) 상에 실장된다.
특히, 금속막이 제 1 기판 위에 침착되고, 금속막의 표면은 수 nm의 박막 두께를 갖는 금속 산화막을 형성하도록 산화된다. 절연막 및 반도체막이 계속해서 금속 산화막 위에 침착된다. 반도체막은 CW 레이저광으로 결정화되고, 반도체 소자가 결정화된 반도체막을 사용하여 제조된다. 그후, 제 1 기판과 제 2 기판 사이에 반도체 소자를 끼워 넣기 위해 반도체 소자를 덮도록 제 2 기판이 붙여진다.
반도체 소자가 제 1 기판의 강성(rigidity)을 보강시키기 위해 형성되는 제 1 기판의 반대측에 제 3 기판이 붙여진다. 제 1 기판이 보다 쉽게 분리되게 하고 반도체 소자가 손상에 강하게 되도록 제 1 기판은 제 2 기판보다 더 높은 강성을갖는 것이 바람직하다. 제 1 기판의 강성이 반도체 소자로부터 스스로 분리하기에 충분하다면, 제 3 기판이 항상 붙여질 필요는 없다.
다음으로, 금속 산화막은 반도체 소자로부터 기판이 보다 쉽게 분리하도록 그리고 그것의 약함(brittleness)을 개선하기 위해 열처리하여 결정화된다. 그후, 제 1 기판은 반도체 소자로부터 제 3 기판과 함께 분리된다. 금속 산화막은 제 3 기판 또는 제 2 기판을 붙이기 전에 열처리될 수 있다. 또는, 반도체 소자를 형성하는 동안 실행된 열처리는 금속 산화막을 결정화하기 위한 공정과 함께 조합될 수 있다.
기판은 금속막 및 금속 산화막의 인터페이스에서 분할하여 분리될 수 있으며, 절연막과 금속 산화막의 인터페이스에서, 또는 금속 산화막 자체가 분할하여 분리될 수 있다. 임의의 경우에는, 제 1 기판은 제 2 기판에 부착하도록 반도체 소자에 대해 분리된다.
제 1 기판을 분리한 후, 반도체 소자가 인터포저 위에 실장되고, 제 2 기판이 분리된다. 또한, 제 2 기판은 예컨대, 기계적인 강도가 칩의 두께보다 강조되면, 항상 분리될 필요는 없으며, 칩은 제 2 기판이 부착되어 완성될 수 있다.
칩에 인터포저를 전기적으로 접속하는(본딩하는(bonding)) 방식은 플립 칩(flip chip) 또는 배선 본딩을 채택할 수 있다. 플립 칩을 사용하는 경우에, 칩은 인터포저 상에 칩을 실장하는 것과 동시에 인터포저에 본딩된다. 배선 본딩을 사용하는 경우에, 칩을 실장한 후 인터포저에 칩을 본딩하고 제 2 기판을 분리한다.
하나의 칩 위에 복수의 칩들을 형성하는 경우에, 칩들은 디이싱에 의해 서로 분리된다. 디이싱을 위한 공정은 반도체 소자를 형성하기 위한 공정 후에 임의의 공정들 사이에 삽입된다. 칩들은 바람직하게는 제 1 기판을 분리한 후 칩들을 실장하기 전에, 칩들을 실장한 후 제 2 기판을 분리하기 전에, 또는 제 2 기판을 분리한 후에 디이싱된다.
본 발명에서, MCP는 하나의 인터포저 위에 복수의 칩들을 실장함으로써 형성될 수 있다. 이 경우에, 칩들 또는 플립 칩을 전기적으로 본딩시키기 위한 배선 본딩이 또한 사용될 수 있다.
사용되는 인터포저는 리드프레임(Leadframe) 또는 범프(bump)를 사용하여 인쇄된 배선 보드에 전기적으로 접속될 수 있다. 또는, 인터포저는 또 다른 공지된 형태를 가질 수 있다.
본 발명에서, 하나의 칩은 두 개의 레이저광들을 이용하여 결정화되는 영역 내에 형성되며, 한 방향으로 두 개의 레이저광들로 상기 영역들을 스캐닝함으로써 형성된다. 두 개의 레이저들은 각각 제 1 레이저광과 제 2 레이저광으로서 언급된다. 특히, 제 1 레이저광은 가시광선(대략 780nm 이하)과 같거나 짧은 파장을 갖는다.
펄스 레이저광(pulsed laser light)만을 사용하여 결정화된 반도체 소자는 결정 그레인들(crystal grains)의 위치 및 크기가 무작위적인 복수의 결정들의 다발로 형성된다. 결정 그레인들의 내부에 비하여, 수천 개의 재결합 중심들 또는 트래핑 중심들(trapping centers)은 비정질 구조 또는 결정 결함으로 인해, 결정 그레인들(결정 경계(crystal boundary))의 인터페이스들에 존재한다. 결정 그레인 경계의 전위(potential)가 트래핑 중심 내의 캐리어들(carriers)의 트래핑 시에 증가되어, 캐리어들에 대한 장벽이 되고, 캐리어들의 전류 전달 특성들을 감소시키는 문제가 존재한다. 한편, CW 레이저광의 경우에, 스캐닝 방향을 따라 발생된 단결정들로 이루어진 결정 그레인들의 다발은 스캐닝 방향으로 계속해서 결정들을 성장시키기 위해 한 방향으로 빔 스폿을 갖는 반도체막의 스캔(scan))을 수행하는 동안 레이저광을 반도체막에 투사함으로써 형성될 수 있다. 하지만, CW 레이저의 단위시간당 출력 에너지가 펄스 레이저보다 낮으므로, 빔 스폿 영역을 확대시킴으로써 CW 레이저광의 수율을 개선하기 어렵다. 또한, 일반적으로 YAG 레이저 또는 YVO4레이저에 의해 반도체 장치를 위한 수십 내지 수백 nm의 두께로 사용되는 실리콘막을 결정화하는 경우에, 제 2 고조파(harmonic)가 보다 높은 흡수 계수를 가지며 효과적으로 실리콘막을 결정화할 수 있으므로, 제 2 고조파보다 짧은 파장을 갖는 기본파보다는 제 2 고조파가 사용되는 것이 바람직하다. 하지만, 기본파들을 보다 높은 고조파들로 변환하기 위한 레이저광에 대한 비선형 광학 소자의 저항(resistance)은 극히 낮으며, 예컨대, CW 레이저는 10kW에서 기본파들을 출력할 수 있지만, 그것은 대략 10W에서만 제 2 고조파를 출력할 수 있다. 예를 들면, 기본파들(파장: 1064nm)을 제 2 고조파들(파장 : 532nm)로 변환하는 것에 대한 Nd:YAG 레이저의 변환 효율은 대략 50%이다. 그러므로, 반도체막의 결정화에 의해 요구되는 에너지 밀도를 얻기 위해, 빔 스폿 영역은 대략 10-3mm2로 감소되어야 하고, CW 레이저광은펄스 레이저광에 비하여 수율이 낮다.
본 발명에서, CW 레이저광은 고조파들의 제 1 펄스 레이저광에 의해 용융된 영역으로 방출된다. 제 1 레이저광을 방출하여 반도체막을 용융함으로써, 흡수 계수는 급격히 증가되고, 제 2 레이저광은 반도체막에 흡수되기 쉬워진다. 도 2a는 비정질 실리콘막의 흡수계수(cm-1) 대 레이저광의 파장(nm)의 값을 보여준다. 도 2b는 폴리실리콘막의 흡수계수 대 레이저광의 파장(nm)의 값을 보여준다. 흡수계수는 분광기 타원계측기(spectroscopy ellipsometer)로부터 측정된 소멸계수(extinction coefficient)로부터 얻어진다. 도 2a, 2b로부터, 흡수 계수가 적어도 5×104cm-1(바람직하게는 적어도 1×104cm-1)이면, 반도체막은 제 1 레이저광에 의해 상당히 용융될 수 있다. 그 범위의 흡수계수를 얻기 위해서, 제 1 레이저광의 파장은 바람직하게는 비정질 실리콘막의 경우에 780nm 이하이다. 제 1 레이저광의 파장과 흡수계수의 관계는 물질들에 따라 다르다. 그러므로, 제 1 레이저광의 파장은 이것에 제한되지 않으며, 흡수계수가 대략 적어도 1×104cm-1가 되도록 제어될 수 있다. 제 1 레이저광의 조사에 의해 용융된 부분은 CW 제 2 레이저광의 조사에 따라서 반도체막 내에서 용융된 상태로 유지되는 동안 이동(shift)되고, 스캐닝 방향으로 계속 성장된 결정 그레인들의 다발이 형성될 수 있다.
용융된 부분의 지속기간은 펄스 레이저광 및 CW 레이저광의 출력 사이의 균형에 의존한다. 다음의 펄스 레이저광이 용융된 상태의 지속기간 내에 반도체막에방출되면, 용융된 상태를 유지하면서 반도체막의 어닐링을 계속할 수 있다. 극단적인 경우에, 반도체막이 일단 펄스 레이저에 의해 용융되면, 반도체막은 기본파들의 조사만으로 용융된 상태로 유지될 수 있다. 이 경우에, 펄스 레이저광의 하나의 스폿만이 계속 방출되고, 용융된 상태가 CW 레이저 방출에 의해 유지될 수 있다.
높은 순위의 고조파에 있어 에너지가 보다 낮게 되므로, 제 2 고조파는 제 1 레이저광의 기본파들이 대략 1㎛인 경우에 가장 바람직하다. 하지만, 본 발명은 여기에 제한되지 않으며, 제 1 레이저광은 가시광선과 같거나 보다 작은 파장만을 갖는다. 강조하는 바는, 제 2 레이저광의 목적이 제 1 레이저광에 에너지를 제공하는 것이므로, 반도체막에 대한 흡수계수라기 보다는 제 2 레이저광에 대하여 출력 전력이다. 그러므로, 바람직하게는 기본파들이 제 2 레이저광용으로 사용된다. 하지만, 본 발명은 여기에 제한되지 않으며, 고조파들이 제 2 레이저광용으로 사용될 수도 있다.
제 2 레이저광용으로 기본파들을 사용하는 경우에, 에너지는 파장이 변환될 필요가 없으므로, 비선형 광학 소자의 열화를 고려하여 감소될 필요가 없다. 예를 들면, 제 2 레이저광은 가시광선과 같거나 또는 그보다 작은 파장을 갖는 CW 레이저에 비하여 100배 이상(예컨대, 적어도 1000W 출력 전력)의 출력 전력을 달성할 수 있다. 그러므로, 비선형 광학 소자의 복잡한 관리가 요구되지 않으며, 반도체막에 흡수되는 레이저광의 총 에너지는 증가될 수 있으며, 보다 큰 그레인 크기의 직경을 갖는 결정들이 얻어질 수 있다.
펄스 레이저광은 CW 레이저광보다 단위시간당 높은 에너지를 갖는다. 또한,기본파들은 고조파보다 높은 에너지를 갖는다. 본 발명에서, 고조파들 또는 가시광선과 같거나 작은 파장을 갖는 레이저광은 펄스 방식으로 출력되고, 기본파들의 레이저광은 CW 방식으로 출력되어, 칩들을 제조하기 위한 설계 자유는 고조파들 및 기본파들 둘 모두가 CW 방식으로 출력되고, 고조파들이 CW 방식으로 출력되고, 기본파들이 펄스 방식으로 출력되는 경우에 비하여 고조파들 및 기본파들의 빔 스폿들이 겹쳐지는 영역이 반대될 수 있으므로 극히 증가될 수 있다.
제 1 레이저광을 생성할 수 있는 장치는 Ar 레이저, Kr 레이저, 엑시머 레이저, CO2레이저, YAG 레이저, Y2O3레이저, YVO4레이저, YLF 레이저, YAIO3레이저, 글래스 레이저(glass laser), 루비 레이저(ruby laser), 알렉산더 레이저(alexandrite laser), Ti:사파이어 레이저, 또는 금 증기 레이저(gold vapor laser)로부터 선택된 펄스 레이저이다.
제 2 레이저광을 생성할 수 있는 장치는 Ar 레이저, Kr 레이저, 엑시머 레이저, CO2레이저, YAG 레이저, Y2O3레이저, YVO4레이저, YLF 레이저, YAIO3레이저, 글래스 레이저, 루비 레이저, 알렉산더 레이저, 또는 헬륨 카드늄 레이저로부터 선택된 CW 레이저이다.
예를 들면, 두 개의 레이저들에 의해 생성된 두 개의 빔 스폿들의 겹침은 예들로서 CW YAG 레이저 및 펄스 엑시머 레이저를 취하여 설명된다.
도 3의 a는 CW YAG 레이저로부터 생성된 기본파 레이저광의 빔 스폿(10)과 CW YAG 레이저로부터 생성된 제 2 고조파 레이저강의 빔 스폿(11)이 서로 겹쳐지는상태를 보여준다. YAG 레이저의 기본파가 대략 10kW에서 출력 에너지를 달성할 수 있고, YAG 레이저의 제 2 고조파가 대략 10kW의 출력 에너지를 달성할 수 있다.
레이저광의 에너지의 100%가 반도체막에 흡수된다고 가정하면, 반도체막의 결정성은 각각의 레이저광의 에너지 밀도를 0.01 내지 100NW/cm2으로 설정함으로써 개선될 수 있다. 그러므로, 에너지 밀도는 1NW/cm2로 설정된다.
CW YAG 레이저로부터 생성된 기본파 레이저광의 빔 스폿(10)의 모양이 직사각형이고, LX1을 작은 축의 방향에서의 길이, LY1을 긴 축의 방향에서의 길이라고 하면, LX1은 20 내지 100㎛로 설정되는 것이 적합하며, 예를 들면, 에너지 밀도를 충족시키기 위해 LX1가 20㎛로 설정되는 경우에 LY1이 대략 50nm로 설정되는 것이 적합하며; LX1이 30㎛로 설정되는 경우에 LY1이 대략 30mm로 설정되고, LX1이 100㎛로 설정되는 경우에 LY1이 대략 10mm로 설정되는 것이 적합하다. 그러므로, 양호한 결정성을 얻기 위해서 LY1이 적어도 10nm, 및 적어도 50nm인 것이 적합하다.
CW YAG 레이저로부터 생성된 고조파 레이저광의 빔 스폿(11)의 모양이 직사각형이고, LX2을 작은 축의 방향에서의 길이, LY2을 긴 축의 방향에서의 길이라고 하면, LX2은 20 내지 100㎛로 설정되는 것이 적합하며, 예를 들면, 에너지 밀도를 충족시키기 위해 LX2가 10㎛로 설정되는 경우에 LY2이 대략 100nm로 설정되는 것이 적합하다.
빔 스폿(11)이 빔 스폿(10)과 완전히 겹친다고 가정하면, CW YAG 레이저로부터 생성된 기본파 레이저광의 빔 스폿(10)과 CW YAG 레이저로부터 생성된 제 2 고조파 레이저광의 빔 스폿(11)이 서로 겹쳐지는 영역의 면적은 빔 스폿(11)의 면적에 대응한다.
도 3의 b는 CW YAG 레이저로부터 생성된 기본파 레이저광의 빔 스폿(10)과 펄스 엑시머 레이저광의 빔 스폿(12)이 서로 겹치는 상태를 보여준다. 펄스 엑시머 레이저는 1 펄스당 대략 1J의 출력 에너지를 달성할 수 있다. 펄스폭이 대략 30ns인 경우에, 출력 에너지는 단위시간당 30MW이다. 그러므로, 펄스 엑시머 레이저광의 빔 스폿(12)의 모양은 직사각형이고, LX3을 작은 축의 방향에서의 길이, LY3을 긴 축의 방향에서의 길이라고 하면, LX3은 20 내지 500㎛로 설정되는 것이 적합하며, 예를 들면, 에너지 밀도를 충족시키기 위해 LX3가 400㎛로 설정되는 경우에 LY3이 대략 300nm로 설정되는 것이 적합하다.
빔 스폿(10)이 빔 스폿(12)과 완전히 겹친다고 가정하면, CW YAG 레이저로부터 생성된 기본파 레이저광의 빔 스폿(10)과 펄스 엑시머 레이저광의 빔 스폿(12)이 서로 겹치는 영역의 면적은 빔 스폿(10)의 면적에 대응한다.
그러므로, 두 개의 레이저광들이 서로 겹치는 영역이 극도로 넓어질 수 있으므로, 제 1 레이저광 및 제 2 레이저광 둘 모두가 CW 방식으로 생성되기보다는 제 1 레이저광이 CW 방식으로 생성되고, 제 2 레이저광이 펄스 방식으로 생성되는 것이 양호하며, 칩들을 제조하기 위한 설계 자유가 증가될 수 있으며, 수율이 향상될수 있다.
레이저광의 수는 두 개에 제한되지 않으며, 두 개 이상일 수 있다. 복수의 고조파들의 제 1 레이저광들 및 복수의 제 2 레이저광들이 사용될 수 있다.
빔 스폿을 선형모양으로 응축시킴으로서, 스캐닝 방향에서 결정화된 결정 그레인들의 다발을 갖는 영역에서 빔 스폿의 길이 방향에서의 폭은 가능한 한 넓어질 수 있다. 그러므로, 총 빔 스폿 면적에서 빔 스폿의 길이 축의 단부들에서 결정이 거의 형성되지 않는 영역의 면적의 퍼센티지가 감소될 수 있다는 것을 고려할 수 있다. 하지만, 빔 스폿의 모양은 선형 모양에 제한되지 않는다. 어닐링이 빔 스폿이 직사각형 모양 또는 평면 모양을 갖는 경우에도 충분히 실행되면 문제가 없다.
빔 스폿은 한 방향으로 연장되는 직사각형 모양 또는 타원 모양으로 처리될 수 있으며, 반도체막은 빔 스폿이 결정되는 작은 축 방향으로 스캐닝된다. 이에 따라, 수율이 향상될 수 있다. 처리된 레이저광이 타원 모양으로 되는 이유는 레이저광의 일반적인 모양이 둥글거나 연장되기 때문이다. 레이저광의 일반적인 모양이 타원형 모양이면, 빔 스폿은 원통형 렌즈들에 의해 한 방향으로 길이 축을 연장하도록 처리될 수 있다. 복수의 레이저광들은 각각 한 방향의 길이 축을 갖는 타원 모양들 및 직사각형 모양들로 처리될 수 있으며, 이들 레이저광들은 수율을 향상시키기 위해 한 방향으로 또 다른 보다 긴 빔들이 되도록 서로 접속될 수 있다.
여기에서 사용된 용어 "선형 모양"이 엄밀히 "선"을 의미한다는 보다는, "큰 종횡비(aspect ratio)(또는 타원형 모양)를 갖는 타원 모양"을 의미한다. 예들 들면, 적어도 2 종횡비(바람직하게는, 10 내지 10000)를 갖는 모양은 선형 모양으로서 언급되며, 그 사실은 선형 모양이 직사각형 모양에 포함된다는 것이다.
도 1의 a는 반도체막이 제 1 및 제 2 레이저광들로 결정화된 상태를 보여준다. 참조번호 101은 제 1 기판을 나타내며, 반도체막(102)은 제 1 기판(101) 위에 형성된다. 참조번호 103은 제 1 레이저광에 의해 반도체막(102) 상에 형성된 빔 스폿(제 1 빔 스폿)을 나타내며, 104는 제 2 레이저광에 의해 반도체막(102) 상에 형성된 빔 스폿(제 2 빔 스폿)을 나타낸다.
점선 화살표는 반도체막(102)에 대한 빔 스폿들(103,104)의 상대적인 이동방향을 나타낸다. 빔 스폿들(103,104)은 한 방향으로 반도체막(102)을 스캔하기 위해 방출되고, 스캐닝 방향에 대해 수직 방향으로 슬라이드(slide)된다. 그후, 이들 빔 스폿들(103,104)은 한 방향에 대해 역방향으로 반도체막(102)을 스캔하도록 재방출된다. 이렇게 연속적으로 스캐닝을 반복함으로써, 빔 스폿들(103,104)은 반도체막(102)의 전체 표면에 방출될 수 있다. 또한, 빔 스폿들(103,104)의 슬라이딩 거리는 바람직하게는 빔 스폿(103)의 스캐닝 방향에 대해 수직 방향에서의 폭과 동일하다.
참조번호 105 내지 107은 칩들로서 사용하기 위한 영역들을 나타낸다. 각 영역 105 내지 107은 한 방향에서의 빔 스폿들(103,104)로 스캐닝되고 결정화되는 영역 내에 맞도록 설계되며, 달리 말해서, 칩들은 제 2 빔 스폿(104)의 길이 축의 단부들(에지)에서 결정이 거의 형성되지 않는 영역을 가로질러 절단되지 않도록 설계된다. 이에 따라, 거의 결정 그레인들을 갖지 않는 반도체막이 칩 내의 반도체 소자를 위해 사용될 수 있다.
도 1의 b는 인터포저(108) 상에 각각의 영역 105 내지 107에 형성되는 칩들(105a 내지 107a)을 실장함으로써 형성되는 패키지를 보여주는 독특한 투사도이다. 이들 칩들은 칩들(105a 및 106a)로서 서로 칩들을 스택(stack)함으로써, 또는 칩(107a)으로서 하나의 칩만을 스택함으로써 인터포저(108) 상에 실장될 수 있다. 인터포저(108)에 제공되는 단자는 솔더 볼들(solder balls)을 이용하는 볼 그리드 어레이(Ball Grid Array), 단자들이 주변에 둘러싸 배치되는 리드프레임(Leadframe), 또는 또 다른 공지된 형태일 수 있다.
본 발명에 따라, 반도체막은 레이저광으로 결정화되어, 글래스 기판의 열적인 손상이 방지될 수 있다. 결국, 칩들은 다결정 반도체막을 사용하여 저가의 글래스 기판 위에 형성될 수 있다.
본 발명에서, 실리콘 웨이퍼보다 크고 저가의 글래스 기판이 사용될 수 있으므로, 칩들은 저가에 보다 높은 수율을 가지고 대량생산될 수 있어, 한 칩당 제조 단가가 극히 감소될 수 있다.
칩이 균열들이나 폴리싱 흔적들을 야기하는 백 그라인드 없이 총 5㎛, 바람직하게는 2㎛이하와 같은 극히 얇은 박막을 갖는 칩을 형성하는 것이 가능하다. 칩 두께의 변화들은 그것이 칩들 구성하기 위한 막 형성 중의 변화들에 의존하므로, 대략 수백nm 이하이다. 그러므로, 칩 두께의 변화들은 백 그라인드로 인한 수 내지 수십㎛ 변화들에 비하여 극히 감소될 수 있다.
전자기기를 위한 본 발명에 따른 패키지를 사용함으로써, 큰 회로 크기 및 큰 메모리 양을 갖는 더 많은 칩들이 전자기기의 제한된 용적에 설치되어, 전자기기가 많은 기능들을 가지며, 소형화되고, 경량화되도록 형성될 수 있다. 특히, 소형화 및 경량화가 휴대형 전자기기에서 강조되므로, 본 발명에 다른 패키지를 사용하는 것이 효과적이다.
본 발명에 따른 패키지는 액정 디스플레이 장치, 유기 발광 소자(organic light-emitting device)로 대표되는 발광 소자가 제공되는 복수의 화소들로 구성되는 발광 장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등과 같은 디스플레이 장치를 제어하기 위한 다양한 회로들을 위해 사용될 수 있다. 액티브 매트릭스 액정 디스플레이 장치 및 액티브 매트릭스 발광 장치의 경우에, 예컨대, 각각의 화소를 선택하기 위한 스캐닝 라인 구동회로, 선택된 화소들에 비디오 신호들을 공급하기 위해 타이밍을 제어하기 위한 단일 라인 구동회로, 스캐닝 라인 구동회로 및 단 단일 라인 구동회로에 공급되는 신호들을 생성하기 위한 제어기 등이 본 발명에 따른 패키지를 이용하여 형성될 수 있다. 또한, 본 발명은 디스플레이 장치의 구동을 제어하기 위한 회로뿐만 아니라, 마이크로프로세서(MPU), 메모리, 전력 회로, 또는 또 다른 디지털 회로 및 아날로그 회로에 적용될 수 있다. 또한, TFT들로 대표되는 반도체 소자의 특성들이 극단적으로 개선되는 경우에도, 일반적으로 고주파 회로들로서 언급되는 다양한 회로들이 본 발명에 따른 패키지로 구현될 수 있다.
본 발명에 따른 전자기기들은 상기에 개시된 디스플레이 장치뿐만 아니라, 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드 실장형 디스플레이(head mounted display)), 네비게이션 시스템, 사운드 재생 장치(카 오디오, 오디오 세트등), 개인용 컴퓨터, 게임기, 휴대형 정보 단말기(모바일 컴퓨터, 셀룰러 폰, 휴대형 게임기, 전자북 등), 기록 매체(특히, DVD(Digital Versatile Disc)와 같은 기록 매체를 재생할 수 있으며 그것의 이미지를 디스플레이할 수 있는 디스플리이가 제공되는 장치))가 제공되는 이미지 재생 장치를 포함한다. 본 발명은 랩탑 개인용 컴퓨터, 휴대형 비디오 카메라, 휴대형 디지털 카메라, 고글형 디스플레이(헤드 실장된 디스플레이), 휴대형 정보 단말기(모바일 컴퓨터, 셀룰러 폰, 휴대형 게임기, 또는 전자북 등)로 대표되는 휴대형 전자장치를 위해 사용하는 경우에 유용하다.
본 발명에 따른 패키지는 CSP, MCP 뿐만 아니라, DIP(Dual In-line Package), QFP(Quad Flat Package), SOP(Small Outline Package) 등과 같은 다양한 공지된 형태들로 패키지들에 적용될 수 있다.
도 1의 a는 반도체막의 결정화 중에 빔 스폿(beam spot)의 스캐닝 경로를 보여주는 도면.
도 1의 b는 칩이 실장되는 패키지의 비스듬한 투시도.
도 2a 및 2b는 파장 및 레이저고아의 흡수 계수 사이의 관계를 보여주는 그래프.
도 3의 a와 b는 빔 스폿의 크기 관계를 보여주는 도면.
도 4는 결정화를 위해 사용되는 레이저 투사 장치의 구조를 보여주는 도면.
도 5a 내지 5e는 패키지를 제조하기 위한 방법을 보여주는 도면.
도 6a 내지 6c는 패키지를 제조하기 위한 방법을 보여주는 도면.
도 7a 내지 7c는 패키지를 제조하기 위한 방법을 보여주는 도면.
도 8은 패키지를 제조하기 위한 공정을 보여주는 흐름도.
도 9a 내지 9c는 패키지를 제조하기 위한 공정 중에 디이싱(dicing)의 타이밍을 보여주는 도면.
도 10a는 패키지의 단면 구조를 보여주는 비스듬한 투시도.
도10b 내지 10d는 패키지의 단면도.
도 11은 패키지의 단면 구조를 보여주기 위한 비스듬한 투시도.
도 12a 및 12b는 패키지의 구조를 보여주는 단면도.
도 13a 및 13b는 빌트-업 패키지(built-up package)를 제조하기 위한 방법을 보여주는 도면.
도 14a 및 14b는 빌트-업 패키지를 제조하기 위한 방법을 보여주는 도면.
도 15a 및 15b는 본 발명에 따른 전자기기들 중 하나인 셀룰러 폰의 모듈을 보여주는 상면도와 다이어그램.
*도면의 주요 부분에 대한 부호의 설명*
108, 301, 527: 인터포저 205: 제 1 빔 스폿
206: 제 2 빔 스폿 500: 제 1 기판
519: 제 2 층간 절연막 521: 보호층
523: 제 2 기판 535: 제 3 기판
[실시예 모드 1]
제 1 및 제 2 레이저광으로 결정화되는 얇은 반도체막을 사용하여 패키징하기 위한 방법이 실시예 1에서 설명된다. 이 실시예 모드에서, 칩들에 포함된 반도체 소자를 배제하는 것이 아닌, 반도체 소자로서 예시되는 두 개의 TFT들은 본 발명에서 다양한 회로 소자들을 포함한다. 예를 들면, 메모리 소자, 다이오드, 광전자 변환 장치, 저항 소자, 코일, 커패시턴스 소자, 인덕터 등이 TFT들에 부가하여, 대표적으로 제공될 수 있다.
도 5a에 도시된 바와 같이, 금속막(501)이 스퍼터링(sputtering)에 의해 제1 기판(500) 위에 침착된다. 여기에서, 금속막(501)을 형성하기 위해 텅스텐이 사용되었으며, 10 내지 200nm, 바람직하게는 50 내지 75nm의 두께를 갖도록 형성되어 있다. 본 실시예 모드에서, 금속막(501)은 제 1 기판(500) 상에 바로 침착되지만, 금속막(501)은 또한 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물(silicon oxynitride) 등과 같은 절연막에 의해 제 1 기판(500)을 덮은 후 침착될 수 있다.
산화막(502)은 공기에 노출되지 않고 금속막(501)을 침착한 후 스택(stack)되도록 침착될 수 있다. 산화막(502)으로서 150nm 내지 300nm의 두께를 갖도록 실리콘 산화막이 침착된다. 스퍼터링에 의한 침착의 경우에, 막은 제 1 기판의 에지 위에 침착된다. 그러므로, 금속막(501)과 산화막(502)은 바람직하게는 분리 공정에서 산화막(502)이 제 1 기판(500) 위에 남아있는 것을 방직하기 위해 O2에싱(ashing)에 의해 선택적으로 제거된다.
산화막(502)이 침착될 때, 사전-스퍼터링(pre-sputtering), 즉 플라즈마가 셔터(shutter)로 타겟과 기판 사이를 차폐함으로써 발생되고, 스퍼터링에 대하여 기본적인 단계로서 실행된다. 제 1 기판(500)은 사용된 Ar 흐름 속도가 10sccm, O2의 흐름속도가 30sccm, 기판 온도가 270℃, 침착 전력이 3kW인 조건들 하에서 병렬로 사전-스퍼터된다. 사전-스퍼터링에 의해 금속막(501)과 산화막(502) 사이에 수nm(여기에서는, 3nm)의 극히 얇은 두께를 갖는 금속 산화막(503)이 침착된다. 금속 산화막(503)은 금속막(501)의 산화에 의해 형성된다. 여기에서, 금속 산화막(503)은 텅스텐 산화물로 형성된다.
금속 산화막(503)은 배제하는 것은 아니지만, 본 실시예 모드에서 사전-스퍼터링에 의해 침착된다. 예를 들면, 금속 산화막(503)은 산소 또는 Ar과 같은 불활성 가스들이 첨가된 산소를 사용하여 플라즈마에서 금속막(501)의 표면을 섬세하게 산화시킴으로써 침착될 수 있다.
산화막(502)을 침착한 후, 기저막(504)이 PCVD에 의해 침착된다. 여기에서, 실리콘 질화막은 기저막(504)으로서 대략 100nm의 두께를 갖도록 침착된다. 기저막(504)을 침착한 후, 반도체막(505)이 대기 중에 노출되지 않고 침착된다. 반도체막(505)은 25 내지 100nm, 바람직하게는 30 내지 60nm의 두께를 갖도록 형성된다. 반도체막(505)은 비정질 반도체 또는 다결정 반도체일 수 있다. 반도체막은 실리콘뿐만 아니라 실리콘 게르마늄으로 형성될 수 있다. 실리콘 게르마늄을 사용하는 경우에, 게르마늄의 농도는 바람직하게는 대략 0.01 내지 4.5 atomic%이다.
도 5b에 도시된 바와 같이, 반도체막(505)은 여기에 제 1 및 제 2 레이저광을 조사함으로써 결정화된다.
YLF 레이저, 즉 6W의 출력 전력들, 6mJ/p의 1 펄스 에너지, TEM00모드, 527nm의 제 2 고조파, 1kHz의 발진 주파수, 및 60ns의 펄스폭이 본 실시예 모드에서 제 1 레이저광을 생성하기 위해 사용된다. 제 1 빔 스폿은 200㎛의 작은 축과 3mm의 주요 축을 갖는 직사각형 모양을 가지며, 광학 시스템에 의해 제 1 레이저광을 처리함으로써 반도체막(505)의 표면 위에 1000mJ/cm2의 에너지 밀도를 갖는다.
본 실시예 모드에서, 1.064㎛의 기본파들을 생성하며 2kW의 출력 전력들에이르는 YAG 레이저가 제 2 레이저광을 생성하기 위해 사용된다. 제 2 빔 스폿은 100㎛의 작은 축과 3mm의 주요 축을 갖는 직사각형 모양으로 형성되며, 광학 시스템으로 제 2 레이저광을 처리함으로써 반도체막(505)의 표면 위에 0.7MW/cm2의 에너지 밀도를 갖는다.
제 1 빔 스폿 및 제 2 빔 스폿은 서로 겹치도록 반도체막(505)의 표면에 조사된다. 두 개의 빔은 도 5a의 채색된 배경 상의 아웃라인 화살표(outline arrow)로 나타내어진 것과 같은 방향으로 스캔된다. 흡수 계수가 개선되므로, 제 1 레이저광에 의해 표면을 용융하여, 반도체막에서 흡수되는 제 2 레이저광의 에너지가 보다 쉬워지게 된다. 지속적으로 발진하는 제 2 레이저광의 조사에 의해 용융된 영역은 반도체막 내에서 이동하여, 스캐닝 방향으로 계속해서 성장된 결정 그레인들이 형성된다. 스캐닝 방향을 따라 생성된 단결정의 입자들(particles)을 형성함으로써 적어도 TFT의 채널 방향에서 결정 경계들이 거의 존재하지 않는 반도체막을 형성하는 것이 가능하게된다.
레이저광은 래어 가스(rare gas) 또는 질화물과 같은 불활성 가스 분위기에서 방출될 수 있다. 이에 따라, 레이저 조사로 인한 반도체의 표면 거칠기와, 인터페이스 상태 밀도의 변화들로 인한 문턱값의 변화들이 방지될 수 있다.
레이저광의 빔 스폿은 바람직하게는 긴 축에서 작은 축으로의 길이비가 5이상을 갖는 선형 모양, 직사각형 모양, 또는 타원 모양으로 형성된다. 다음으로, 도 5c에 도시된 바와 같이, 반도체막(506)은 섬(island)형상 반도체막들(507,508)을형성하도록 패턴화된다. TFT들로 대표되는 다양한 반도체 소자들은 섬형상 반도체막들(507,508)을 이용하여 형성된다. 본 실시예 모드에서, 기저막(504)과 섬형상 반도체막들(507,508)은 서로 접촉하지만, 전극, 절연막 등은 반도체 소자에 의존하여 섬형상 반도체막들(507,508)과 기저막(504) 사이에 형성될 수 있다. 예를 들면, 반도체 소자들 중 하나인 하부 게이트 TFT의 경우에, 게이트 전극과 게이트 절연막은 기저막(504)과 섬형상 반도체막들(507,508) 사이에 형성된다.
본 실시예 모드에서, 상부 게이트 TFT들(509,510)은 섬형상 반도체막들(507,508)을 사용하여 형성된다(도 5d). 특히, 게이트 절연막(511)은 섬형상 반도체막들(507,508)을 덮도록 침착된다. 그후에, 도전막이 게이트 절연막(511) 위에 침착되고 패턴화되고, 그후에, 게이트 전극들(512,513)이 형성된다. 다음으로, n-타입을 부여하는 불순물들이 게이트 전극들(512,513)을 이용하여 게이트 전극들(507,508)에 첨가되거나, 또는 레지스트(resist)가 소스 영역, 드레인 영역, 및 LDD(Light Doped Drain) 영역을 형성하기 위해 마스크들(masks)로서 침착되고 패턴화된다. 여기에서, TFT들(509,510)은 n-타입이지만, p-타입 TFT들을 사용하는 경우에 p-타입을 부여하는 불순물들이 첨가된다.
상술한 공정에 따라, TFT들(509,510)이 형성될 수 있다. TFT들의 제조 방법은 상술한 공정에 제한되지 않으며, 섬형상 반도체들을 형성하는 후속 공정이 있다. 이동도(mobility), 문턱값, 및 소자들간의 전류 변화들이 본 발명의 특징들 중 하나인 레이저 결정화를 이용하여 방지될 수 있다.
제 1 층간 절연막(514)이 TFT들(509,510)을 덮기 위해 제조된다. 접촉 홀들이 게이트 절연막(511)과 제 1 층간 절연막(514)에 형성되고, 접촉 홀들을 통해, TFT들(509,510)에 접속된 배선들(515 내지 518)이 제 1 층간 절연막(514)과 접촉하도록 형성된다. 제 2 층간 절연막(519)이 배선들(515 내지 518)을 덮기 위해 제 1 층간 절연막(514) 위에 형성된다.
접촉 홀이 제 2 층간 절연막(519)에 형성되고, 패드(520)가 접촉 홀을 통해 배선(518)에 접속하도록 제 2 층간 절연막(519) 위에 형성된다. 본 실시예 모드에서, 패드(520)는 배선(518)을 통해 TFT(510)에 전기적으로 접속되지만, 반도체 소자와 패드(520) 사이의 전기적인 상호접속은 그에 제한되지 않는다.
보호층(521)이 제 2 층간 절연막(519)과 패드(520) 위에 형성된다. 보호층(521)을 형성하기 위한 재료로서, 후속 공정에서 제 2 기판을 붙이거나 분리하는 동안 제 2 층간 절연막(519)의 표면과 패드(520)를 보호할 수 있으며, 제 2 기판을 분리한 후 제거될 수 있는 재료가 사용된다. 예를 들면, 보호막(521)은 전체 표면에 걸쳐 물에 용해가능한 에폭시 시리즈(epoxy series), 아크릴레이트 시리즈(acrylate series), 또는 실리콘 시리즈의 수지(resin)를 코팅함으로써 그리고 베이킹(baking)함으로써 형성될 수 있다.
본 실시예 모드에서, 수용성 수지(TOAGOSEI Co., Ltd.: VL-WSHL10)는 30㎛의 두께를 갖도록 스핀-코팅(spin-coat)되고, 부분적으로 경화되도록 2분 동안 노출되고, 그후, 2.5분 동안 UV 선들로 그것의 후부를 노출시키고, 충분히 경화되도록 10분 동안 그 표면을 노출시킨다. 계속해서, 보호층(521)이 형성된다(도 5e).
복수의 유기 수지들을 스택하는 경우에, 코딩이나 베이킹 동안 용매에 의존하는 스택된 유기 수지들을 용해하거나, 또는 그것의 밀도를 과도하게 증가시키는 위험이 존재한다. 그러므로, 동일한 용매에 용해가능한 유기 수지들의 보호층(521)과 제 2 층간 절연막(519) 양자를 형성하는 경우에, 무기 절연막(inorganic insulating film)(SiNX막, SiNXOY막, AlNX막, 또는 AlNXOY막)은 바람직하게는 제 2 층간 절연막(519)을 덮고, 후속 공정에서 보호층(521)을 부드럽게 제거하기 위한 패드(520)와 제 2 층간 절연막(519) 사이에 삽입되도록 형성된다.
후속 공정을 부드럽게 분리하기 위해, 금속막(503)이 결정화된다. 이 결정화에 의해, 금속막(503)은 부서지기 쉽게 되고 그것의 약함(brittleness)이 개선된다. 결정화는 420 내지 550℃에서 대략 0.5 내지 5시간 동안 열처리함으로써 실행된다.
그후, 금속 산화막(503)과 산화막(502) 사이의 점착성 또는 금속 산화막(503)과 금속막(501) 사이의 점착성을 부분적으로 약화시킴으로써 금속 산화막(503)이 분리되기 쉽게 하기 위해서 몇몇 처리들이 금속 산화막(503) 상에 실행된다. 특히, 레이저광은 분리되는 주변과 함께 금속 산화막(503)의 일부에 방출되고, 또는 분리되는 주변과 함께 산화막(503)의 경계면 또는 내부의 일부에 손상을 줌과 함께 외부로부터 국부적으로 금속 산화막(503) 상에 압력을 가한다. 특히, 다이아몬드 펜(diamond pen)과 같은 단단한 바늘침이 금속 산화막(503)의 에지 부분의 주변에 대해 수직으로 부착되고, 로딩(loading) 적용에 대해 금속 산화막(503)의 주변과 함께 이동될 수 있다. 바람직하게는, 0.1 내지 2mm에 걸치는 압력으로그 영역 상에 로딩을 적용에 대해 스크라이버 소자(scriber device)가 사용될 수 있다. 분리를 용이하게 하기 위한 약간의 열처리를 실행하는 것이 중요한데, 즉, 분리 공정을 준비하는 것이 중요하다. 점착성을 선택적으로(부분적으로) 약화시키기 위한 이러한 준비 공정은 불량한 분리를 방지하고 공정 수율을 개선한다.
다음으로, 양면 테이프(522)로 보호막(521) 위에 제 2 기판(523)이 부착되게 하고, 양면 테이프(524)로 제 1 기판(500) 위에 제 3 기판(525)이 부착되게 한다(도 6a). 양면 테이프 대신에 부착제가 사용될 수 있다. 예를 들면, UV 광에 의해 용융된 부착제를 사용하여, 제 2 기판을 분리함으로써 증가되는 반도체 소자의 부하를 줄이는 것이 가능하다. 제 3 기판(525)은 후속 분리 처리에서 제 1 기판(500)의 파괴를 방지한다. 제 2 기판(523)과 제 3 기판(525)을 위해, 제 1 기판(500)보다 높은 경도를 갖는 기판, 예컨대, 수정 기판(quartz substrate) 또는 반도체 기판이 사용되는 것이 바람직하다.
그후, 금속막(501)은 물리적인 수단에 의해 산화막(502)으로부터 분리된다. 금속막(501)의 분리는 앞의 공정에서 금속막(501) 또는 산화막(502)에 대해 그것의 부착력이 부분적으로 약화된 영역에서부터 시작한다.
금속막(501)의 분리로부터 3개의 분리 부분들이 얻어질 수 있는데, 즉, 금속막(501)과 금속 산화막(503)의 분리 부분, 산화막(502)과 금속 산화막(503)의 분리 부분, 또는 금속 산화막(503) 내의 분리 부분이다. 또한, 반도체 소자들이 부착된 제 2 기판(523)은 제 1 기판(500)과 금속막(501)이 부착된 제 3 기판(525)으로부터 분리된다. 그 분리는 비교적 작은 힘(예컨대, 인간의 손, 노즐로부터 분사된 가스의 공기압, 초음파들 등)으로 실행될 수 있다. 도 6b는 분리 공정 후의 상태를 보여준다.
인터포저(527)는 금속 산화막(503)이 부착제(526)로 부착되는 부분 상의 산화막(502)에 본딩된다. 이때에, 산화막(502)과 인터포저(527)를 본딩하기 위한 부착제(526)용 재료로서는, 제 2 기판(523)과 보호층(521)을 본딩하기 위해 사용되는 양면 테이프(522)보다 강한 부착력을 갖는 재료를 선택하는 것이 중요하다.
금속 산화막(503)이 산화막(502)의 표면 위에 남아 있게되면, 인터포저(527)의 부착력은 악화되므로, 남겨진 금속 산화막은 산화막(502)에 인터포저를 본딩하기 전에 완전히 제거될 수 있다.
인터포저(527)용 재료로서는, 세라믹 기판, 글래스 에폭시 기판, 폴리마이드 기판(polymide substrate) 등과 같은 공지된 재료가 사용될 수 있다. 상기 재료는 칩 내에서 발생되는 열을 확산시키기 위해 대략 2 내지 30W/mK의 높은 열전도도를 갖는 것이 바람직하다.
인터포저(527)가 제공되는 솔더 볼(solder ball: 531)에 전기적으로 접속하도록 인터포저(527) 위에 패키징용의 단자(530)가 제공된다. 솔더 볼(531)은 단자(530)가 제공되는 반대표면 위에 제공된다. 하지만, 하나의 솔더 볼만이 여기에서 예시되었지만, 실제로는 복수의 솔더 볼들이 인터포저(527) 위에 제공된다. 각 볼간의 피치(pitch)는 일반적으로 0.8mm, 0.65mm, 0.5mm, 또는 0.4mm로서 표준화되어 있지만, 본 발명은 이에 제한되지 않는다. 각 복의 크기는 일반적으로 피치의 대략 60%로서 표준화되어 있지만, 본 발명은 이에 제한되지 않는다.
단자(530)는 솔더, 금, 또는 주석(tin)으로 코딩된 구리로 형성된다. 본 실시예 모드에서, 솔더 볼을 갖는 볼 그리드 어레이(Ball Grid Array)가 인터포저로서 사용되었지만, 본 발명은 이에 제한되지 않는다. 주변을 둘러싸며 배치된 단자들을 갖는 리드프레임 인터포저가 사용될 수 있다.
부착제(526)로서는, 예컨대 반응-경화형 부착제, 열-경화형 부착제, 또는 UV-경화형 부착제 등의 광-경화형 부착제(photo-curing adhesive), 또는 협기성 부착제(anaerobic adhesive)와 같은 다양한 경화형 부착제가 사용될 수 있다. 특히, 부착제(526)에는 은, 니켈, 알루미늄, 또는 알루미늄 질화물, 또는 필터를 포함하는 파우더(powder)를 혼합함으로써 높은 열전도도가 제공된다.
도 7a에 도시된 바와 같이, 양면 테이프(522)와 제 2 기판(523)은 보호층(521)으로부터 순차적으로 또는 동시에 분리된다.
도 7b에 도시된 바와 같이, 보호막(521)이 물에 용해가능한 수지로 형성되므로, 보호막(521)은 물에 의해 제거된다. 남겨진 보호막(521)이 열화를 일으키는 경우에, 남겨진 보호막(521)은 바람직하게는 그 표면 상에 클리닝 처리(cleaning treatment) 또는 O2플라즈마 처리를 실행함으로써 제거된다.
패드(520)와 단자(530)는 기밀 봉지 방식(hermetic sealing manner), 플라스틱 몰딩 방식(plastic molding manner) 등으로 봉지하기 위해 배선 본딩(wire bonding)의 접속 형태로 배선(532)에 의해 서로 접속되어, 패키징이 완성된다. 기밀 봉지 방식을 사용하는 경우에는, 세라믹, 금속, 글래스 등으로 형성되는 경우가봉지를 위해 일반적으로 사용된다. 플라스틱 몰딩 방식을 사용하는 경우에는, 특히 몰드 수지(mold resin) 등이 사용된다. 칩을 봉지하는 것이 항상 필요한 것은 아니지만, 그 봉지는 패키지의 기계적인 강도를 향상시키고, 칩 내에서 발생된 열을 방출시키고, 인접한 회로들로부터 전자기적인 노이즈들을 차폐시키는데 몇몇 이점들을 제공한다.
본 실시예 모드에서, 금속막(501)의 재료용으로 텅스텐이 사용되지만, 본 발명은 이에 제한되지 않는다. 재료의 표면 위에 형성함으로써 그리고 금속 산화막(503)을 결정화함으로써 기판이 분리될 수 있게 하는 금속들, 예컨대 W, TiN, WN, Mo 등을 포함하는한 임의의 재료가 사용될 수 있다. 금속막으로서 이들 합금들을 사용하는 경우에, 결정화를 위한 열처리를 위한 최적 온도는 금속막의 조성비에 따라 다르다. 실제에 기초하여, 열처리는 반도체 소자를 제조하는 공정에 악영향을 끼치지 않는 온도에서 실행될 수 있으며, 선택 범위들은 금속막의 조성비를 조절함으로써 제한되기 어려워진다.
본 실시예 모드에서, 하나의 칩이 하나의 패키지에 실장되는 CSP가 예로서 설명되었지만, 본 발명은 이에 제한되지 않는다. 복수의 칩들이 서로 병렬로 실장되거나 그들을 스택하여 실장되는 MCP이 채택될 수 있다.
제 1 및 제 2 레이저광은 본 실시예 모드에서 설명된 방사를 위한 조건들에 제한되지 않는다.
예를 들면, 제 1 레이저광을 생성하기 위해, 4W의 출력전력들, 2mJ/p의 1 펄스 에너지, TEM00모드, 532nm의 제 2 고조파, 1kHz의 펄스 주파수, 및 30ns의 펄스 폭들을 갖는 YAG 레이저가 사용될 수 있다. 또한, 제 1 레이저광을 생성하기 위해, 5W의 출력전력들, 0.252mJ/p의 1 펄스 에너지, TEM00모드, 355nm의 제 3 고조파, 20kHz의 발진 주파수, 및 30ns의 펄스 폭들을 갖는 YVO4레이저가 사용될 수 있다. 또한, 제 1 레이저광을 생성하기 위해, 3.5W의 출력전력들, 0.233mJ/p의 1 펄스 에너지, TEM00모드, 266nm의 제 4 고조파, 15kHz의 발진 주파수, 및 30ns의 펄스 폭들을 갖는 YAG 레이저가 사용될 수 있다.
제 2 레이저광을 생성하기 위해, 500W의 출력 전력들과 1.064㎛의 기본파장을 갖는 Nd: YAG 레이저가 사용될 수 있다. 또한, 예컨대, 제 2 레이저광을 생성하기 위해, 2000W의 출력 전력들과 1.064㎛의 기존파장을 갖는 YAG 레이저가 사용될 수 있다.
스캐닝 방향에 대해 수직인 빔 스폿의 폭이 칩을 형성하기에 충분히 확보될 수 있다면, 제 1 레이저광은 연속 발진일 수 있다. 제 1 레이저광이 펄스 발진 대신에 연속 발진인 경우에, 각 칩은 제 1 레이저광의 스캐닝 방향에 대해 수직인 빔 스폿의 폭들 내에 고정되도록 형성된다. 칩을 형성하기에 충분한 스캐닝 방향에 대해 수직인 빔 스폿의 폭을 확보하기 위해서, 복수의 제 1 레이저광들의 복수의 빔 스폿들은 하나의 빔 스폿을 형성하기 위해 서로 겹쳐질 수 있다.
결정화 공정은 레이저광을 사용하여 결정화 전에 실행될 수 있다. 촉매원소로서, 여기에서는 니켈(Ni)이 사용되지만, 게르마늄(Ge), 철(Fe), 팔라듐(Pa), 주석(Sn), 납(Pb), 코발트(Co), 백금(Pt), 구리(Cu), 금(Au) 등이 사용될 수 있다. 레이저광을 사용하는 결정화 공정이 촉매원소를 사용하는 결정화 공정 후에 실행되는 경우, 촉매원소를 사용한 결정화 공정에 의해 형성된 촉매들은 기판 근처의 면에서 용융되지 않거나 잔존하게 되어, 반도체막은 남겨진 촉매들로 형성된 촉매 핵(crystal nucleus) 주변에서 결정화된다. 이에 따라, 반도체막은 기판에서 반도체막 표면 방향으로 균일하게 결정화되어, 반도체막의 결정화가 향상될 수 있으며, 레이저광을 이용한 결정화 후에 반도체막의 거친 표면이 방지될 수 있다. 그러므로, 후속 공정에서 형성되는, 전형적으로 TFT들인 반도체 소자의 특성 변화들이 방지될 수 있으며, OFF전류가 감소될 수 있다.
또한, 결정화는 촉매원소들을 첨가하고 열처리에 의한 결정성을 촉진시킨 후에 레이저광 조사에 의해 향상될 수 있다. 또는, 열처리가 생략될 수 있다. 특히, 결정화는 촉매 원소들을 첨가한 후 열처리 대신에 레이저광 조사에 의해 향상될 수 있다.
칩의 두께는 반도체 소자 자체의 두께뿐만 아니라 금속 산화막과 반도체 소자 사이에 형성된 절연막, 반도체를 덮기 위한 층간 절연막, 및 패드의 두께들을 가리킨다. 범프의 두께는 가리키지 않는다.
[실시예 모드2]
본 발명에 따른 패키지를 제조하는데 사용되는 레이저 조사 장치의 구조가 도 4a 및 4b를 참조하여 설명된다.
참조번호 201은 펄스 레이저 발진기를 나타내며, 본 발명에서는 6W의 전력에 이르는 YLF가 사용된다. 레이저 발진기(201)는 비선형 광학 소자에 의해 TEM00의 발진 모드에서 제 2 고조파로 전환된다. 제 2 고조파가, 배제되는 것은 아니지만, 바람직하게는, 높은 고조파들에 비하여 에너지 효율에 있어 양호하므로 본 실시예에서 사용된다. 그것의 펄스 주파수는 1kHz이고 펄스 폭은 대략 60ns이다. 대략 6W의 출력 전력들에 이르는 고체 레이저가 본 실시예 모드에서 사용되지만, 예컨대, XeCl 엑시머 레이저 등의 300W의 출력 전력들일 수 있는 레이저광이 사용될 수 있다.
선형 광학 소자로서, KTP(KTiOPO4), BBO(ß-BaB204), LBO(LiB3O5), CLBO(CsLiB6O10), GdYCOB(YCa4O(BO3)3), KDP(KD2PO4), KB5, LiNbO3, Ba2NaNb5O15등과 같은 수정들이 사용될 수 있다. 기본파에서 고조파들로의 전환 효율은 LBO, BBO, KDP, KTP, KB5, CLBO 등을 사용하여 증가될 수 있다.
레이저 발진기(201)로부터 생성된 제 1 레이저광은 레이저광이 일반적으로 수평 방향으로 방출되므로, 반사 미러(202)에 의해 입사각이 θ1이 되도록 그것의 이동방향이 전환된다. 본 실시예 모드에서, θ1의 각도는 21°이다. 이동 방향이 전환된 제 1 레이저광은 렌즈들(203)로 빔 스폿을 처리함으로써 피처리물(subject:204)에 조사된다. 도 4a와 4b에서, 모양을 제어하기 위한 광학 시스템과 제 1 레이저광의 빔 스폿의 위치는 반사 미러(202)와 렌즈들(203)에 대응한다.
도 4a와 4b에 도시된 바와 같이, 평면 오목 원통형 렌즈(plane-concave cylindrical lens: 203a)와 평면-볼록 원통형 렌즈(203b)는 렌즈들(203)로서 사용된다. 평면-오목 원통형 렌즈(203a)는 10mm의 곡률 반경과 2mm의 두께를 가지며, 이동 방향이 광학 축으로 고려되는 경우에 광학 축을 따라 피처리물(204)의 표면으로부터 29mm의 위치에 배치된다. 평면-오목 원통형 렌즈(203a)는 피처리물(204)에 들어가는 제 1 레이저광의 입사 평면에 대해 수직이다.
평면-볼록 원통형 렌즈(203b)는 15mm의 곡률 반경과 2mm의 두께를 가지며, 광학 축을 따라 피처리물(204)로부터 24mm의 위치에 배치된다. 평면-볼록 원통형 렌즈(203b)의 버스 바(bus bar)는 피처리물(204)에 들어가는 제 1 레이저광의 입사 평면에 평행하다.
이에 따라, 크기가 3mm x 0.2mm인 제 1 빔 스폿이 피처리물(204) 상에 형성된다.
참조번호 210은 2kW의 출력 전력에 이르는 Nd: YAG 레이저를 사용하는 CW 레이저 발진기를 나타낸다. 레이저 발진기(210)로부터 생성된 제 2 레이저광은 φ300㎛의 파이버 옵틱(fiber optic: 211) 에 전송된다. 파이버 옵틱(211)은 본 실시예 모드에서 수직 방향에 대해 사출구(exit wound)의 각도(θ2)가 45가 되는 위치에 배치된다. 파이버 옵틱(211)의 사출구는 레이저 발진기(210)로부터 조사된 제 2 레이저 광의 광학 축을 따라 피처리물(204)로부터 105mm의 위치에 배치된다. 광학 축은입사 평면 내에 포함된다.
파이버 옵틱(211)으로부터 출사된 제 2 레이저광은 렌즈(212)에 의해 빔 스폿의 모양을 처리함으로써 피처리물(204)의 표면에 조사된다. 도 4a 및 4b에 도시된 바와 같이, 파이버 옵틱(211) 및 렌즈(212)는 제 2 레이저광의 빔 스폿의 위치와 모양을 제어하기 위한 광학 시스템에 대응한다. 도 4a와 4b에서, 평면-볼록 원통형 렌즈(212a)와 평면-볼록 원통형 렌즈(212b)는 렌즈들(213)로서 사용된다.
평면-볼록 원통형 렌즈(212a)는 15mm의 곡률 반경과 4mm의 두께를 가지며, 제 2 레이저광의 광학 축을 따라 피처리물(204)의 표면으로부터 85mm의 위치에 배치된다. 평면-볼록 원통형 렌즈(212a)의 버스 라인의 방향은 입사 평면에 대해 수직이다. 평면-볼록 원통형 렌즈(212b)는 10mm의 곡률 반경과 2mm의 두께를 가지며, 제 2 레이저광의 광학 축을 따라 피처리물(204)의 표면으로부터 25mm의 위치에 배치된다.
이에 따라, 크기가 3mm x 0.1mm의 제 2 빔 스폿이 피처리물(204) 상에 형성된다.
본 실시예 모드에서, 반도체막이 피처리물(204)로서 침착되는 기판은 수평면과 평행하도록 제공된다. 반도체막은 예컨대, 글래스 기판의 표면 위에 침착된다. 침착된 기판은 0.7mm의 두께를 갖는 유리 기판이며, 레이저 조사 동안 기판이 떨어지지 않도록 하기 위해 흡수 스테이지(absorption:207)에 고정된다. 흡수 스테이지(207)는 X축용의 단일축 로봇(uniaxial robot: 208)과 Y축용의 단일축 로봇(209)에 의해 피처리물(204)에 평행면 내에서 XY 방향들로 이동할 수 있다.
레이저광에 대해 투명한 기판 위에 침착된 반도체막을 어닐링하는 경우에, 레이저광의 균일한 조사를 달성하기 위해서는, 조사된 표면에 수직으로서 그리고 레이저광의 모양이 직사각형이라 하면, 긴 측 또는 짧은 측을 포함하는 것으로서, 입사 평면을 정의하는 경우에 레이저광의 입사각 "φ"이 φ≥arctan(W/2d)의 부등식을 만족하는 것이 바람직하다. 부등식에서, "W"는 입사 평면에 포함된 긴 측 또는 짧은 측의 길이이고, "d"는 조사된 표면에 위치되는 레이저광에 대해 투명한 기판의 두께이다. 복수의 레이저광들을 사용하는 경우에, 부등식은 복수의 레이저광들 각각에 대해서 만족할 필요가 있다. 입가 평면 상에 레이저광의 트랙(track)이 존재하지 않는 경우에, "φ"가 입사 평면에 레이저광의 투사된 트랙의 입사각으로서 결정된다는 것에 유의하자. 레이저광이 φ의 입사각으로 입사될 때, 기판의 후면으로부터 반사된 광과 간섭을 일으키는 기판의 표면으로부터 반사된 광이 없이 균일하게 레이저광을 조사하는 것이 가능하다. 상기의 이론은 기판의 굴절률이 1이라고 가정하여 고려된 것이다. 실제로, 기판의 굴절률은 1.5의 굴절률의 값을 고려하여 부등식에 따라 계산된 각도보다 큰 계산된 값을 얻도록 거의 1.5이다. 하지만, 빔 스폿의 에너지 경감이 빔 스폿의 에지쪽에서 검출되므로, 에지 상에서의 간섭의 영향이 작으며, 간섭 경감의 충분한 영향들이 부등식에 따라 얻어질 수 있다. 상기 논의 및 부등식이 제 1 레이저광과 제 2 레이저광 각각에 대해 만족되는 것아 바람직하다. 하자만, 부등식이 극히 짧은 고유한 길이를 갖는 레이저들을 생성하는 엑시머 레이저에 대해 만족되지 않더라도 문제는 없다. φ의 상기 부등식은 기판이 레이저광에 대해 투명한 경우에만 적용된다.
일반적으로, 글래스 기판은 대략 1㎛의 파장을 갖는 기본파들 또는 녹색의 제 2 고조파들에 대해 투명하다. 부등식을 만족시키기 위해 본 실시예에서 사용되는 렌즈들에서, 평면-볼록 원통형 렌즈(203b)와 평면-볼록 원통형 렌즈(212b)는 입사 평면의 표면에 대해 수직 방향으로 이동하며, φ1과 φ2의 입사각들은 빔 스폿의 작은 축을 포함하는 피처리물(204)의 표면에 수직인 입사 평면에서 만들어진다. 이 경우에, 제 1 빔 스폿(206)의 입사각 φ1과 제 2 빔 스폿(206)의 입사각 φ2가 각각 10°과 5°이면, 간섭이 존재하지 않는다.
제 1 및 제 2 레이저광들은 바람직하게는 TEM00모드(단일 모드)에서 안정형 공진기(stable resonator)로부터 생성된다. TEM00모드의 경우에, 레이저광이 가우시안 강도 분포(Gaussian intensity distribution)를 가지며 양호한 집광성을 제공하므로, 빔 스폿의 처리가 보다 용이해 진다.
제 2 빔 스폿(205)은 Y 축 로봇(209)을 사용함으로써 작은 축 방향으로 피처리물(204)(반도제막이 침착되는 기판)을 스캔한다. 각각의 레이저 발진기(201,202)의 출력들은 특정 값들이다. 피처리물(204)의 스캔을 실행함으로써, 제 1 빔 스폿(206)과 제 2 빔 스폿(205)은 피처리물(204)의 표면을 상대적으로 스캔한다.
반도체막에 대해 CW 제 2 레이저광의 흡수 계수는 제 1 빔 스폿(206)이 방출되는 영역 내에서 반도체막을 용융함으로써 급격히 증가된다. 그러므로, 스캐닝 방향에서 성장된 단결정 그레인은 스캐닝 방향으로 확장하는 제 2 빔 스폿(205)의 길이 축에 대응하여 1 내지 2mm의 영역에서 포장하는(paving) 것과 같이 형성된다.
반도체막에서, 제 1 빔 스폿(206)과 제 2 빔 스폿(205)이 서로 겹쳐지도록 조사되는 영역은 흡수 계수가 제 2 고조파의 제 1 레이저광에 의해 증가되는 상태에서 기본파의 제 1 레이저광에 의해 유지된다. 그러므로, 제 2 고조파의 제 1 레이저광의 조사가 중단되는 경우에, 반도체막이 용융되고 흡수 계수가 증가되는 상태는 기본파의 제 1 레이저광에 의해 유지된다. 그러므로, 제 2 고조파의 제 1 레이저광의 조사를 중단한 후에, 용융되고 그것의 흡수 계수가 증가된 영역이 스캐닝에 의해 한 방향으로 어떤 거리로 이동될 수 있어, 스캐닝 방향으로 성장된 단결정 그레인들이 형성된다. 또한, 제 2 고조파의 제 1 레이저광은 바람직하게는 스캐닝 과정에서 그것의 흡수 계수가 증가되는 영역을 계속 유지하기 위한 에너지를 보충하기 위해 조사된다.
제 1 빔 스폿(206)과 제 2 빔 스폿(205)의 적절한 스캐닝 속도들은 수 내지 수백 cm/s이며, 여기에서는, 스캐닝 속도가 50cm/s이다.
스캐닝 방향으로 성장된 결정 그레인들이 양호한 결정성을 가지며 제 2 레이저광으로 조사된다. 그러므로, TFT의 형성 채널 영역에 대해 상기 영역에 사용함으로써 극히 높은 전기 이동동와 온 전류(on current)가 기대될 수 있다. 하지만, 반도체막 내에서 이러한 높은 결정성을 필요로 하지 않는 일부 영역들이 존재하는 경우, 레이저광들을 조사되지 않는 것이 가능하다. 또한, 레이저광은 높은 스캐닝 속도와 같이 높은 결정성이 얻어지지 않는 조건들 하에서 조사될 수 있다. 예를 들면, 레이저광이 대략 2m/s로 스캔하는 경우에, 비정질 실리콘막이 결정화될 수 있지만, 상술한 바와 같이, 스캐닝 방향으로 일정하게 결정화되는 영역이 거의 형성되지 않는다. 또한, 수율이 스캐닝 속도를 높임으로써 추가적으로 개선될 수 있다.
본 발명에 따른 레이저 조사 시스템의 광학 시스템은 본 실시예 모드에서 설명된 구조에 제한되지 않는다.
[실시예 모드3]
제 1 기판 위에 복수의 칩들을 동시에 제조하는 경우에, 칩들은 패키지 완성 전에 디이싱(dicing)함으로써 서로 분리될 필요가 있다. 디이싱 타이밍이 본 실시예 모드에서 설명된다.
도 8은 패키지의 제조 공정을 보여주기 위한 흐름도의 예를 도시한다. 배선 본딩에서 그리고 플립 칩에서, 집적회로에 대해 전기적인 상호접속들을 위한 단자로서 기능하는 패드들의 위치들은 서로 다르다. 도 8에서, 소자를 형성 한 후 패드가 형성되는 흐름도의 시퀀스는 실선으로 나타내지고, 소자 형성 전에 패드가 형성되는 흐름도의 시퀀스는 점선으로 나타내진다.
소자 형성 후에 패드가 형성되는 경우가 이하에서 설명된다. 첫 번째로, 금속막이 제 1 기판 위에 형성되고, 금속막의 표면은 산화되고, 그후에 금속 산화막이 형성된다. 두 번째로, 절연막이 금속 산화막 위에 형성되고, 소자(반도체 소자)를 형성하는 공정이 개시된다. 본 발명에서, 반도체막의 레이저 결정화는 소자를 형성하기 위한 공정에서 실행된다. 레이저 결정화는 이미 설명되었으므로 여기에서는 추가적으로 설명하지 않는다. 패드는 소자를 형성하고, 집적회로를 완성한 후에 형성된다. 계속해서, 보호층이 소자와 패드를 덮기 위해서 제조되고, 제 2 기판이보호층의 측 위에 부착되고, 그후에, 제 기판이 제 1 기판의 측 위에 부착된다. 그후, 제 1 및 제 3 기판들은 소자로부터 분리된다(벗겨진다). 그후에, 제 2 기판 위에 부착된 소자는 인터포저 상에 실장되고, 제 2 기판과 보호층이 제거되고, 패키지를 완성하기 위해 소자는 본딩되고 봉지(seal)된다.
이 경우에, 패드가 소자를 통해 인터포저의 반대측에 있으므로, 배선 본딩이 인터포저와 칩을 본딩하는 방식으로서 채택될 수 있다. 배선 본딩을 채택하는 경우에, 인터포저와 칩은 칩을 실장하고 제 2 기판을 제거한 후 본딩된다. 이 경우에, 칩들은 바람직하게는 제 1 및 제 3 기판을 분리한 후, 그리고 도 9a에 도시된 바와 같이 칩을 실장하기 전에 디이싱된다.
패드가 소자를 형성하기 전에 형성되는 경우가 이하에서 설명된다. 첫 번째로, 금속막이 제 1 기판 위에 제조되고, 금속막의 표면이 산화되고, 그후, 금속 산화막이 제조된다. 두 번째로, 절연막이 금속 산화막 위에 제조되고, 패드가 형성된다. 그후에, 소자(반도체 소자)를 형성하기 위한 공정이 개시된다. 소자 및 패드는 그들 사이에 또 다른 절연막을 제조함으로써 그리고 접촉 홀들을 형성함으로써 서로 전기적으로 접속될 수 있다. 또한, 소자 및 패드는 하나의 절연막 위에 자신들을 형성함으로써 접촉 홀들 없이 서로 전기적으로 접촉될 수 있다. 보호층이 소자를 형성하고 집적 회로를 완성한 후 상기 소자를 덮기 위해 형성된다. 제 2 기판이 보호층의 측 위에 부착되고, 제 3 기판이 제 1 기판의 측 위에 부착된다. 그후, 제 1 및 제 3 기판들은 상기 소자로부터 분리된다(벗겨진다). 플립 칩은 패드가 소자와 인터포저 사이에 형성되므로 인터포저와 칩을 본딩하는 방식으로 채택될 수 있다. 그러므로, 범프는 절연막을 부분적으로 에칭시킴으로써 패드를 노출시킨 후에 패드 위에 형성된다. 정렬(alignment)용으로 사용되는 마커(marker)는 바람직하게는 소자를 형성하는 동안 반도체막을 사용함으로써 형성된다. 그후, 제 2 기판 위에 부착된 소자가 인터포저 상에 실장되고, 범프에 의해 본딩되고, 그후, 제 2 기판과 보호층이 제거되고, 그후, 소자는 패키지로서 완성되도록 봉지된다.
이 경우에, 칩들은 바람직하게는 제 1 및 제 3 기판들을 분리하고 도 9a에 도시된 바와 같이 실장 전에 디이싱된다. 또한, 도 9a에 도시된 바와 같이, 칩들은 범프를 형성하기 전 또는 후에 디이싱될 수 있다. 디이싱은 도 9b에 도시된 바와 같이 실장 후, 제 2 기판을 분리하기 전에 실행될 수 있고, 또는 도 9c에 도시된 바와 같이 제 2 기판을 분리 한 후에 실행될 수 있다.
상기 설명은 하나의 인터포저 상에 하나의 칩만을 실장하는 전제에 기초하며, 그에 제한되지 않는다. 서로 하나의 제 1 기판 위에 형성된 칩들을 스택하는 경우에, 칩들은 바람직하게는 도 9a에 도시된 바와 같이 실장 전에 디이싱된다. 각각의 칩은 제 2 기판 아래의 칩으로부터 제 2 기판을 분리한 후에 연속해서 실장된다.
서로 다른 제 1 기판들 위에 서로 개별적으로 형성된 칩들을 스택하는 경우에, 인터포저 상에 가장 먼저 실장되는 칩들은 도 9a에 도시된 타이밍에 부가하여, 도 9b와 9c에 도시된 타이밍에 디이싱될 수 있다. 또한, 이 경우에, 각각의 칩은 제 2 기판 아래의 칩으로부터 제 2 기판을 분리한 후에 연속하여 실장된다.
패드를 형성하는 공정과 반도체 소자를 형성하는 공정은 항상 명확하게 분리될 수는 없다. 예를 들면, 반도체 소자로서 상부 게이트 TFT를 이용하고 TFT의 게이트 전극의 동일한 공정에 의해 패드를 형성하는 경우에, 패드를 형성하기 위한 공정은 반도체 소자를 형성하기 위한 공정에 포함된다. 이러한 경우에, 디이싱을 위한 적절한 타이밍은 패드(또는 범프)가 인터포저의 측 방향으로 노출되거나 또는 인터포저 상의 칩을 실장하는 동안 인터포저의 측의 반대 방향으로 노출된다는 사실에 의해 결정된다. 그러므로, 전자의 경우에, 칩들은 소자를 형성하기 전에 패드들 형성하는 경우와 동일한 타이밍에서 디이싱될 수 있다. 후자의 경우에, 칩들은 소자를 형성 한 후 패드를 형성하는 경우와 동일한 타이밍에 디이싱될 수 있다.
[실시예 모드 4]
인터포저와 칩의 전기적인 상호접속의 방식이 본 실시예 모드에서 설명된다.
도 10a는 칩이 배선 본딩에 의해 인터포저에 접속되는 패키지의 비스듬한 투사 단면도이다. 참조번호 301은 인터포저를 나타내고, 302는 칩을, 그리고 303은 몰드 수지층(mold resin layer)을 나타낸다. 칩(302)은 실장 동안 사용되는 접착체(304)에 의해 인터포저 상에 실장된다.
도 10a에 도시된 인터포저(301)는 솔더 볼(305)이 제공되는 볼 그리드 어레이 타입(ball grid array type)이다. 솔더 볼(305)은 칩(302)에 대해 반대측에 인터포저(301)에 부착된다. 인터포저(301)가 제공되는 배선(306)은 인터포저(301)가 제공되는 접촉 홀을 통해 솔더 볼(305)에 전기적으로 접속된다.
본 실시예 모드에서, 솔더 볼(305)에 칩을 전기적으로 접속시키기 위한배선(306)은 인터포저의 칩이 실장되는 표면 위에 제공되지만, 본 발명에서 사용되는 인터포저는 이에 제한되지 않는다. 예를 들면, 배선은 인터포저 내에서 다층 구조를 갖도록 형성될 수 있다.
도 10a에 도시된 바와 같이, 칩(302)과 배선(306)은 배선(307)에 전기적으로 접속된다. 도 10b는 도 10a에 도시된 패키지의 단면도이다. 칩(302)에는 반도체 소자(309)가 제공된다. 그리고, 패드(308)는 인터포저(301)에 대해 반대측에 부착된다. 패드(308)는 인터포저(301)에 제공된 배선에 의해 반도체 소자(309)와 배선(307)에 전기적으로 접속된다.
참조번호 310은 인쇄된 배선 보드의 일부를 나타내고, 311은 인쇄된 배선 보드에 제공되는 전극 또는 배선을 나타낸다. 배선(306)은 솔더 볼(305)을 통해 인쇄된 배선 보드(310)에 제공된 전극(311) 또는 배선에 접속된다. 솔더 볼(305)과 배선 또는 전극(311)을 접속시키는 방식은 열압착(thermocompression) 또는 초음파 진동을 부가한 열압착과 같은 다양한 방법들을 사용할 수 있다. 언더 파일링(under filing)은 열압착 후에 솔더 볼들 간의 간격들(gaps)을 채우거나, 패키지 내에서 발생된 열의 열적인 확산의 계수와 접속 부분의 기계적인 강도를 향상시키기 위해 사용될 수 있다. 언더 파일링은, 항상 사용될 필요가 있는 것은 아니지만, 인터포저와 칩의 열팽창의 부적합한 계수에 의해 야기되는 스트레스(stress)로 인해 불량한 전기 접속을 방지할 수 있다. 초음파 진동이 부가된 열압착에 의한 본딩의 경우는, 열압착만에 의한 본딩의 경우에 비해 불량한 전기 접속이 방지될 수 있다. 특히, 접속을 위한 범프들이 대략 300 이상인 경우에 이로운 효과들을 갖는다.
도 10c는 칩이 플립 칩에 의한 인터포저에 접속되는 패키지의 단면도이다. 도 10c에 도시된 패키지에서, 칩(322)에는 솔더 볼(327)이 제공된다. 솔더 볼(327)은 인터포저(321)의 측에서 칩(322)에 제공되고, 칩(322)에 제공된 패드(328)에 접속된다. 칩(322)이 제공된 반도체 소자(329)는 패드(328)에 접속된다. 반도체 소자(329)로서 TFT를 사용하는 경우에, 패드(328)는 TFT의 게이트 전극을 형성하기 위해 사용되는 도전막으로 형성될 수 있다.
솔더 볼(327)은 인터포저(321)에 제공되는 배선(326)에 접속된다. 도 10c에서, 언더 파일링(324)은 솔더 볼들(327) 간의 갭들을 채우도록 형성된다. 솔더 볼(325)은 인터포저(321) 위에 실장된 칩(322)의 반대측에서 인터포저(321)에 제공된다. 인터포저(321)에 제공되는 배선(326)은 인터포저(325)에 제공된 접촉 홀을 통해 솔더 볼에 전기적으로 접속된다.
패드들간의 피치가 비교적 넓게 유지될 수 있으므로 접속되는 패드들의 수가 증가된다 할지라도, 배선 본딩에 비하여 많은 수의 단자들을 갖는 칩들을 접속시키기에 플립 칩이 더 적합하다.
도 10d는 칩들이 플립 칩에 의해 스택되는 패키지의 단면도이다. 도 10d에 도시된 패키지에서, 두 개의 칩들(330,331)은 인터포저(333) 위에 스택된다. 인터포저(333)에 제공된 배선(335)은 솔더 볼(334)에 의해 칩(330)에 전기적으로 접속된다. 칩(330) 및 칩(331)은 솔더 볼(332)에 의해 서로 전기적으로 접속된다.
도 10a 내지 10d에 도시된 패키지들은 볼 그리드 어레이 인터포저들을 사용하지만, 본 발명은 이에 제한되지 않는다. 단자들이 에지 부분에 배열되는 리드프레임 인터포저가 사용될 수 있다. 도 11은 리드프레임 인터포저를 사용하는 패키지의 비스듬한 단면 투사도이다.
도 11에 도시된 패키지에서, 칩(351)은 배선 본딩에 의해 인터포저(350) 위의 단자(351)에 접속된다. 단자(352)는 칩(351)이 실장되는 인터포저(350) 위에 제공된다. 칩(351)은 각각의 단자(352)의 일부를 노출시키기 위해 몰드 수지(353)에 의해 봉지될 수 있다.
도 12a는 스택된 칩들이 배선 본딩에 의해 서로 접속되는 패키지의 단면도이다. 도 12a에 도시된 바와 같이, 두 개의 칩들(360,361)은 인터포저(362) 위에 스택된다. 칩(360)은 인터포저(362)와 배선(364)에 제공되는 배선(363)에 의해 칩(361)에 전기적으로 접속된다. 칩(361)은 인터포저(362)와 배선(365)에 제공된 배선(363)에 의해 칩(360)에 전기적으로 접속된다.
도 12a에서, 칩(360)과 칩(361)이 인터포저(362)에 제공된 배선들을 통해 접속되고, 칩들은 배선들에 의해 서로 접속된다.
도 12b는 패키지들을 스택하는 예를 보여준다. 도 12b에 도시된 바와 같이, 칩들이 실장된 패키지들(370,371)은 솔더 볼(372)에 의해 서로 전기적으로 접속되고, 스택된다.
칩들이 하나의 인터포저 위에 스택되고 실장되는 경우와 패키지들이 서로 스택되는 경우를 비교하면, 전자는 전체 패키지 크기를 줄이는 이점을 갖는다. 한편, 후자는 패키지를 전기적으로 검사하여 스택될 양호한 제품을 선택할 수 있으므로 수율을 개선하는 이점을 갖는다.
본 발명에 따른 패키지에서, 칩들은 배선 본딩과 플립 칩을 조합함으로써 본딩될 수 있다. 또한, 칩들은 칩들을 스택하는 대신에 평행하게 단일 칩과 스택된 칩들을 배치함으로써 본딩될 수 있다.
[실시예 모드 5]
칩들을 스택하는 방식의 예가 본 실시예 모드에서 상세히 설명된다. 실시예 모드 1에서 설명된 제조 방법에 따라, 칩들은 도 7b에 도시된 제 1 층 칩(first-layered chip)을 스택할 때까지 스택된다.
제 2 층 칩은 도 5에 도시된 상태까지 실시예 모드 1에 설명된 제조 방법에 따라 제조된다. 그후에, 도 13a에 도시된 바와 같이, 범프(621)가 패드(620) 위에 형성된다. 본 실시예 모드에서, 초음파 진동이 부가된 열압착에 의해 칩들을 접속하는 예가 개시되므로, 구형 범프(spherical bump) 대신에 프로젝션(projection)을 갖춘 범프가 사용된다.
도 13b에 도시된 바와 같이, 언더 파일링(623)은 제 1 층 칩의 패드(622)를 덮도록 코팅된다. 도 13a에 도시된 제 2 층 칩은 범프(621)가 패드(622)와 마주하도록 제 1 층 칩의 패드(622)에 압축하여 본딩된다. 본 실시예 모드에서, 범프(621)는 제 2 층 칩에 초음파 진동들을 전달시킴으로써 패드(622)에 압축하여 본딩된다. 패드(622)의 프로젝션은 언더 파일링(623)으로 파고 들어감으로써 패드(622)에 도달하고, 압축되어 평평하게 되고, 그후에 패드(622)에 본딩된다.
칩들 간의 접착성은 특히, 열처리 또는 UV광을 조사하여, 언더 파일링을 회복함으로써 향상된다. 다음으로, 실시예 모드 1에 도시된 바와 같이, 금속 산화막(624)이 결정화된다, 결정화에 의해, 금속 산화막(624)은 약함(brittleness)이 개선될 수 있도록 그레인 경계(grain boundary)에서 균열되기 쉽다. 본 실시예 모드에서, 금속 산화막(624)은 대략 0.5 내지 5시간 동안 420 내지 550℃에서 열처리함으로써 결정화된다.
도 14a에 도시된 바와 같이, 제 3 기판(638)은 양면 테이프(625)로써 제 1 기판(626) 위에 부착된다. 그후에, 도 14b에 도시된 바와 같이, 제 1 기판(626)은 금속 산화막(624)을 쪼갬으로써 제 2 층 칩(628)으로부터 분리된다.
상기 구조에 따라, 제 1 층 칩(629)과 제 2 층 칩(628)은 서로 전기적으로 접속되도록 스택될 수 있다.
실시예
도 15a는 본 발명에 따른 전자기기들 중 하나인 셀룰러 폰을 취한 전자기기에서 패키지가 실제로 설치된 상태를 보여준다.
제어기(801), CPU(802), 메모리(811), 전원 회로(803), 음성 처리회로(829), 및 송수신 회로(804)가 인쇄된 배선 보드(812) 상에 실장되고, 저항, 버퍼, 커패시터 등과 같은 소자들이 도 15a에 도시된 셀룰러 폰의 모듈에 실장된다. 패널(800)은 FPC에 의해 인쇄된 배선 보드(812) 상에 실장된다. 화소부(805), 화소부(805)용의 화소들을 선택하기 위한 스캐닝 라인 구동회로(806), 및 선택된 화소들에 비디오 신호를 공급하기 위한 신호 라인 구동회로(807)가 패널(800) 상에 실장된다.
전원 전압, 키보드 등으로부터 인쇄된 배선 보드(812)에 입력된 다양한 신호들은 인쇄된 배선 보드를 위한 복수의 입력 단자들이 제공된 인터페이스(I/F)부(809)를 통해 공급된다. 또한, 인쇄된 배선 보드와 안테나 사이에서 신호를 송수신하기 위한 안테나(810)용의 포트가 인쇄된 배선 보드(812)에 제공된다.
본 실시예에서, 인쇄된 배선 보드(812)가 FPC에 의해 패널(800)에 설치되었지만, 이에 제한되지 않는다. 제어기(801), 음성 처리회로(829), 메모리(811), CPU(802), 또는 전원 회로(803)는 COG(Chip On Glass)에 의해 패널(800)에 직접 설치될 수 있다.
인쇄된 배선 보드(812)에 의해, 저항 또는 리드 배선들(lead wirings) 사이에 형성된 배선이나 커패시터와 같은 것은 전원 전압 또는 신호의 간섭을 일으키거나, 신호들의 상승을 둔감하게 할 수 있다. 이때, 커패시터 소자, 버퍼 등과 같은 다양한 소자들이 인쇄된 배선 보드(8112)에 제공되어, 전력 전압 또는 신호의 간섭 및 신호들의 상승 둔감을 방지한다.
도 15b는 도 15a에 도시된 모듈의 블록도이다.
본 실시예에서, VRAM(832), DRAM(825), 플래쉬 메모리(826) 등은 메모리(811)로서 포함된다. 패널 상에 디스플레이 하기 위한 이미지 데이터는 VRAM(832)에 기억되고, 이미지 데이터 또는 음성 데이터는 DRAM(825)에 기억되고, 다양한 프로그램들은 플래쉬 메모리에 기억된다.
패널(800), 제어기(801), CPU(802), 음성 처리회로(829), 메모리(811), 송수신 회로(804), 및 전원 전압은 전원 회로(803)에서 발생된다. 전류원에는 패널의 명세(specification)에 의존하는 전원 회로(803)가 제공될 수 있다.
제어 신호 생성 회로(820), 디코더(821), 레지스터(822), 연산 회로(823), RAM(824), CPU용의 인터페이스(835) 등이 CPU(802)에 제공된다. 인터페이스(835)를 통해 CPU(802)에 입력된 다양한 신호들은 일단 레지스터(822)에 기억되고, 연산 회로(823)와 디코더(821)에 입력된다. 연산 회로(823)는 입력된 신호들에 기초하여 연산을 실행하고 다양한 명령들을 전송하기 위한 장소를 지정한다. 한편, 디코더(821)에 입력된 신호는 디코드되고 제어 신호 생성 회로(820)에 입력된다. 제어 신호 생성 회로(820)는 입력된 신호들에 기초하여 다양한 명령들을 포함하는 신호들을 생성하고, 연산 회로(823)에 의해 지정된 장소, 특히 메모리(811), 송수신 회로(804), 음성 처리회로(829), 및 제어기(801)에 신호들을 전달한다.
메모리(811), 송수신 회로(804), 음성 처리회로9829), 및 제어기(801)는 개별적으로 수신된 명령들에 따라 동작한다. 이하에서, 각각의 동작이 설명된다.
키보드(831)로부터 입력된 신호는 인터페이스(809)를 통해 인쇄된 배선 보드(812) 상에 실장된 CPU(802)에 전송된다. 제어 신호 생성 회로(820)에서, VRAM(832)에 기억된 이미지 데이터는 키보드(831)로부터 전송된 신호에 따라 미리규정된 형태로 변환되어, 제어기(801)에 전송된다.
CPU(802)로부터 전송된 이미지 데이터는 제어기(801) 내의 패널에 따라 데이터 처리되고, 패널에 공급된다. 또한, 제어기(801)는 전원 전압(803)으로부터 입력된 전력 공급 전압 또는 CPU로부터 입력된 다양한 신호들에 기초하여, Hsync 신호,Vsync 신호, 클록 신호(CLK), 및 교류 전압(AC Con)을 생성하고, 패널에 이들 신호들을 공급한다.
송수신 회로(804)에서, 전파로서 안테나(833)에 그리고 안테나(833)로부터 송수신되는 신호가 처리되고, 특히, 절연체, 대역통과 필터, VOC(Voltage Controlled Oscillator), LPF(Low Pass Filter), 결합기(coupler) 및 밸런(balun)과 같은 고주파 회로가 포함된다. 송수신 회로(804)에 그리고 송수신 회로(804)로부터 송수신되는 신호들 중의 신호는 CPU(802)의 명령에 의해 음성 처리회로(829)에 전송된다.
CPU(802)의 명령에 의해 전송된 신호는 음성 처리 회로(829)의 음성 신호로 복조되어, 스피커(828)에 전송된다. 마이크로부터 전송된 음성 신호는 음성 처리 회로(829)의 명령에 의해 송수신 회로(804)에 전송된다.
제어기(801), CPU(802), 전원 회로(803), 음성 처리 회로(829), 및 메모리(811)가 본 발명에 따라 반도체 칩으로서 설치될 수 있다. 본 발명은 절연체, 대역통과 필터, VOC(Voltage Controlled Oscillator), LPF(Low Pass Filter), 결합기, 및 밸런과 같은 고주파 회로를 제외한 임의의 회로에 적용될 수 있다.
본 발명에 따라, 실리콘 웨이퍼보다 크고 저가의 글래스 기판이 사용될 수 있으며, 칩들은 높은 수율을 가지며 저가로 대량생산될 수 있어, 한 칩당 제조 단가가 급격히 감소될 수 있다. 또한, 기판이 반복해서 사용될 수 있어, 한 칩당 단가가 줄어들 수 있다.
칩이 균열들 또는 폴리싱 흔적들을 야기하는 백 그라인드 없이 총 5㎛, 바람직하게는, 2㎛와 같은 극히 얇은 막 두께를 갖도록 형성될 수 있다. 칩 두께의 변화들은 그것이 칩들 구성하기 위한 막 형성 중의 변경에 의존하므로, 기껏해야 대략 수백 ㎚이다. 그러므로, 칩 두께의 변화들은 백 그라인드로 인해 수 내지 수십 ㎛의 변화들에 비하여 급격히 감소될 수 있다.
전자기기에 대해 본 발명에 따른 패키지를 사용함으로써, 많은 칩들이 큰 회로 크기를 가질수록 큰 메모리 양이 전자기기의 제한된 용량에 설치될 수 있어, 전자기기는 많은 기능들을 가지며, 소형화될 수 있으며, 경량화될 수 있다. 특히, 소형화와 경량화가 휴대형 전자기기에 있어 강조되므로, 본 발명에 따른 패키지를 사용하는 것이 효과적이다.
본 발명에서, 기본파의 흡수 계수는 반도체막 내에 쉽게 흡수되며 가시광과 같거나 짧은 파장을 갖는 제 1 펄스 레이저광으로 조사되어 반도체막을 용융시킴으로써 향상될 수 있다. 펄스 방식의 제 1 레이저광을 생성함으로써, 빔 스폿을 위한 영역이 CW 레이저광에 비하여 극히 감소될 수 있다. 용융된 반도체막에는 제 2 레이저광이 조사되고, 그후에, 제 2 레이저광은 흡수 계수가 향상된 반도체막에 효과적으로 흡수된다. 이에 따라, 빔 스폿의 길이 축은 확장될 수 있으며, 레이저 결정화의 수율이 개선되며, 칩들을 형성하기 위한 설계 규칙의 자유도가 증가될 수 있다.
제 2 레이저광용의 기본파들을 사용함으로써, 기본파들을 고조파들로 변경하기 위한 비선형 광학 소자의 저항을 고려할 필요가 없어, 고조파들보다 극히 큰 출력 전력, 예컨대 100배 또는 그보다 큰 출력 전력을 달성할 수 있는 레이저가 제 2 레이저광으로 사용될 수 있다. 그러므로, 비선형 광학 소자의 변질로 인해 감소되는 비선형 광학 소자의 복잡한 유지(complicated maintenance)가 불필요하게 된다. 유지-자유(maintenance-free)의 상태를 장시간 동안 보유할 수 있는 고체 레이저(solid laser)의 이점이 이용될 수 있다.

Claims (19)

  1. 반도체 장치를 제조하기 위한 방법에 있어서,
    제 1 기판 위에 반도체막을 형성하는 단계와,
    결정화된 반도체막을 형성하기 위해 제 1 레이저광과 제 2 레이저광의 겹쳐진빔 스폿들(beam spots)을 상기 반도체막에 조사함으로써 상기 반도체막을 결정화하는 단계와,
    상기 결정화된 반도체막을 이용하여 반도체 소자를 형성하는 단계와,
    상기 반도체 소자 위에 제 2 기판을 본딩(bonding)하는 단계와,
    상기 반도체 소자로부터 상기 제 1 기판을 제거하는 단계와,
    상기 반도체 소자에 인터포저(interposer)를 본딩하는 단계와,
    상기 반도체 소자로부터 상기 제 2 기판을 제거하는 단계를 포함하는, 반도체 장치 제조 방법.
  2. 반도체 장치를 제조하기 위한 방법에 있어서,
    제 1 기판 위에 반도체막을 형성하는 단계와,
    결정화된 반도체막을 형성하기 위해 제 1 레이저광과 제 2 레이저광의 겹쳐진 빔 스폿들을 상기 반도체막에 조사함으로써 상기 반도체막을 결정화하는 단계와,
    상기 결정화된 반도체막을 이용하여 반도체 소자를 형성하는 단계와,
    상기 반도체 소자 위에 제 2 기판을 본딩하는 단계와,
    상기 반도체 소자로부터 상기 제 1 기판을 제거하는 단계와,
    상기 반도체 소자에 인터포저를 본딩하는 단계와,
    상기 반도체 소자로부터 상기 제 2 기판을 제거하는 단계와,
    상기 인터포저와 상기 반도체 소자를 전기적으로 접속시키는 단계를 포함하는, 반도체 장치 제조 방법.
  3. 반도체 장치를 제조하기 위한 방법에 있어서,
    제 1 기판 위에 반도체막을 형성하는 단계와,
    결정화된 반도체막을 형성하기 위해 제 1 레이저광과 제 2 레이저광의 겹쳐진 빔 스폿들을 상기 반도체막에 조사함으로써 상기 반도체막을 결정화하는 단계와,
    상기 결정화된 반도체막을 이용하여 반도체 소자를 형성하는 단계와,
    상기 반도체 소자 위에 제 2 기판을 본딩하는 단계와,
    상기 반도체 소자로부터 상기 제 1 기판을 제거하는 단계와,
    상기 반도체 소자에 인터포저를 전기적으로 접속시키는 단계와,
    상기 반도체 소자로부터 상기 제 2 기판을 제거하는 단계를 포함하는, 반도체 장치 제조 방법.
  4. 반도체 장치를 제조하기 위한 방법에 있어서,
    제 1 기판 표면쪽 위에 반도체막을 형성하는 단계와,
    결정화된 반도체막을 형성하기 위해 제 1 레이저광과 제 2 레이저광의 겹쳐진 빔 스폿들을 상기 반도체막에 조사함으로써 상기 반도체막을 결정화하는 단계와,
    상기 결정화된 반도체막을 이용하여 반도체 소자를 형성하는 단계와,
    상기 반도체 소자 위에 제 2 기판을 본딩하는 단계와,
    상기 제 1 기판의 이면(裏面) 쪽에 제 3 기판을 본딩하는 단계와,
    상기 반도체 소자로부터 상기 제 1 기판 및 상기 제 3 기판을 제거하는 단계와,
    상기 반도체 소자에 인터포저를 본딩하는 단계와,
    상기 반도체 소자로부터 상기 제 2 기판을 제거하는 단계와,
    상기 반도체 소자에 상기 인터포저를 전기적으로 접속시키는 단계를 포함하는, 반도체 장치 제조 방법.
  5. 반도체 장치를 제조하기 위한 방법에 있어서,
    제 1 기판 위에 반도체막을 형성하는 단계와,
    결정화된 반도체막을 형성하기 위해 제 1 레이저광과 제 2 레이저광의 겹쳐진 빔 스폿들을 상기 반도체막에 조사함으로써 상기 반도체막을 결정화하는 단계와,
    상기 결정화된 반도체막을 이용하여 복수의 반도체 소자들을 형성하는 단계와,
    상기 복수의 반도체 소자들 위에 제 2 기판을 본딩하는 단계와,
    상기 복수의 반도체 소자들로부터 상기 제 1 기판을 제거하는 단계와,
    상기 제 2 기판을 디이싱(dicing)하여 상기 복수의 반도체 소자들로부터 반도체 소자를 잘라내는 단계와,
    상기 반도체 소자에 인터포저를 본딩하는 단계와,
    상기 반도체 소자로부터 상기 제 2 기판을 제거하는 단계를 포함하는, 반도체 장치 제조 방법.
  6. 반도체 장치를 제조하기 위한 방법에 있어서,
    제 1 기판 위에 반도체막을 형성하는 단계와,
    결정화된 반도체막을 형성하기 위해 제 1 레이저광과 제 2 레이저광의 겹쳐진 빔 스폿들을 상기 반도체막에 조사함으로써 상기 반도체막을 결정화하는 단계와,
    상기 결정화된 반도체막을 이용하여 복수의 반도체 소자들을 형성하는 단계와,
    상기 복수의 반도체 소자들 위에 제 2 기판을 본딩하는 단계와,
    상기 복수의 반도체 소자들로부터 상기 제 1 기판을 제거하는 단계와,
    상기 복수의 반도체 소자들에 인터포저를 본딩하는 단계와,
    상기 제 2 기판과 상기 인터포저를 디이싱하여 상기 복수의 반도체 소자들로부터 반도체 소자를 잘라내는 단계와,
    상기 반도체 소자로부터 상기 제 2 기판을 제거하는 단계를 포함하는, 반도체 장치 제조 방법.
  7. 반도체 장치를 제조하기 위한 방법에 있어서,
    제 1 기판 위에 반도체막을 형성하는 단계와,
    결정화된 반도체막을 형성하기 위해 제 1 레이저광과 제 2 레이저광의 겹쳐진 빔 스폿들을 상기 반도체막에 조사함으로써 상기 반도체막을 결정화하는 단계와,
    상기 결정화된 반도체막을 이용하여 복수의 반도체 소자들을 형성하는 단계와,
    상기 복수의 반도체 소자들 위에 제 2 기판을 본딩하는 단계와,
    상기 복수의 반도체 소자들로부터 상기 제 1 기판을 제거하는 단계와,
    상기 복수의 반도체 소자들에 인터포저를 본딩하는 단계와,
    상기 복수의 반도체 소자들로부터 상기 제 2 기판을 제거하는 단계와,
    상기 인터포저를 디이싱하여 상기 복수의 반도체 소자들로부터 반도체 소자를 잘라내는 단계를 포함하는, 반도체 장치 제조 방법.
  8. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    금속막, 금속 산화막, 및 절연막이 상기 제 1 기판 및 상기 반도체막 사이에형성되는, 반도체 장치 제조 방법.
  9. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 제 1 레이저광은 펄스 레이저광(pulsed laser light)이고, 상기 제 2 레이저광은 CW 레이저광인, 반도체 장치 제조 방법.
  10. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 제 1 레이저광은 상기 반도체막에 대해 적어도 1×104cm-1의 흡수계수를 갖는 파장을 가지는, 반도체 장치 제조 방법.
  11. 제 8항에 있어서,
    열처리에 의하여 상기 금속 산화막을 결정화하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  12. 제 8항에 있어서,
    상기 반도체 소자를 형성하는 단계는 열처리에 의하여 상기 금속 산화막을 결정화하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  13. 제 8항에 있어서,
    상기 금속 산화막은 금속 막의 표면을 산화함으로써 형성되는, 반도체 장치 제조 방법.
  14. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 제 1 레이저광은 제 2 고조파 레이저광(second harmonic laser light)인, 반도체 장치 제조 방법.
  15. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 제 2 레이저광은 기본파 레이저광(fundamental wave laser light)인, 반도체 장치 제조 방법.
  16. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 제 1 레이저광과 상기 제 2 레이저광의 빔 스폿들은 상기 반도체막에 대해 상대적으로 이동하고, 상기 반도체 소자는 상기 제 1 레이저광과 상기 제 2 레이저광의 빔 스폿들의 이동 방향에 대해 수직 방향에서 상기 제 2 레이저광의 빔 스폿의 폭 내에 맞도록 형성되는, 반도체 장치 제조 방법.
  17. 제 16항에 있어서,
    상기 제 2 레이저광의 빔 스폿의 폭은 10mm 이상 50mm 이하인, 반도체 장치 제조 방법.
  18. 제 1항 내지 제 7항 중 어느 한 항에 따른 반도체 장치를 제조하기 위한 방법을 사용한 반도체 장치.
  19. 제 1항 내지 제 7항 중 어느 한 항에 따른 반도체 장치를 사용한 전자기기.
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