TWI330399B - Method for manufacturing semiconductor apparatus, and semiconductor apparatus and electric appliance - Google Patents

Method for manufacturing semiconductor apparatus, and semiconductor apparatus and electric appliance Download PDF

Info

Publication number
TWI330399B
TWI330399B TW092135435A TW92135435A TWI330399B TW I330399 B TWI330399 B TW I330399B TW 092135435 A TW092135435 A TW 092135435A TW 92135435 A TW92135435 A TW 92135435A TW I330399 B TWI330399 B TW I330399B
Authority
TW
Taiwan
Prior art keywords
semiconductor
laser
substrate
film
semiconductor film
Prior art date
Application number
TW092135435A
Other languages
English (en)
Other versions
TW200416967A (en
Inventor
Shunpei Yamazaki
Toru Takayama
Junya Maruyama
Yumiko Ohno
Koichiro Tanaka
Original Assignee
Semiconductor Energy Lab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Lab filed Critical Semiconductor Energy Lab
Publication of TW200416967A publication Critical patent/TW200416967A/zh
Application granted granted Critical
Publication of TWI330399B publication Critical patent/TWI330399B/zh

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B13/00—Single-crystal growth by zone-melting; Refining by zone-melting
    • C30B13/16—Heating of the molten zone
    • C30B13/22—Heating of the molten zone by irradiation or electric discharge
    • C30B13/24—Heating of the molten zone by irradiation or electric discharge using electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02491—Conductive materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02678—Beam shaping, e.g. using a mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02683—Continuous wave laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02691—Scanning of a beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68354—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support diced chips prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01042—Molybdenum [Mo]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01056—Barium [Ba]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0106—Neodymium [Nd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01084—Polonium [Po]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15183—Fan-in arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Electromagnetism (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Description

1330399 Π) 玖、發明說明 【發明所屬之技術領域】 本發明相關於安裝有由積體 CSP (晶片大小封裝，Chip Size 片封裝，Multi Chip Package) 以及其製造方法，並且相關於裝 【先前技術】 以行動電話和電子筆記本爲 方面被要求具有各種各樣的包括 別，由小型照相機收錄影像等函 子産品體積的小型化，輕巧化的 産生了在便攜用電子産品的有限 路或更大儲存量的晶片的必要性 由此，封裝技術之一的晶片 1C的晶片裝載到印刷線路板的j 做到幾乎和裸晶片相同程度的體 ，CSP不同於裸晶片，當封裝廠 廠家被裝載時，CSP不需要無塵 殊焊接機（bonder)等設備和技 ，CSP具有裸晶片所不具有的封 部環境保護晶片的保護函數；能 準化普及的函數；以及能夠將亞 到和印刷線路板相同程度的毫米 電路（1C )構成的晶片的 Package)或 MCP (多晶 等的半導體裝置（封裝） 載有該封裝的電子産品。 典型的便攜用電子産品一 電子郵件的收發，音頻識 數，另一方面，用戶對電 需求依然強烈。所以，就 容積中裝載更大規模的電 〇 級封裝CSP作爲將內含 S術受到注目。CSP能夠 積小型化，輕巧化。而且 家提供的晶片在電子産品 室（clean room)以及特 術，適應於標準化。另外 裝的優勢函數，包括從外 夠使印刷線路板的引腳標 微標度的晶片的佈線擴大 標度的標度轉換函數，所 -5- (2) (2)1330399 以c S P對電子産品廠家來說，是實現體積小型化，輕巧 化不可缺少的必要技術β 爲了實現CSP的進一步的體積小型化，輕巧化，裝 載在CSP的晶片的超薄化被認爲是一大課題。比如，下 面的非專利文件1中提到厚度爲50μηι或更薄的晶片是現 在的目標値。 非專利文件1 SEMICON Japan 2002 年 12 月 5 日由 SEMI Japan 主 辦的半導體裝置以及材料工業的技術規劃（Technical Programs for the Semiconductor Equipment and Material Industries) ’薄晶片（晶片，die)裝載的現狀~50μιη或更 薄的展望，富士通公司早阪升（Noboru Hayasaka) ’’標準 化事例以及今後標準化應做的事項” P1-P8 )。 —般來說，在以CSP爲典型的封裝中安裝晶片的製 造製程過程中，對其上形成有後來成爲晶片的半導體元件 的矽片的反面實施被稱爲背面硏磨（back grind)的硏磨 製程。藉由這個硏磨製程，晶片可以變薄，從而實現了封 裝的體積小型化，輕巧化。 但是，由於這個背面硏磨的硏磨製程會在矽片的背面 留下深幾十nm左右的硏磨痕跡，成爲導致晶片的機械強 度降低的一個原因。有時，除了硏磨痕跡，還會出現形成 裂縫的情況。並且，裂縫的深度爲幾μηι，有時甚至可以 達到20μπι。該硏磨痕跡以及裂縫都會成爲在後面製程中 晶片破損的原因，而且，隨著晶片薄膜化的進展，這個問 -6 - (3) (3)1330399 題將會變得越來越深刻。 爲了解決上述問題，在實施背面硏磨後，可以追加被 稱爲應力消除（stress relief)的製程。應力消除是使矽 片背面平坦化的處理’具體實施的處理是等離子蝕刻，濕 式蝕刻，幹式硏磨（polishing )等。但是，雖然上述應力 消除對消除幾十nm左右深的硏磨痕跡有效，但對達到幾 μπι-20μηι深的裂縫的效·果不理想，另外，如果要完全消除 裂縫，應力消除製程需要相當長的時間，這樣，製造晶片 的處埋能力就會變低，所以不是理想的解決辦法。 此外，當在背面實施背面硏磨時，有必要在形成有元 件的矽片的表面粘貼膠帶和基底以便保護元件。所以，在 背面硏磨中對矽片厚度的控制實際上是對矽片，以及爲保 護元件而粘貼的膠帶和基底合計的總厚度的控制，因此， 當保護用的膠帶和基底具有彎曲性，或其厚度不均勻時， 硏磨後的矽片的厚度就會産生幾μιη-幾十μπι的不均勻。由 於矽片的厚度影響製造的晶片的特性，所以如果厚度不均 勻，就有晶片特性不均勻的問題。 而且，跟玻璃基底相比，矽片的單價昂貴，並且，在 市場上大多流通的是至多直徑大約12英寸大小的矽片。 雖然市場上也有比12英寸大的矽片，隨著尺寸的增大， 每單位面積的價格就會增多，所以不適合作爲提供廉價晶 片的材料。但是，從一個矽片能夠製造出的晶片的數量有 限，所以很難在直徑12英寸的矽片上提高産量，因此不 適合大量生産。 (4) (4)1330399 【發明內容】 針對上述問題’本發明的目的是提供滿足以下條件的 封裝以及其製造方法，該條件爲，—，不實施造成裂縫以 及硏磨痕跡的背面硏磨處理，這樣可以使晶片飛躍性地變 薄；二’可以製造出低成本並且高産量的晶片；三，可以 抑制晶片厚度的不均句。並且，本發明的另一目的是提供 裝載有該封裝的電子産品》 本發明用連續振盪的鐳射晶化作爲支撐物發揮作用的 基底上的膜的厚度爲5 0 〇nm或更薄的半導體膜，然後用 該晶化過的半導體膜形成晶片，該晶片具有總膜厚爲5 μπι ，較佳等於或少於2μιη的薄膜的半導體元件。並且，在 最後基底被剝離的狀態下，該晶片被裝載到內插板。 具體來說，在第一基底上形成金屬膜，將該金屬膜的 表面氧化形成厚幾nm的薄金屬氧化膜。然後，在該金屬 氧化膜上依次形成並層疊絕緣膜，半導體膜。隨後，用連 續振盪的鐳射將半導體膜晶化，然後用晶化過的半導體膜 製造半導體元件。接下來在形成半導體元件後，粘貼第二 基底以便覆蓋該元件，使半導體元件處於夾在第一基底和 第二基底之間的狀態。 然後，在與形成有半導體元件的第一基底相反的一側 粘接第三基底從而加固第一基底的剛度。第一基底的剛度 如比第二基底強，當剝離第一基底時，就不容易對半導體 元件造成損傷，能夠順利地執行剝離製程。然而’在後面 -8- (5) (5)1330399 的從第一基底剝離半導體元件的製程中，如果第一基底的 剛度足夠，就不一定必須在第一基底上粘接第三基底。 隨後，執行加熱處理晶化金屬氧化膜，加強脆性使基 底容易從半導體元件上被剝離下來。第一基底和第三基底 一起從半導體元件上被剝離下來。另外，爲晶化金屬氧化 膜的加熱處理可以在粘貼第三基底之前實施，也可以在粘 貼第二基底之前實施。或者，在形成半導體元件的製程中 實施的加熱處理可以兼用於該金屬氧化膜的晶化製程。 由於該剝離的製程，産生了金屬膜和金屬氧化膜之間 分離的部分；絕緣膜和金屬氧化膜之間分離的部分；以及 金屬氧化膜自身雙方分離的部分。不管怎樣，從第一基底 剝離半導體元件並將其粘附在第二基底上。 剝離第一基底後，將半導體元件安裝到內插板（ interposer )並剝離第二基底。注意，第二基底不—定必 須被剝離’比如，如果跟晶片的厚度比，更重視機械強度 的情況下’可以在第二基底被粘貼在晶片的狀態下完成封 裝。 另外’可以用倒裝晶片法（Flip Chip)或佈線接合法 (Wire Bonding)來實現內插板和晶片的電連接（接合） 。當用倒裝晶片法時，在安裝半導體元件到內插板的同時 進行接合。當用佈線接合法時，接合的製程在安裝晶片並 剝離第二基底後被實施。 注意’在一個基底上形成多個晶片的情形中，在中途 實施切割（dicing ) ’使晶片們互相分開。實施切割的製 -9- (6) (6)1330399 程，可以在形成半導體元件後的任一製程之間被插加執行 ，較佳在以下時間實施切割的製程：一，在剝離第一基底 後，安裝之前；二，在安裝後，剝離第二基底之前；三， 在剝離第二基底後的任一時間。 另外，本發明可以在同一內插板上裝載多個晶片形成 多晶片封裝的MCP。這種情況下，可以用晶片間的電佈 線接合法，也可以用倒裝晶片法。 另外，內插板可以是藉由引線架（lead frame)實現 和印刷線路板電連接的形式，也可以是藉由凸塊（bump )實現和印刷線路板電連接的形式，還可以是其他衆所周 知的形式。 本發明使用兩個鐳射，在單方向上掃描該兩個鐳射， 在藉由該方法而被晶化的區域內，形成一個晶片。這兩個 鐳射分別爲第一鐳射和第二鐳射。具體地，第一鐳射的波 長在相同於或少於可見光線（830nm或更少左右）的範圍 〇 只用脈衝振盪的鐳射晶化的半導體膜由多個晶粒集成 而形成，該晶粒的位置以及大小均無規則。跟晶粒內部相 比，晶粒的介面（即晶界，grain boundary)存在著無數 導致非晶結構以及晶體缺陷等的重新組合中心和俘獲中心 。載子如被該俘獲中心俘獲，晶界的電位就會升高，成爲 載子的壁障，這樣就産生了使載子的電流運輸特性降低的 問題。另一方面，使用連續振盪鐳射的情形中，藉由一邊 單方向地掃描鐳射的幅照區域（聚束光，beam spot) — -10- (7) (7)1330399 邊輻照半導體膜，可以使結晶在掃描方向上連續成長，從 而形成沿該掃描方向伸長的由單結晶構成的晶粒的聚集體 。然而連續振盪鐳射跟脈衝振盪鐳射相比，每單位時間的 鐳射輸出能源低，所以很難擴大聚束光的面積，這樣也就 很難提高産量。而且，在用YAG鐳射或YV04鐳射晶化 一般用於半導體裝置的厚幾十nm·幾百nm的矽膜時，比 基波還短的二次諧波的吸收係數高，能夠高效率地執行晶 化。然而，由於將鐳射轉換成高次諧波的非線形光學元件 對鐳射的耐性相當低，例如，連續振.盪的YAG鐳射能夠 輸出10kW的基波，但二次諧波的輸出能源只有l〇W左右 。例如Nd:YAG鐳射的情形中，從基波（波長：l〇64nm )到二次諧波（波長：5 3 2nm )的轉換效率爲50%左右。 所以，爲了獲得半導體膜晶化所需的能源密度，必須將聚 束光的面積縮小到1 (Γ3 m m2大小，所以，從生産量的角度 看，連續振盪的鐳射比不上脈衝振盪的鐳射。 本發明在被高次諧波的脈衝振盪的第一鐳射熔化的區 域中，輻照連續振盪的第二鐳射。也就是，藉由用第一鐳 射熔化半導體膜，半導體膜對第二鐳射的吸收係數得到飛 躍性的提高，這樣就使第二鐳射容易被半導體膜吸收。圖 2A不出非晶砂膜（amorphous silicon)對鐳射的波長（nm) 的吸收係數（cnT1 )的値。圖 2B示出多晶矽膜（ polycrystalline silicon)對鐳射的波長（nm)的吸收係數（ cm1)的値。另外，測定是從用分光橢圓測定儀（Spectro Ellipsometry)測出的衰減係數而求得。從圖2A，2B可 -11 - (8) 1330399 以認爲，如果吸收係數是在1 ，用第一鐳射就足夠熔化半導 的吸收係數，非晶矽膜的情形 長最好是780nm或更少。另 係數的關係因半導體膜的材料 —鐳射的波長不限於780nm 設定第一鐳射的波長使吸收係 範圍內。被第一鐳射熔化的部 射的輻照，在半導體膜中行動 以形成在掃描方向上連續成長 熔化狀態能夠被維持的時 盪鐳射的輸出能源的平衡來決 的時間內對半導體膜輻照下一 化狀態被維持的情況下能夠繼 的情形中，先暫時用脈衝鐳射 波輻照便能維持熔化狀態的情 ，只單次輻照脈衝鐳射，之後 狀態。 越高層次的諧波能源就越 長民Ιμιη左右時’最好是二 局限於此，第一鐳射只要具有 另外，從對第一鐳射的能源補 膜的吸收係數相比，第二鐳射 —*鍾射最好用基波。但是，本 X 1 04 c πΓ 1或更多的範圍內 體膜。爲了獲得這個範圍內 中，可以認爲第一鐳射的波 外，第一鐳射的波長和吸收 以及結晶性等而異。所以第 或更少的範圍，可以適當地 數在1 X lt^cnT1或更多的 分，藉由連續振盪的第二鐳 被維持的熔化狀態，從而可 的晶粒的聚集體。 間由脈衝振盪鐳射和連續振 定。在熔化狀態能夠被維持 個脈衝振盪鐳射，在上述熔 續半導體膜的退火。在極端 熔化半導體膜，之後只用基 況也是可能的。這種情形中 用連續振盪鐳射來維持熔化 低，第一鐳射在其基波的波 次諧波。但是，本發明並不 可見光或更短的波長即可。 助的目的出發，與對半導體 更重視輸出功率。所以，第 發明並不局限於此，第二鐳 -12- (9) (9)1330399 射可以是基波’也可以是高次諧波。 當第二鐳射用基波時，沒有必要轉換波長，所以不用 考慮非線形光學元件的退化而抑制能源。例如，第二鐳射 可以輸出連續振盪的少於可見光線的鐳射的100倍或更多 的能源（比如輸出能源1000W或更多）。因此，可以省 略維護非線形光學元件的複雜程式，提高被半導體膜吸收 的鐳射的總能源，所以可以獲得直徑大的晶粒。 另外’脈衝振盪跟連續振盪相比，被振盪的鐳射的每 單位時間的能源高於連續振盪。另外，高次諧波和基波相 比，高次諧波的能源低，基本波的能源高。本發明將高次 諧波或具有等於或短於可見光線波長的鐳射作爲脈衝振盪 ，基波的鐳射作爲連續振盪，這個結構跟將高次諧波和基 波都作爲連續振盪的結構，或將高次諧波作爲連續振盪， 基波作爲脈衝振盪的結構相比，可確保高次諧波的聚束光 和基波的聚束光互相重疊區域的空間，因此，可以飛躍性 地減少在製造晶片中設計上的制約。 可以採用脈衝振盪的Ar鐳射，Kr鐳射，準分子鐳射 ，C〇2鐳射，YAG鐳射’ Υ2〇3鐳射，YV04鐳射，YLF鐳 射，yaio3鐳射，玻璃鐳射’紅寶石鐳射，翠綠寶石鐳射 ，Ti:藍寶石鐳射，銅蒸汽鐳射或金蒸汽鐳射作爲第一鐳 射。 可以採用連續振盪的Ar鐳射，Kr鐳射，C02鐳射， YAG鐳射，丫2〇3鐳射，YV〇4鐳射’ YLF鐳射，YAl〇3鐳 射，翠綠寶石鐳射’ Ti:藍寶石鐳射，或氦鎘鐳射作爲第 -13- (10) (10)1330399 二鐳射。 例如，以連續振盪的YAG鐳射和脈衝振盪的準分子 鐳射爲例，說明重疊用兩個鐳射形成的兩個聚束光的情況 圖3A表示具有基波的連續振盪的YAG鐳射的聚束光 10和具有二次諧波的連續振盪的 YAG鐳射的聚束光11 重疊的狀態。具有基波的YAG鐳射可以獲得10kW左右 的輸出能源，而具有二次諧波的YAG鐳射可以獲得10W 左右的輸出能源。 假設鐳射的能源百分之百能被半導體膜所吸收，藉由 將各個鐳射的能源密度設定爲0.01-100MW/cm2,可以提高 半導體膜的結晶性。所以，在此的能源密度設定爲 lMW/cm2 » 假設具有基波的連續振盪的YAG鐳射的聚束光10的 形狀爲矩形，其短軸方向的長度爲LX1，長軸方向的長度 爲Lyi，爲了滿足上述能源密度，使ίχρΖΟμπι-ΙΟΟμιη， 比如當 ίχι=20μηι 時，LYi = 50mm 左右，當 ίχι=30μηι 時， LYfSOmm 左右，當 ίχι = 100μιη 時，LYi = 10mm 左右是妥 當的。也就是說，在這種情況下，LY,的値在l〇mm至 5 0 mm的範圍內是獲得更好的結晶性的適當的値。 假設具有高次諧波的連續振盪的YAG鐳射的聚束光 11的形狀爲矩形，其短軸方向的長度爲LX2，長軸方向的 長度爲 Ly2，爲了滿足上述能源密度，使ίχ2 = 20μπι-ΙΟΟμίΏ’比如當LX2=l〇pm時，LY2 = l〇〇mm左右是妥當的 -14- (11) (11)1330399 具有基波的連續振盪的YAG鐳射的聚束光10和具有 二次諧波的連續振盪的YAG鐳射的聚束光1 1重疊區域的 面積，當假設聚束光11完全重疊於聚束光10時，上述重 疊面積相當於聚束光11的面積。 圖3B表示具有基波的連續振盪的YAG鐳射的聚束光 1〇和脈衝振盪的準分子鐳射的聚束光12重疊的狀態。脈 衝振盪的準分子鐳射每脈衝可以獲得1]左右的輸出能源 。另外，將脈衝幅度設定爲3 0ns時，每單位時間的輸出 能源爲30MW。所以，假設脈衝振盪的準分子鐳射的聚束 光12的形狀爲矩形，其短軸方向的長度爲LX3,長軸方向 的長度爲LY3，爲了滿足上述能源密度，使ίΧ3 = 20μιη- 500μιη’比如當ίχ3=400μηι時，LY3 = 300mm左右是妥當的 〇 具有基波的連續振盪的YAG鐳射的聚束光10和脈衝 振盪的準分子鐳射的聚束光12重疊區域的面積，當假設 聚束光10完全重疊於聚束光12時，這個重疊面積相當於 聚束光10的面積。 因此，跟如圖3A所示，第一鐳射和第二鐳射都採用 連續振盪鐳射相比，如本發明所示，第一鐳射採用連續振 盪鐳射，第二鐳射採用脈衝振盪鐳射可以將兩個鐳射重疊 的面積飛躍性地擴大，因此，可以飛躍性地減少在製造晶 片中設計上的制約，從而進一步提高了生産量。 另外，鐳射不局限於兩個，也可以是兩個以上。可以 -15- (12) (12)1330399 使用多個具有高次諧波的第一鐳射，也可以使用多個第二 鐳射。 採用線形的聚束光，可以將在掃描方向上晶化的晶粒 聚集的區域的’上述聚束光的長軸方向的幅寬儘量地擴大 。也就是，可以減少在整個聚束光中形成在長軸兩端的結 晶性欠佳的區域所占面積的比例。但是，本發明中聚束光 的形狀不限制於線形，只要能對被輻照體執行足夠的退火 ’採用矩形，平面形的聚束光也沒有問題。 將聚束光加工成在單方向上爲長惰圓形或矩形，在該 聚束光的短軸方向掃描晶化半導體膜，可以提高生産量。 加工後的鐳射變成惰圓形，這是因爲，鐳射的原來形狀是 圓形或近於圓形。鐳射的原來形狀如果是長方形，用柱面 透鏡在單方向上擴大該長方形，使長軸變得更長，如此加 工後再使用。另外，分別加工多個鐳射使其在單方向上成 爲長惰圓形或矩形，然後連接多個鐳射，在單方向上製造 更長的鐳射，從而進一步提高生産量。 注意，這裏所述的“線形”從嚴格的意義上講不是“ 線”的意思，而是具有大的長寬比的長方形（或長惰圓形 )的意思。例如，雖然長寬比是 2或更多（較佳10-ΐ 0000 ) 的長方 形被稱 作線形 ，但這 不影響 線形包 含於矩 形的情況。 圖1Α表示用第一以及第二鐳射晶化半導體膜的狀態 。101表示第一基底，半導體膜102形成在第一基底101 之上。103相當於用第一鐳射在半導體膜102上形成的聚 -16- (13) 1330399 束光（第一聚束光），104相當於用第二鐳 102上形成的聚束光（第二聚束光）。 虛線的箭頭表示聚束光103，104相 102相對行動的方向》聚束光1〇3，1〇4在 上單方向地掃描後，在垂直於該掃描方向的 動。隨後，在相反於該掃描方向的方向上， 體膜102»按順序重複這樣的掃描，可以使 整體被聚束光103，104輻照。另外，聚束i 向滑動的距離最好和聚束光103的掃描方向 的幅寬基本相同。 另外’ 1 0 5 - 1 07相當於後面作爲晶片使 由單方向地掃描第一以及第二聚束光103, 107的各個領域各自落在晶化過的區域的範 說，晶片的位置不會被安排到橫穿形成在第 的長軸兩端的結晶性欠佳的區域（邊緣）。 置’至少可以將幾乎不存在結晶晶界的半導 內的半導體元件。 圖1B是一個斜透視圖，表示在各個領 各自形成的晶片l〇5a-107a被安裝到內插板 纣裝。可以像晶片1 0 5 a和晶片1 〇 6 a那樣， 被安裝到內插板108，也可以像晶片i〇7a 的形式被安裝到內插板108。另外，提供在 的端點可以是提供有焊錫球的球狀矩陣排 Array )類型，也可以是端點被佈置在周邊 射在半導體膜 對於半導體膜 半導體膜102 方向上橫向滑 再次掃描半導 半導體膜102 电 1 0 3，1 0 4 橫 的垂直方向中 用的區域，藉 1 04，使 105-圍中，換句話 二聚束光104 藉由這樣的佈 體膜用作晶片 域 105-107 中 1 〇 8而形成的 以層疊的形式 那樣，以單層 內插板108上 列（Ball Grid 的引線架類型 -17- (14) (14)1330399 ，或者具有其他衆所周知形式的類型。 本發明用鐳射晶化半導體膜，這樣不但可以減少對玻 璃基底的熱的損傷，而且可以實現晶化。依此，可以在廉 價玻璃基底上用多晶半導體膜製造晶片。 本發明可以利用比矽片廉價並且大面積的玻璃基底’ 因此可以高產量地大量生産低成本晶片，並且可以飛躍性 地減少每張晶片的生産成本。此外，基底可以被反復使用 ，這樣，可以減少每張晶片的生産成本。 另外，可以形成總膜厚度在 5μπι，較佳等於或少於 2μιη的晶片，藉由不實施造成裂縫以及硏磨痕跡原因的背 面硏磨，晶片可以被製造得極薄。並且，晶片厚度的不均 勻是在形成膜時，由於構成晶片的各個膜的不均勻而導致 ，這個不均勻多也不過幾百nm左右，跟背面硏磨處理導 致的幾·幾十μπι的不均勻相比，不均勻性可以被飛躍性地 減少。 藉由將本發明的封裝用於電子産品，可以使電路規模 或儲存容量更大的晶片被更多地裝載到電子産品有限的容 積中，這樣不但可以實現電子産品的多函數化，而且可以 實現電子産品的小體積化，輕巧化。特別是便攜用電子産 品，由於其小體積化，輕巧化被重視，所以利用本發明的 封裝是有效的。 本發明的封裝可以被利用於控制驅動液晶顯示裝置， 在其各個像素中提供有以有機發光元件爲典型的發光元件 的發光裝置，DMD (數位微鏡裝置，Digital Micromirror -18- (15) 1330399
Device) ，PDP (電獎顯示幕板，Plasma ’ FED (場致發光顯示器’ Field Emissio 顯示裝置的各種電路。例如，在主動矩陣 發光裝置的情形中，選擇各個像素的掃描 制饋送視頻信號到被選擇的像素的時間的 ，生成饋送到掃描線驅動電路以及信號線 的控制器等都可以用本發明的封裝來形成 是控制顯示裝置驅動的電路，本發明還適 CPU )，記憶體，電源電路，或其他的數 電路。此外，以TFT爲典型的半導體元 躍性進步時，一般被稱爲高頻電路的各種 發明的封裝來實現。 本發明的電子産品不僅包括上述顯示 頻照相機，數位相機，護目鏡式顯示器（ ’導航系統，音頻播放裝置（汽車音響， 個人電腦，遊戲機，可攜式資訊端點（可 電話’可攜式遊戲機，或電子書等），搭 影像播放裝置（具體地說是DVD (數< Digital Versatile Disc)等播放記錄媒體 像的裝配有顯示器的裝置）。特別是，本 筆記型電腦，可攜式視頻照相機，可攜式 鏡式顯示器（頭戴式顯示器），可攜式資 電腦’行動電話’可攜式遊戲機，或電子 可擴式電子産品時有效。
Display Panel ) n Display)等的 式液晶顯示器， 線驅動電路，控 信號線驅動電路 驅動電路的信號 。另外，不僅僅 用於微處理機（ 位電路，或類比 件的特性有了飛 電路也可以用本 裝置，還包括視 頭戴式顯示器） 音響組合等）， 攜式電腦，行動 載有記錄媒體的 立多功能碟片， 並可以顯示其影 發明在被用於以 數位相機，護目 訊端點（可攜式 書等）爲典型的 -19- (16) (16)1330399 此外，本發明的封裝不僅適用於CSP，MCP，而且可 以適用於DIP (雙列直插式封裝，Dual In-line Package). ，QFP (塑膠方型扁平式封裝，Quad Flat Package )， SOP (小尺寸封裝，Small Outline Package)等所有衆所 周知形式的封裝。 【實施方式】 實施例模式1 本實施例模式將描述用經第一以及第二鐳射晶化過的 半導體膜形成封裝的方法。本實施例模式中雖然以兩個 TFT作爲半導體元件進行舉例，但在本發明中包含於晶片 中的半導體元件並不局限於此，它包含所有的電路元件。 例如，除了 TFT以外，典型的還包括以記憶元件，二極 體，光電轉換元件，電阻元件，線圏（coil )，電容元件 ，電感器等。 首先，如圖5A所示，在第一基底500上用濺射法形 成金屬膜501。在此，用鎢作爲金屬膜501的材料，其膜 的厚度爲 10nm-200nm，較佳 50nm-75nm。注意在本實施 例模式中在第一基底5 00上直接形成金屬膜501，但是也 可以用氧化矽，氮化矽，氮氧化矽等的絕緣膜覆蓋第一基 底5 00後，然後在其上形成金屬膜501。 形成金屬膜501後，在不暴露於大氣的情況下，在金 屬膜上層疊氧化物膜502»在此，形成厚150nm-30〇nm的 氧化矽膜作爲氧化物膜502。注意如果使用濺射法形成該 -20- (17) (17)1330399 膜，在第一基底5 00的邊緣也會形成膜。這樣在實施後面 的剝離製程時，爲了防止氧化物膜502殘留在第一基底 5 00上，最好用氧灰化（〇2 ashing)等方法選擇性地淸除 形成在基底邊緣的金屬膜501以及氧化物膜502。 另外，在形成氧化物膜502時，作爲濺射的前階段在 靶和基底之間用閘門遮罩，産生電漿從而實施預濺射（ pre-sputtering)。預濺射在以下條件下實施，即設定流量 Ar爲 lOsccm，02爲 30sccm，第一基底 500的溫度爲 2 70°C，成膜功率爲3kW，基底在被保持平行的狀態下被 實施預濺射》藉由該預濺射，在金屬膜501和氧化物膜 5 02之間形成了厚幾nm左右（在此爲3nm )的極薄的金 屬氧化膜503。金屬氧化膜503是由於金屬膜501表面的 氧化而形成的。所以，本實施例模式中的金屬氧化膜503 是由氧化鎢而形成。 另外，雖然本實施例模式藉由預濺射形成了金屬氧化 膜5 03，但本發明並不局限於此，例如也可以添加氧，或 添加了 Ar等惰性氣體的氧，藉由電漿意向性地將金屬膜 501的表面氧化後形成金屬氧化膜5 03。 形成氧化物膜5 02後，用PCVD法形成底膜5 04。在 此，形成厚1〇〇nm的氧氮化矽膜作爲底膜5 04。然後，在 形成底膜504後，在不暴露於大氣的情況下，形成厚25-lOOnm (較佳30-60nm)的半導體膜5 05。順便提一下， 半導體膜5 05可以是非晶半導體，也可以是多晶半導體。 另外，半導體不僅可以採用矽作爲其材料，還可以採用鍺 -21 - (18) 1330399 矽9當採用鍺矽時，鍺的密度最好在0.01-4. 右。 隨後，如圖5B所示，用第一以及第二鐳 體膜5 05，執行晶化。 本實施例模式使用能源爲6W，1脈衝的能 ，TEMqq的振盪模式，二次諧波（5 2 7nm )， 1 kHz，脈衝幅寬爲60ns的YLF鐳射作爲第一 ，第一鐳射藉由光學加工在半導體膜505表面 聚束光是短軸爲200μπι，長軸爲3mm的矩形 度爲 1000mJ/cm2。 本實施例模式使用能源爲2kW，基波（1 YAG鐳射作爲第二鐳射。注意，第二鐳射藉 在半導體膜505表面形成的第二聚束光是短軸 長軸爲3mm的矩形，其能源密度爲0.7MW/cm 然後，在半導體膜505的表面輻照第一聚 聚束光並使兩個聚束光重疊。上述兩個鐳射按 的箭頭的方向掃描。藉由第一鐳射的熔化，基 數被提高了，這樣第二鐳射的能源就容易被半 。隨後，藉由輻照連續振盪的第二鐳射，在半 動被維持的熔化狀態的區域，從而可以形成在 連續成長的晶粒的聚集體。藉由在沿掃描的方 伸的單結晶的顆粒，可以形成至少在TFT的 幾乎不存在結晶晶界的半導體膜。 另外，也可以在稀有氣體或氮等惰性氣體 5atomic% 左 射輻照半導 :源爲6mJ/p 振盪頻率爲 鐳射。注意 形成的第一 ，其能源密 .0 6 4 μ m )的 由光學加工 爲 1 0 0 μιη， 2。 束光和第二 圖 5 Β所示 波的吸收係 導體膜吸收 導體膜中行 掃描方向上 向上形成延 通道方向上 的氣體環境 -22- (19) (19)1330399 中輻照鐳射。藉由該程式，可以減少由於輻照鐳射而引起 的半導體表面的粗糙，而且可以減少由介面態密度（ interface state density)的不均句導致的門欄値的不均勻 爲了提高能源密度均勻區域在全體中所占比例，鐳射 的聚束光最好具有線形，矩形，或長軸對短軸的長度比大 於5的惰圓形。 藉由以上的對半導體膜505輻照鐳射的程式，形成了 結晶性被提高的半導體膜506。隨後，如圖5C所示，對 半導體膜5 06實施形成圖案，從而形成島形狀的半導體膜 507，508，用該島形狀的半導體膜507，508形成以TFT 爲典型的各種半導體元件。另外，在本實施例模式中，底 膜504和島形狀的半導體膜507，508連接在一起，但是 可以根據半導體元件的情況，在底膜504和島形狀的半導 體膜507，508之間形成電極以及絕緣膜等。例如，在半 導體元件之一的底閘型TFT的情形中，在底膜504和島 形狀的半導體膜5 0 7，5 0 8之間形成閘電極以及閘絕緣膜 〇 在本實施例模式中，用島形狀的半導體膜507，508 形成頂閘型的TFT509，510(圖5D)。具體地說，形成 閘絕緣膜511使其覆蓋島形狀的半導體膜507，508。然 後，在閘絕緣膜511上形成導電膜，藉由形成圖案的程式 形成閘電極5 1 2，5 1 3。接著將閘電極5 1 2，5 1 3，或形成 抗蝕劑膜並形成圖案用作遮罩，給島形狀的半導體膜507 -23- (20) (20)1330399 ，508摻雜賦予η型導電性的雜質從而形成源極區，汲極 區，以及LDD (輕摻雜漏，Light Doped Drain)區。順便 提一下，雖然在此TFT5 09 ’ 5 1 0被製造爲η型，如製造 爲ρ型TFT，可以摻雜賦予Ρ型導電性的雜質。 藉由上述工序，可以形成TFT 509，510。注意，製 造TFT的方法不限於在形成島形狀的半導體膜後製造 TFT的上述工序，。本發明的一個特徵是用鐳射晶化半導 體膜，這樣可以減少元件之間的行動度，門欄値和開電流 的不均勻》 然後，形成第一層間絕緣膜514使其覆蓋TFT509, 5 1 0。隨後，在閘絕緣膜5 1 1以及第一層間絕緣膜5 1 4形 成接觸孔（contact hole)後，形成藉由接觸孔和TFT509 ，5 1 0連接的佈線 5 1 5 · 5 1 8，並使這些佈線和第一層間絕 緣膜514連接。然後在第一層間絕緣膜514上形成第二層 間絕緣膜519，並使其覆蓋佈線515-518。 隨後，在第二層間絕緣膜519形成接觸孔，並在第二 層間絕緣膜519上形成藉由該接觸孔和佈線518連接的焊 墊（pad) 520。雖然在本實施例模式，焊墊520藉由佈線 5 18和TFT510電連接在一起，然而半導體元件和焊墊 5 20的電連接形式不局限於此。 接下來，在第二層間絕緣膜519和焊墊520上形成保 護層521。保護層521在後面程式的粘接以及剝離第二基 底時，可以保護在第二層間絕緣膜519和焊墊520的表面 ，並且，該保護層採用在剝離第二基底後能夠被淸除的材 -24- (21) (21)1330399 料。比如，在整個表面塗敷可溶於水或醇的環氧基’丙乙 烯基，矽基的樹脂，然後烘烤後就可以形成保護層521。 在本實施例模式中，用旋塗塗敷由水溶性樹脂（東亞 合成制：VL-WSHL10)製成的膜並使該膜的厚度爲30μιυ， 隨後進行2分鐘的曝光以實現初步硬化，然後用UV光輻 照內面2.5分鐘，表面10分鐘，共計12.5分鐘以執行正 式硬化，這樣就形成了保護層521 (圖5Ε )。 另外，層疊多個有機樹脂膜的情形中，在塗敷或焙燒 時，有這些有機樹脂使用的溶劑的一部分溶解，或粘合性 變得過高的危險。因此，在第二層間絕緣膜519和保護層 521都用可溶於相同介質的有機樹脂時，爲使在後面的製 程中順利地淸除掉保護層5 2 1，最好形成無機絕緣膜（ SiNx膜，SiNxOY膜，AINx膜，或ΑΐΝχΟγ膜）以備用，該無 機絕緣膜被夾在第二層間絕緣膜519和焊墊520之間並且 覆蓋第二層間絕緣膜519。 隨後，晶化金屬氧化膜503使後面的剝離程式容易被 執行。藉由該晶化處理，可以使金屬氧化膜503在晶界變 得易碎，加強了其脆性。本實施例模式具體執行420°(：-5 5 0°C，0.5-5小時左右的加熱處理來執行晶化製程。 然後，形成引發剝離機制的部分，這個程式可以部分 地降低金屬氧化膜5 03和氧化物膜502之間的緊貼性，或 部分地降低金屬氧化膜5 03和金屬膜501之間的緊貼性。 具體地說，用鐳射沿著要剝離區域的周邊部分輻照金屬氧 化膜503，或沿著要剝離區域的周邊部分從外部施加局部 •25- (22) 1330399 壓力，以損壞金屬氧化膜5 03的層內的一部 的一部分。在本實施例模式中，在金屬氧化 附近垂直壓下金剛石筆等硬針，並且在施加 ，沿著金屬氧化膜503行動。最好使用劃線 下壓量設在0.1mm到2mm，邊行動邊施加 方式在剝離之前形成引發剝離機制的緊貼性 ，可以減少後面剝離製程的次品率，從而提; 接下來，使用雙面膠帶5 22粘貼第二基 層521。並且，使用雙面膠帶524粘貼第三 —基底500(圖6A)。另外，可以使用粘 面膠帶。例如，藉由使用用紫外線執行剝離 剝離第二基底時，可以減輕落在半導體元件 基底525保護第一基底500在後面的製程中 二基底5U和第三基底525最好採用強度比 更高的基底，比如，石英基底，半導體基底 然後，用物理手段撕剝金屬膜501和氧 撕剝從金屬氧化膜503，金屬膜501或氧化ί 的緊貼性在上面的步驟中被部分地降低了的丨 藉由上述剝離製程，金屬膜501和金屬 間分離的部分以及氧化物膜502和金屬氧化 離的部分，金屬氧化膜503自身雙方産生分 且，在第二基底523 —側粘附有半導體元件 509，510)，在第三基底525 —側粘附有第 及金屬膜5 0 1的狀態下，執行分離。利用較 分或介面附近 膜5 03的邊緣 負荷的狀態下 器裝置並且將 壓力。以這種 被降低的部分 高了成品率。 底5 23到保護 基底5 2 5到第 合劑來代替雙 的粘合劑，在 的負擔。第三 不受損傷。第 第一基底500 〇 化物膜5 02。 物膜5 0 2之間 1域開始。 氧化膜5 03之 膜5 03之間分 離的部分。並 (在此爲TFT —基底5 0 0以 4、的力就可執 -26- (23) (23)1330399 行剝離（例如，利用人的手，利用噴嘴吹出氣體的吹壓， 利用超聲，等等）。圖6B表示剝離後的狀態。 接著，用粘合劑526粘接內插板527和附著有部分金 屬氧化膜5 03的氧化物層502 (圖6C )。這時，選擇粘合 劑5 26的材料使藉由粘合劑粘接在一起的氧化物層502和 內插板5 2 7之間的粘接力比用雙面膠帶522粘接在一起的 第二基底52 3和保護層521之間的粘接力要高是重要的。 另外，金屬氧化膜5 03如殘留在氧化物膜502的表面 ，氧化物膜5 02和內插板527之間的粘接力有可能因此而 變小，所以，用蝕刻等方法完全淸除殘留物，然後粘接內 插板，從而使粘接力得到提高》 可以採用陶瓷基底，玻璃環氧基底，聚 亞胺基底等 衆所周知的材料作爲內插板527。另外，爲了擴散在晶片 內産生的熱，該內插板最好具有2-3 0 W/mK左右的高導熱 率。 內插板527上提供有封裝用的端點530，端點530和 內插板527上提供的焊錫球531電連接在一起。焊錫球 531提供在和安置有封裝用的端點5 3 0相反的面上。在此 只表示出一個焊錫球531，但是實際上在內插板527上提 供有多個焊錫球。各個焊錫球之間的間距一般被標準化爲 0.8mm，0.65mm，0.5mm或0.4mm。但是本發明不限於這 些間距。另外，各個焊錫球的大小一般被標準化爲間距的 60%。但是本發明不限於這個尺寸。 另外，端點53 0，藉由比如在銅上渡焊錫，金或錫而 -27- (24) (24)1330399 形成。另外’雖然本實施例模式採用其上提供有焊錫球的 球狀矩陣排列類型的內插板，但是本發明不限於此。端點 被佈置在周邊的引線架類型的內插板也無妨。 作爲粘合劑526的材料，可以採用諸如反應固化粘合 劑，熱固化粘合劑’ UV固化粘合劑等的光固化粘合劑， 厭氧粘合劑等各種固化粘合劑。理想的是在粘合劑5 2 6中 添加銀’鎳，鋁’氮化鋁等製成的粉末，或塡充物使其具 有高導熱性。 然後，如圖7A所示，從保護層521按雙面膠帶522 ，第二基底5 2 3的順序剝離，或者同時兩者—起剝離。 然後’如圖7B所示，淸除保護層521。在此，因保 護層5 2 1使用水溶性樹脂，所以用水熔化後淸除。當殘留 下的保護層521成爲次品的原因時，最好在淸除完畢後， 對表面實施淸洗處理或氧電漿處理，除去殘留的保護層 5 2 1的那一部分。 接下來，藉由佈線接合法，用佈線532連接焊墊520 和端點5 3 0,然後藉由真空密封方式或樹脂密封方式進行 密封，這樣就完成了封裝。當使用真空密封方式時，一般 使用陶瓷，金屬或玻璃等的盒子進行密封。當使用樹脂密 封方式時，具體使用成形樹脂（mold resin)。另外，不 一定必須要密封晶片，但藉由密封，可以增加封裝的機械 強度，擴散在晶片中産生的熱，並且阻擋來自鄰接電路的 電磁噪音。 在實施例模式中，金屬膜501採用鎢作材料，但本發 -28- (25) (25)1330399 明的金屬膜的材料並不限於該材料。只要能夠在其表面形 成金屬氧化膜5 03，藉由晶化該金屬氧化膜5 03可以將基 底剝離的材料，任何含有金屬的材料都可以被利用。例如 ，可以使用 W，TiN，WN，Mo等。另外，利用這些金屬 的合金作爲金屬膜時，在晶化時的最佳加熱溫度根據其成 分比例而不同。所以，調節該合金的成分比例，可以使加 熱處理在不妨礙半導體元件的製造程式的溫度範圍內被執 行，所以半導體元件製程的選擇範圍不容易被限制。 另外，在本實施例模式中，以一個封裝搭載一個晶片 的CSP爲例進行了描述，但是本發明並不局限於此。也 可以是搭載多個並列或層疊的晶片的MCP。 另外，第一鐳射以及第二鐳射不限定於本實施例模式 所示的輻照條件。 例如可以使用能源爲4W，1脈衝的能源爲2mJ/p， TEMoo的振盪模式，二次諧波（5 3 2nm )，振盪頻率爲 1kHz，脈衝幅寬爲30ns的YAG鐳射作爲第一鐳射。又例 如可以使用能源爲5 W，1脈衝的能源爲0.25m J/p，TEMoo 的振盪模式，三次諧波（ 3 5 5 nm)，振盪頻率爲20kHz， 脈衝幅寬爲30ns的YV04鐳射作爲第一鐳射。又例如可 以使用能源爲3.5W，1脈衝的能源爲〇.233mJ/p，TEMoo 的振盪模式，四次諧波（266nm)，振盪頻率爲15kHz， 脈衝幅寬爲30ns的YV04鐳射作爲第一鐳射。 另一方面，可以使用能源爲500W，基波（1.064μιη) 的Nd : Y AG鐳射作爲第二鐳射。並且，例如可以使用能源 -29- (26) (26)1330399 爲2000W，基波（ 1.064μιη)的Nd:YAG鐳射作爲第二鐳 射。 另外，垂直於掃描方向上的聚束光的幅寬只要能夠充 分確保形成晶片，第一鐳射也可以是連續振盪。第一鐳射 如果不是脈衝振盪而是連續振盪時，在第一鐳射的聚束光 的垂直於掃描方向的方向中的幅寬範圍內形成各個晶片。 所以爲了確保掃描方向的垂直方向上聚束光的幅寬具有足 夠形成晶片的尺寸，可以重疊藉由多個第一鐳射而獲得的 多個聚束光使其作爲一個聚束光來使用。 另外，用鐳射進行晶化前，也可以實施利用催化劑元 素的晶化程式。採用鎳作爲催化劑元素，除此以外，還可 以採用鍺（Ge)，鐵（Fe),鈀（Pd)，錫（Sn)，鉛（ Pb )，鈷（Co)，白金（P〇 ，銅（Cu)，金（Au)等 元素。完成利用催化劑元素的晶化程式後，如果實施利用 鐳射的晶化程式，當利用催化劑元素晶化時形成的結晶在 離基底近的一側不因鐳射的輻照而熔化，因而會殘存下來 ，該結晶作爲結晶核推進晶化。所以，利用鐳射輻照的晶 化在從基底那一側朝半導體表面的方向上均勻的被實施， 跟只實施利用鐳射的晶化程式相比，在利用鐳射進行晶化 前實施利用催化劑元素的晶化程式可以提高半導體膜的結 晶性，減少在利用鐳射晶化後的半導體膜表面的粗糙。所 以，這樣形成的半導體元件，典型的是TFT的特性的不 均勻，可以進一步得到減少，並可以減少閉電流。 另外，可以在添加催化劑元素後實施加熱處理來促進 -30- (27) (27)1330399 晶化，然後輻照鐳射提高結晶性。也可以省略掉該加熱處 理。具體地說，在添加催化劑元素後可以輻照鐳射提高結 晶性，從而代替加熱處理。 注意，本發明的晶片的厚度，不僅包括半導體元件自 身的厚度，還包括金屬氧化膜和半導體元件之間提供的絕 緣膜的厚度，形成半導體元件後覆蓋的層間絕緣膜的厚度 ，以及焊墊。但·是不包括凸塊（bump)。 實施例模式2 本實施例模式將用圖4說明在製造本發明的封裝中使 用的鐳射輻照設備的結構。 圖中的數位201表示脈衝振盪的鐳射振盪器，在本實 施例模式中使用6W的Nd:YLF鐳射。並且使用的鐳射振 盪器20 1是TEMgg的振盪模式，藉由非線形光學元件轉 換爲二次諧波。雖然沒有必要特別限定於二次諧波，但從 能源效率的角度，二次諧波比更高層次的諧波優越。頻率 是1 kHz，脈衝幅寬爲60ns左右。在本實施例模式中使用 輸出能源爲6W的固體鐳射，但是也可以使用輸出能源達 到300W的鐳射，比如XeCl準分子鐳射。
非線形光學元件使用非線形光學常數比較大的KTP ( KTi0P04 ) ，BBO ( p-BaB2〇4 ) ，LBO ( LiB305 ) ，CLBO (CsLiB60,〇 ) ，GdYCOB ( YCa40 ( B03 ) 3 ) ，KDP ( KD2P04 ) ，KB5，LiNb03，Ba2NaNb5015 等的結晶。其中 尤其LBO，BBO，KDP，KTP，KB5，CLBO等如被使用可 -31 - (28) (28)1330399 以提高從基波到諧波的轉換效率。 因鍾射通吊是從水平方向被射出’從鍾射振邊器201 振盪出的第一鐳射的前進方向在反射鏡202被轉換爲和垂 直方向的角度（入射角）爲Θ1的方向。本實施例模式中 ，θ = 2 1°。前進方向被改變的第一鐳射的聚束光的形狀在 鏡頭203被加工，然後輻照到被處理物204上。圖4中反 射鏡202和鏡頭203相當於控制第一鐳射的聚束光的形狀 以及位置的光學系統。 圖4中，鏡頭203使用平凹柱面透鏡203a和平凸柱 面透鏡203 b。平凹柱面透鏡203a的曲率半徑是l〇mm， 其厚度爲2mni，當第一鐳射的前進方向作爲光軸時，平 凹柱面透鏡203 a被安排在從被處理物204的表面沿光軸 29mm的位置。並且，平凹柱面透鏡20 3 a的母線垂直於第 一鐳射入射到被處理物204的入射面。 平凸柱面透鏡203b的曲率半徑是15 mm，其厚度爲 2mm，平凸柱面透鏡2 03 b被安排在從被處理物204的表 面沿光軸24mm的位置。並且，平凸柱面透鏡203b的母 線平行於第一鐳射入射到被處理物2〇4的入射面。 於是，在被處理物204上形成了 3mm X 0.2mm大小 的第一聚束光206。 圖中的數位210表示連續振盪的鐳射振盪器，本實施 例模式中使用2kW基波的Nd: YAG鐳射。從鐳射振盪器 210振盪出的第二鐳射藉由Φ300μιη的光導纖維211被傳 送出來。光導纖維211被安排在射出口方向和垂直方向的 -32- (29) 1330399 角度呈Θ2的位置。本實施例模式 導纖維2 1 1的射出口被安排在沿從 第二鐳射的光軸從被處理物204的 並且該光軸被包含在入射面中。 從光導纖維211射出的第二鐳 光的形狀被加工，然後輻照到被處 導纖維211和鏡頭212相當於控制 狀以及位置的光學系統。圖4中， 透鏡212a和平凸柱面透鏡212b。 平凸柱面透鏡212a的曲率半 4mm，平凸柱面透鏡212a被安排 面沿第二鐳射的光軸85mm的位置 212a的母線垂直於入射面。平凸柱 徑是l〇mm，其厚度爲2mm，平凸 在從被處理物2 04的表面沿第二鐳 〇 於是，在被處理物204上形成 的第二聚束光205。 本實施例模式中，其上形成有 處理物2 04被安置爲平行於水平面 在玻璃基底的表面形成。形成有 0.7mm的玻璃基底，將基底固定在 照鐳射時，基底就不會掉下來。吸 單軸自動裝置208和Y軸用的單軸 中，Θ2=45。。另外，光 鐳射振盪器2 1 0射出的 丨表面 105mm的位置， 射在鏡頭212處其聚束 理物204上。圖4中光 第二鐳射的聚束光的形 鏡頭213使用平凸柱面 徑是15mm，其厚度爲 £從被處理物204的表 。並且，平凸柱面透鏡 :面透鏡212b的曲率半 柱面透鏡212b被安排 射的光軸25mm的位置 了 3mm X 0.1mm 大小 半導體膜的基底作爲被 ^半導體膜比如，可以 半導體膜的基底是厚 吸台207上，這樣當輻 台2 07藉由X軸用的 自動裝置2 09，使被處 -33- 1330399 ρο) 理物2 04可以在平行面內向X軸Υ軸行動。 在對鐳射有透光性的基底上形成的半導體膜被實施退 火時，爲了實現鐳射的均一照射，假設鐳射的形狀是矩形 ，當將入射平面定義爲與被照表面垂直的平面，且入射平 面是包括鐳射的長邊或短邊的平面時，理想的是鐳射的入 射角“ 0 ”滿足不等式0 2 arctan ( W/2d )。在不等式中 ，“W”是包括在入射平面中的長邊或短邊的長度，“d ”是對鐳射具有透光性的放在被照表面上的基底的厚度。 在使用多個鐳射的情況下，該不等式相對於多個鐳射中的 每個鐳射都需要得以滿足。注意，鐳射的軌迹投射到入射 平面上，在該軌迹不在入射平面上時確定入射角“0” 。 當鐳射以入射角“ 0 ”入射時，用來自基底後表面的反射 光，能執行鐳射的均一照射而不受到來自基底表面的反射 光的影響。上述原理假設基底的折射率爲1。實際上，大 部分基底的折射率在1.5左右，在考慮到該値在1.5左右 時，獲得比根據不等式算得的角更大的計算値。然而，由 於被照表面上的鐳射使能量在其縱向上在兩側減弱，所以 ，干擾對兩側影響小，根據上述不等式算得的値足以獲得 減弱干擾的效果。上述理論對第一鐳射也好對第二鐳射也 好同樣行得通，雖然最好雙方都滿足上述不等式，但對於 像準分子鐳射那樣相干長度短的鐳射來說，不滿足上述不 等式也沒有問題。上述的0的不等式只適合當基底對鐳射 有透光性的情況。 一般來說’玻璃基底對波長爲Ιμπι左右的基波以及 -34- (31) (31)1330399 綠色的二次諧波具有透光性。該鏡頭爲了滿足不等式，將 平凸柱面透鏡203b和平凸柱面透鏡212b的位置朝垂直於 入射面的方向上行動，使在包括聚束光短軸的被處理物 204表面的垂直面內的入射角度爲0 1 . 0 2，這樣就滿 足了不等式。這種情況下，如第一聚束光206中有，0 1 = 10°，第二聚束光205中有，0 2 = 5。左右的傾斜，就不 會産生干涉。 另外，最好以從穩定型共振器獲得的TEMoo振盪模 式（單模）來發射第一鐳射和第二鐳射。TEMoo振盪模式 的情形中，鐳射具有高斯強度分佈，集光性優越，所以使 聚束光的加工變得容易。 然後’用Y軸自動裝置209在第二聚束光205的短 軸方向上掃描被處理物204 (其上形成有半導體膜的基底 )。這時’各個鐳射振盪器201，202的輸出能源爲上述 規格的値’藉由該對被處理物204的掃描，第一聚束光 2〇6以及第二聚束光205對被處理物204的表面進行了相 對性的掃描。 被第一聚束光2 06輻照的區域中半導體膜熔化，使半 導體膜對連續振盪的第二鐳射的吸收係數有飛躍性的增高 。據此’在掃描方向上延伸的相當於第二聚束光205的長 軸幅寬的l-2mm的區域中，在該掃描方向上成長了的單 結晶的結晶粒以被鋪的狀態而形成。 另外，在半導體膜中，第一聚束光206和第二聚束光 重疊轄照的區域藉由基波的第二鐳射維持吸收係數被二次 -35- (32) (32)1330399 諧波的第一鐳射提高的狀態。所以，即使二次諧波的第一 鐳射的輻照中途停止，藉由其後的基波的第二鐳射，維持 半導體膜被熔化，吸收係數被提高的狀態。因此，即使二 次諧波的第一鐳射的輻照中途停止，藉由掃描，可以使溶 化了的吸收係數被提高了的區域在一定程度上向一個方向 行動，所以，形成了在掃描方向上成長的結晶粒。而且， 吸收係數被提高了的區域，在掃描的過程中，爲了連續維 持其狀態，最好再次輻照二次諧波的第一鐳射，以補充能 源。 另外，第一聚束光206以及第二聚束光205的掃描速 度適合在幾cm/s-幾百cm/s左右，在此爲50cm/s。 輻照第二鐳射，在掃描方向上成長的結晶粒形成的區 域在結晶性上具有優越性。因此，如將該區域用於TFT 的通道形成區，有望獲得極高的電遷移率和開電流。但是 ’在半導體膜中如存在不需要如此高的結晶性的部分時， 可以不對該部分輻照鐳射。或者，也可以藉由增大掃描的 速度等，在不能獲得高結晶性的條件下輻照鐳射。例如， 以2 m/s的速度進行掃描，雖然可以晶化a_Si膜，但是很 難形成上述在掃描方向上連續晶化的區域。所以，部分提 高掃描的速度，可以進一步提高産量。 另外，本發明的鐳射輻照設備中的光學系統並不局限 於本實施例模式中所示的結構》 實施例模式 -36- (33) (33)1330399 在第一基底上同時製造多個晶片的情形中，在完成封 裝前，在中途有必要實施切割來切離這些晶片。本實施例 模式中，將就切割的時間進行說明。 圖8是封裝製造過程中流程圖的一個例子。另外，佈 線接合法和晶片倒裝法的作爲執行電連接積體電路的端點 發揮作用的焊墊的位置不同。在此，用實線的箭頭表示在 形成元件後形成焊墊時的流程圖的流程，用虛線的箭頭表 示在形成元件前形成焊墊時的流程圖的流程。 先說明在形成元件後形成焊墊的情形。首先，在第一 基底上形成金屬膜，將該金屬膜的表面氧化形成金屬氧化 膜。隨後在該金屬氧化膜上形成絕緣膜，然後進入形成元 件（半導體元件）的程式。本發明在形成元件的程式中， 執行半導體膜的鐳射晶化。關於鐳射晶化的詳細描述已經 描述過，所以在此省略相關說明。在形成元件，完成積體 電路後，形成焊墊。然後，形成保護層覆蓋元件和焊墊， 在保護層那一側粘貼第二基底，在第一基底那一側粘貼第 三基底。隨後，從元件剝離第一以及第三基底，然後，將 粘貼在第二基底上的元件安裝到內插板上，除去第二基底 和保護層後接合佈線，並實施密封，這樣就完成了封裝。 這種情形中，焊墊中間夾元件位於內插板的背側，內 插板和晶片之間的接合可以使用佈線接合法。在用佈線接 合法的情形中，接合的程式，在裝載晶片，除去第二基底 後被實施。在這種情況下，切割的時間如圖9A所示，最 好是在剝離第一以及第三基底後，執行安裝前。 -37- (34) 1330399 其次說明在形成元件前形成焊墊的情形。首先， —基底上形成金屬膜，將該金屬膜的表面氧化形成金 化膜。隨後在該金屬氧化膜上形成絕緣膜後，形成焊 然後進入形成元件（半導體元件）的程式。在元件和 之間提供另一層絕緣膜，可以形成接觸孔來電連接元 焊墊，也可以在相同的絕緣膜上形成元件和焊墊雙方 藉由接觸孔而實現電連接。在形成元件，完成積體電 ，形成保護層覆蓋元件，在保護層那一側粘貼第二基 在第一基底那一側粘貼第三基底。隨後，從元件上剝 一以及第三基底，另外，因焊墊夾在元件和內插板中 所以內插板和晶片的接合可以採用倒裝晶片法。所以 絕緣膜進行部分的蝕刻從而使焊墊暴露出來，然後在 上形成凸塊。在蝕刻時使用的定位用的標記最好在形 件時用半導體膜形成以備用。然後，將粘貼在第二基 的元件安裝到內插板上，用凸塊進行接合後，除去第 底和保護層，然後實施密封，這樣就完成了封裝。 這種情形中，切割的時間如圖9A所示，最好是 離第一以及第三基底後，執行安裝前。另外，圖9A 的切割也可以在形成凸塊之前或之後。另外，切割也 如圖9B所示，在實施安裝後，但在剝離第二基底之 行。另外，切割也可以如圖9C所示，在剝離第二基 後進行。 上述說明是以在一個內插板上裝載一個晶片爲前 但是本發明並不局限於此。層疊形成在相同的第一基 在第 屬氧 墊， 焊墊 件和 ，不 路後 底， 離第 間， ，對 焊墊 成元 底上 一基 在剝 所示 可以 前進 底之 提， 底上 •38- (35) (35)1330399 的晶片們時，如圖9A所示，也可以在裝載前實施切割。 然後，各個晶片在剝離第二基底後，按從下層晶片的順序 被安裝到內插板。 此外，在互相層疊另行形成於不同的第一基底上的晶 片時，最先安裝到內插板的晶片的切割，不限於如圖9A 所示的時間，也可以按圖9 B，圖9 C所示的時間進行切割 。但是，在這種情況下，各個晶片在剝離第二基底後，按 從下層晶片的順序被安裝到內插板。 另外，不一定可以明確分開形成焊墊的程式和形成半 導體元件的程式。例如，利用頂閘型TFT作爲半導體元 件，在製造該TFT的閘電極的程式中製造焊墊時，製造 焊墊的程式被包括在製造半導體元件的程式中。這種情形 中，晶片在被安裝到內插板時，判斷焊墊（或者凸塊）是 向內插板一側暴露，還是向和內插板相反的方向暴露。也 就是說，前者的情形中，可以在相同於在形成元件前形成 凸塊時的時間進行切割。後者的情形中，可以在相同於在 形成元件後形成凸塊時的時間進行切割。 實施例模式4 在本實施例模式中，將就內插板和晶片的電連接的方 法進行說明。 圖10A是一個斜透視圖，其表示用佈線接合法將晶 片和內插板連接在一起的封裝橫截面結構。其中數位301 表示內插板，302表示晶片，303表示成形樹脂層。晶片 -39- (36) 1330399 302用安裝用的粘合劑304安裝在內插板301上。 表示在圖10A的內插板301是提供有焊錫球 球狀矩陣排列型。焊錫球3 05提供在相反於安裝 3 02的內插板3 0 1的一側。並且，提供在內插扳3 線306藉由提供在內插板301上的接觸孔，和焊錢 電連接在一起。 另外，在本實施例模式中，電連接晶片302和 305的佈線306提供在內插板301的安裝有晶片的 ，但是，本發明使用的內插板並不限於此。例如， 內插板的內部提供多層化的佈線。 並且，圖10A中’晶片302和佈線306藉由 wire) 307電連接在一起。圖10B是圖10A所示封 截面圖。半導體元件3 09提供在晶片3 02中。焊墊 供在相反於提供有晶片3 02的內插板3 0 1的一側 308和該半導體元件309電連接在一起。並且，焊 藉由導線307和提供在內插板301上的佈線306電 —走巳 〇 數位3 1 0相當於印刷線路板的一部分，3 1 1相 供在印刷線路板310上的佈線或電極。佈線306藉 球3 05和提供在印刷線路板310上的佈線或電極3 接在一起。另外，焊錫球305和佈線或電極311的 可以採用各種各樣的方法，比如熱壓，或由超聲波 動的熱壓等。另外，也可以利用封膠（underfill ) 塡充施壓後的焊錫球之間的空隙從而加強連接部分 3 0 5的 有晶片 0 1的佈 ;球 305 焊錫球 那一面 可以在 導線（ 裝的橫 3 08提 ，焊墊 塾 308 連接在 當於提 由焊錫 1 1電連 連接， 引起振 法，即 的機械 •40- (37) 1330399 強度，並且提高封裝中産生的熱的散熱效率。封膠 定必須使用，但封膠法可以防止由於內插板和晶片 脹係數的不匹配（mismatch)産生的應力而導致的 路。當用超聲波施壓時，比僅用熱壓時更能抑制連 的産生。特別是，當凸塊多於3 00左右時更有效。 圖10C是一個封裝的橫截面圖，該封裝用倒裝 連接晶片和內插板。圖l〇C表示在晶片3 22上提供 327的封裝。焊錫球32*7提供在晶片322的內插板 一側，並與同樣提供在晶片3 22中的焊墊連接在一 供在晶片3 22中的半導體元件329和焊墊3 2 8連接 。當用TFT作爲半導體元件時，焊墊328可以用 TFT的閘電極的導電膜來形成。 焊錫球327和提供在內插板321上的佈線326 一起。圖10C中，提供封膠3 24來塡充焊錫球327 空隙。另外，內插板321的焊錫球325提供在內插 的安裝有晶片322的相反側。提供在內插板321 326藉由提供在內插板321的接觸孔和焊錫球325 在一起。 在倒裝晶片法的情形中，即使增加應該連接的 數量，跟佈線接合法相比，可以確保的焊墊之間的 較大，所以適合用於端點數多的晶片的連接。 圖10D是一個橫截面圖，表示用倒裝晶片法 片的封裝。圖10D表示在內插板333上層疊晶片 331的封裝。提供在內插板333上的佈線335和晶 法不一 的熱膨 連接短 接短路 晶片法 焊錫球 321那 起。提 在一起 形成該 連接在 之間的 板321 的佈線 電連接 焊墊的 間距比 層疊晶 33 0， 片330 -41 - (38) (38)1330399 用焊錫球334電連接在一起。另外，晶片330和晶片331 的電連接用焊錫球332來實現。 另外，圖10A-10D表示的封裝使用球狀矩陣排列型 的內插板，然而本發明並不局限於該類型。也可以使用端 點佈置在周邊的導線架型的內插板。圖11是一個斜透射 圖，表示使用導線架型內插板的封裝的橫截面結構。 圖Η表示的封裝中，晶片351根據佈線接合法和內 插板350上的端點352連接在一起。端點352被安排在內 插板350的安裝有晶片351的那一面。雖然可以用成形樹 脂3 5 3密封晶片3 5 1，但在此在暴露出各個端點3 5 2的一 部分的狀態下進行密封。 圖12A表示一個封裝的橫截面圖，其中，層疊的晶 片用佈線接合法連接在一起。圖12A表示在內插板362 上層疊兩個晶片360，361的封裝。晶片3 60和提供在內 插板362上的佈線363藉由和導線364電連接在一起。另 外，晶片361和提供在內插板362上的佈線363借助導線 3 65電連接在一起。 另外，圖12A中，晶片360和晶片361各自和提供 在內插板3 62上的佈線藉由導線連接在一起，但是，晶片 之間也可以用導線互相連接。 圖12B表示一個封裝之間層疊的例子。在圖12B中 ，安裝有晶片的封裝370和封裝371用焊錫球3 72電連接 ，並且，層疊在一起。 當將晶片和晶片層疊並封裝在一個內插板的情形和將 -42- 1330399
封裝和封裝層疊的情形作比較時，前者比後者在可以抑制 封裝整體的尺寸上具有優勢。另一方面，後者跟前者不同 ’因其可以對整個封裝進行電檢查，在區分選出合格品後 進行層疊’所以具有可以提高成品率的優勢。 另外’本發明的封裝可以將佈線接合法和晶片倒裝法 組合起來進行晶片的接合。另外，也可以不層疊晶片，而 在內插板上並列排列層疊的晶片或單層的晶片來進行接合 實施例模式5 本實施例模式示出一個具體層疊晶片方法的實例。首 先，依據實施例模式1所示的製造方法，製造出直到如圖 7B所示的，安裝有第一層晶片的狀態。 另一方面，第二層的晶片也同樣地，依據實施例模式 1所示的製造方法，製造出直到如圖5 D所示的狀態。然 後，如圖13A所示，在焊墊620上製造凸塊621。本實施 例模式舉出不僅用熱壓，而且用超聲波振動來連接晶片和 晶片的例子，從而進行說明。因此，採用有尖頭的凸塊， 而不是單純球形的凸塊。 接下來如圖13B所示，塗敷封膠623來覆蓋第一層的 晶片的焊墊622，隨後，使凸塊621面對第一層的晶片的 焊墊622，然後施壓到如圖1 3 A所示的第二層的晶片。這 種情況下，一邊對第二層的晶片施加超聲波的振動，一邊 對凸塊621和晶片焊墊62 2施壓。凸塊621的尖頭插入封 -43- (40) (40)1330399 膠623並到達焊墊622，在那裏該尖頭被擠碎並受壓於焊 墊 622。 然後’對封膠實施硬化處理，具體實施加熱，輻照紫 外線等從而提高晶片和晶片的緊貼性。隨後，如實施例模 式1所述，晶化金屬氧化膜624。藉由該晶化製程，可以 使金屬氧化膜624在晶界變得易碎，加強了其脆性。在本 實施例模式中，具體執行420°C-550°C，0.5-5小時左右 的加熱處理來執行晶化製程。 隨後，如圖14A所示，用雙面膠帶62 5將第三基底 627粘貼到第一基底626。然後如圖14B所示，將第一基 底626從第二層的晶片628開始以金屬氧化膜624爲界限 進行剝離。 藉由上述結構，可以使第一層的晶片629和第二層的 晶片628電連接地層疊在一起。 實施例 本實施例以本發明的電子産品之一的行動電話爲例， 用圖1 5 A說明封裝實際被搭載到電子産品的情況。 圖15A表示的行動電話的模組在印刷線路板812上 搭載有控制器801，CPU802，記憶體811，電源電路803 ，音頻處理電路829’收發信電路804’以及其他的’電 阻，緩衝器，電容元件等元件。另外’面板板（Panel) 800 藉由 FPC 808 (撓性印刷電路，Flexible Printed Circuit )和印刷線路板812粘附在一起。面板板8 00上安 -44- (41) (41)1330399 裝有發光元件提供在各個像素的像素構件8 05，選擇該像 素構件8 05具有的像素的掃描線驅動電路8 06，饋送音頻 信號到被選中的像素的信號線驅動電路807。 電源電壓以及從鍵盤輸入的各種信號藉由配備有多個 輸入端點的印刷線路板用的程式介面（interface，I/F ) 8 09饋送到印刷線路板8 1 2。另外，用於和天線之間的信 號收發信的天線埠（antenna port ) 8 10提供在印刷線路板 812 上。 另外，本實施例用FPC將面板板800連接到印刷線 路板8 1 2上，然而不一定必須是該結構。也可以採用玻璃 上載晶片的 COG (Chip On G丨ass)方式，在面板板800 上直接搭載控制器801，音頻處理電路829，記憶體811 ，CPU 802或電源電路803。 而且，在印刷線路板8 1 2中，存在著形成在各個線路 之間的電容器以及線路本身具有的電阻，由此會引起電源 電壓和信號的雜訊或使信號傳遞變得遲鈍。因此，在印刷 線路板812上提供諸如電容器或緩衝器之類的各種元件， 以便防止電源電壓和信號的雜訊或防止信號傳遞變得遲鈍 〇 圖1 5 B是圖1 5 A所示的模組的方塊圖》 本實施例中，記億體811包含VRAM832，DRAM825 ，快閃記憶體（flash memory) 826 * VRAM832儲存顯示 在面板板上的影像資料，DRAM825儲存影像資料或音頻 資料，快閃記億體8 2 6儲存各種程式。 -45- (42) (42)1330399 電源電路803給面板板800，控制器801 ’ CPU802, 音頻處理電路829，記憶體81 1，收發信電路8 04提供電 源電壓。另外，依據面板板的規格，電源電路803也可以 裝備有電源。 CPU802具有控制信號生成電路820，解碼器821，寄 存電路 822，演算電路 823，RAM824，CPU用的介面（ interface) 83 5等。藉由介面8 3 5輸入到CPU802的各種 信號暫時儲存在寄存電路822後，被輸入到演算電路823 ，解碼器821等。演算電路8 23根據輸入來的信號進行演 算，然後指定傳送各種命令的場所。另一方面，輸入到解 碼器82 1的信號在解碼器82 1處被破譯後，被饋送到控制 信號生成電路820中。控制信號生成電路820根據輸入來 的信號生成包含各種指令的信號，該信號被饋送到由演算 電路823指定的場所，具體地說，饋送到記憶體8 1 1，收 發信電路804，音頻處理電路829以及控制器801等等。 記憶體81 1，收發信電路8 04，音頻處理電路829以 及控制器80 1各自依據接收到的指令進行運作。下文將就 其運作進行簡單說明》 從鍵盤831輸入的信號藉由程式介面8 09被饋送到搭 載在印刷線路板812上的CPU802。控制信號生成電路 820依據從鍵盤831輸入的信號，將儲存在VRAM 8 3 2的 影像資料轉換爲預定格式，並饋送到控制器80 1。 控制器801配合面板板的格式對從CPU802饋送來的 包括影像資料的信號執行資料處理，然後饋送到面板板 -46- (43) (43)1330399 800。控制器801依據從電源電路803輸入的電源電壓或 從CPU輸入的各種信號，生成Hsync信.號，Vsync信號 ，時脈信號CLK，交流電壓（AC Cont )，並饋送到面板 板 8 00。 收發信電路804處理天線833收發到的作爲電波的信 號，收發信電路8 04具體包括隔離器，帶通濾波器，VCO (壓控振盪器，voltage controlled oscillator) ，LPF (低 通濾光片，low pass filter )，耦合器，平衡-不平衡轉換 器（balun )等的高頻電路。收發信電路8 04依據CPU8 02 的指令，將收發信號中包含音頻資訊的信號，饋送到音頻 處理電路829。 依據CPU802的指令被饋送來的包含音頻資訊的信號 在音頻處理電路8 29中被解調成音頻信號，並被饋送到揚 聲器828。另外，從傳聲器827傳送來的音頻信號在音頻 處理電路82 9中被調製，並依據CPU8 02的指令被傳送到 收發信電路804。 控制器801，CPU802，電源電路803，音頻處理電路 829，記億體8 1 1可以作爲本發明的封裝搭載。本發明只 要不是隔離器，帶通濾波器’ VCO (壓控振盪器， Voltage Controlled Oscillator) ，LPF (低通擴光片，Low Pass Filter)，耦合器，平衡·不平衡轉換器（balun)等 的高頻電路，可以應用於任何電路。 本發明可以利用比矽片廉價並且大面積的玻璃基底， 因此可以高産量地大量生産低成本晶片，並且可以飛躍性 -47- (44) 1330399 地減少每張晶片的生産成本。此外，基底可以被反復使用 ，這樣，可以減少每張晶片的生産成本。 另外，總膜厚度在5 μιη，較佳等於或少於2 μιη的晶 片可以被形成，藉由不實施 背面硏磨，晶片可以被製造 均勻是在形成膜時，由於構 致的，這個不均勻多也不過 理導致的幾-幾十μηι的不均 〇 藉由將本發明的封裝用 或儲存容量更大的晶片被更 積中，這樣不但可以實現電 實現電子産品的小體積化， 品，由於其小體積化，輕巧 封裝是有效的。 本發明用容易被半導體 長的脈衝振盪的第一鐳射輻 化半導體膜從而提高半導體 振盪型鐳射作爲第一鐳射， 相比，能夠飛躍性地獲取大 熔化的狀態下輻照具有基波 被提高的半導體膜高效地吸 取得長度長的聚束光的長軸 另外，對晶片的設計規則的 造成裂縫以及硏磨痕跡原因的 得極薄。並且，晶片厚度的不 成晶片的各個膜的不均勻會導 幾百nm左右，跟背面硏磨處 勻相比，可以被飛躍性地減少 於電子産品，可以使電路規模 多地裝載到電子産品有限的容 子産品的多函數化，而且可以 輕巧化。特別是便攜用電子産 化被重視，所以利用本發明的 膜吸收並具有可見光或更短波 照半導體膜，並藉由該輻照熔 膜的基波的吸收係數。將脈衝 跟利用連續振盪型鐳射的情況 的聚束光的面積。然後在上述 的第二鐳射，基波的吸收係數 收第二鐳射。所以，由於可以 ，可以提高鐳射晶化的産量， 緩和也有效。 -48- (45) (45)1330399 另外，將基波型鐳射用作爲第二鐳射’可以採用具有 相當大的輸出能源的鐳射，比如能夠輸出1 00倍或更大於 高次諧波能源的鐳射用來作爲第二鐳射而不用考慮用於轉 換高次諧波的非線形光學元件的耐性。並且，省略掉由於 非線形光學元件的變質而引起的維護方面的繁雜工序。特 別是，可以發揮固態鐳射所具有的可以長期保持無需維護 的狀態的優勢。 【圖式簡單說明】 圖1A和1B分別是表示本發明中在晶化半導體時聚 束光的掃描路線的視圖，以及安裝有晶片的封裝的斜透視 圖， 圖2A和2B是表示鐳射的波長和吸收係數關係的視 圖； 圖3 A和3 B是表示聚束光大小關係的視圖； 圖4是表示實施晶化時使用的鐳射輻照設備的結構的 視圖； 圖5 A-5E是表示封裝的製造方法的視圖·， 圖6A-6C是表示封裝的製造方法的視圖； 圖7A-7C是表示封裝的製造方法的視圖； 圖8是表示封裝製造製程的流程圖： 圖9A-9C是表示封裝製造製程中切割時間的視圖； 圖10A-10D是表示封裝橫截面結構的斜透視圖，橫 截面圖； -49- (46) (46)1330399 圖Π是表示封裝橫截面結構的斜透視圖； 圖12Α和12Β是表示封裝橫截面結構的橫截面圖； 圖13Α和13Β是表示層疊型封裝的製造方法的視圖 圖14Α和14Β是表示層疊型封裝的製造方法的視圖 t 圖15A和15B分別是表示本發明的電子産品之—的 行動電話的模組的俯視圖和方塊圖。 主要元件對照表 11 :聚束光 1 0 1 :第一基底 103 :聚束光 104 :第二聚束光 105 ：區 1 0 5 a ·晶片 106a :晶片 107a :晶片 108 :內插板 201 :鐳射振盪器 202 :反射鏡 2 03 :透鏡 2〇3a :平凹柱面透鏡 2〇3b :平凸柱面透鏡 -50- (47) (47)1330399 204 ：物 205 :第二聚束光 206 :第二聚束光 2 0 7 :吸台 208: X軸用的單軸自動裝置 209 : Y軸自動裝置 2 1 0 :鐳射振盪器 21 1 :光導纖維 212 :透鏡 212a :平凹柱面透鏡 212b :平凸柱面透鏡 2 1 3 :透鏡 30 1 :內插板 3 0 2 :晶片 304 :粘合劑 3 0 5 :焊錫球 3 0 6 :佈線 3 0 7 :導線 308 :焊墊 3 09 :半導體元件 3 1 0 :印刷線路板 3 1 1 :電極 32 1 :內插板 3 2 2 :晶片 -51 (48) (48)1330399 324 :封膠 3 2 5 :焊錫球 3 26 :佈線 3 2 7 :焊錫球 328 :焊墊 3 2 9 :半導體元件 3 3 0 :晶片 3 3 1 :晶片 3 3 2 :焊錫球 3 3 3 :內插板 3 3 4 :焊錫球 335 :佈線 3 5 0 :內插板 3 5 1 :晶片 3 5 2 :端點 3 5 3 :成形樹脂 3 6 0 :晶片 3 6 1 :晶片 3 62 :內插板 3 63 :佈線 3 64 :導線 3 65 :導線 370 :封裝 3 7 2 :焊錫球 -52- (49) (49)1330399 500 :第一基底 501 :金屬膜 5 02 :氧化物膜 5 0 3 :金屬氧化膜 504 :底膜 5 05 :半導體膜 506 :半導體膜
507 :半導體膜 509 : TFT 5 1 1 :閘絕緣膜 5 1 2 :閘電極 5 1 4 :第一層間絕緣膜 5 1 5 :佈線 5 1 8 :佈線 5 1 9 :第二層間絕緣膜 520 :焊墊 521 :保護層 52 3 :第二基底 52 5 :第三基底 5 2 6 :粘合劑 5 2 7 :內插板 5 3 0 .：端點 5 3 1 :焊錫球 532 :佈線 (50) (50)1330399 620 :焊墊 621 :凸塊 622 :焊墊 6 2 3 :封膠 624:金屬氧化膜 626 :第一基底 628:第二層的晶片 629:第一層的晶片 800 :面板 8 0 1 :控制器
802 ： CPU 8 0 3 :電源電路 804 :收發信電路 8 0 5 :像素構件 8 0 6 :掃描線驅動電路 8 0 7 :信號線驅動電路 809 :介面 8 1 1 :記憶體 8 1 2 :印刷線路板 820:控制信號生成電路 82 1 :解碼器 8 2 2 :電阻
82 3 :運算電路 82 4 ： RAM (51) (51)1330399
82 5 ： DRAM 8 2 6 :快閃記億體 82 8 :揚聲器 829:音頻處理電路 83 1 :鍵盤 83 2 ： VRAM 8 3 5 :介面 -55

Claims (1)

1330399 拾、申請專利範圍 第921354〗5號專利申請案 中文申請專利範圍修正本 民國99年4
月 1. 一種半導體裝置的製造方法 在第一基底上形成半導體膜； 對所述半導體膜輻照第一鐳射以及第二餘 一 〜螺％ >、 雙方輻照的區域重疊從而晶化所述半導體膜； 趣使趣 用所述晶化過的半導體膜形成半導體元件. 在所述半導體元件上粘合第二基底； 從所述半導體元件去除所述第一基底； 在所述半導體元件上粘合內插板；以及 從所述半導體元件去除所述第二基底。 2.—種半導體裝置的製造方法，包含以卞 卜雄驟. 在第一基底上形成半導體膜； ’' 對所述半導體膜輻照第一鐳射以及第二_ 、 -A* 雙方輻照的區域重疊從而晶化所述半導體膜； 迎俊被 用所述晶化過的半導體膜形成半導體元件. 在所述半導體元件上粘合第二基底； 從所述半導體元件去除所述第一基底； 在所述半導體元件上粘合內插板； 從所述半導體元件去除所述第二基底； 電連接所述內插板和所述半導體元件。 1330399 3. —種半導體裝置的製造方法，包含以下步驟： 在第一基底上形成半導體膜； 對所述半導體膜輻照第一鐳射以及第二鐘射，並使被 雙方輻照的區域重疊從而晶化所述半導體膜； 用所述晶化過的半導體膜形成半導體元件； 在所述半導體元件上粘合第二基底； 從所述半導體元件去除所述第—基底；
電連接內插板到所述半導體元件；以及 從所述半導體元件去除所述第二基底。 4· 一種半導體裝置的製造方法，包含以下歩 在第一基底的表面上形成半導體膜； 對所述半導體膜輻照第一鐳射以及第二鐳身寸 ，趣使祕 雙方輻照的區域重疊從而晶化所述半導體膜； $ 用所述晶化過的半導體膜形成半導體元件； 在所述半導體元件上粘合第二基底； 在所述第一基底的背面粘合第三基底； 從所述半導體元件去除所述第一基底和所述& . 〜荽底 粘合內插板到所述半導體元件； 從所述半導體元件去除所述第二基底；以及 電連接所述內插板和所述半導體元件。 5. —種半導體裝置的製造方法，包含以下歩 在第一基底上形成半導體膜； 對所述半導體膜輻照第一鐳射以及第二鐳射，& 被 -2 - 1330399 雙方輻照的區域重疊從而晶化所述半導體膜； 用所述晶化過的半導體膜形成多個半導體$ # . 在所述多個半導體元件上粘合第二基底： 從所述多個半導體元件去除所述第一基底； 借助於切割（dicing)所述第二基底從所 體元件分離出一個半導體元件；
粘合內插板到所述半導體元件；以及 從所述半導體元件去除所述第二基底。 6. —種半導體裝置的製造方法，包含以下歩驟. 在第一基底上形成半導體膜； 對所述半導體膜輻照第一鐳射以及第二鐳射， 雙方輻照的區域重疊從而晶化所述半導體膜； 用所述晶化過的半導體膜形成多個半導體元件； 在所述多個半導體元件上粘合第二基底； 從所述多個半導體元件去除所述第一基底；
粘合內插板到所述多個半導體元件； 借助於切割所述第二基底和所述內插板從所述多個半 導體元件分離出一個半導體元件；以及 從所述半導體元件去除所述第二基底。 7. —種半導體裝置的製造方法，包含以下步驟： 在第一基底上形成半導體膜； 對所述半導體膜輻照第一鐳射以及第二鐳射，並使被 雙方輻照的區域重疊從而晶化所述半導體膜； 用所述晶化過的半導體膜形成多個半導體元件； -3- 1330399 在所述多個半導體元件上粘合第二基底； 從所述多個半導體元件去除所述第一基底； 粘合內插板到所述多個半導體元件； 從所述多個半導體元件去除所述第二基底；以及 借助於切割所述內插板從所述多個半導體元件分離出 一個半導體元件。 8.如申請專利範圍第丨項至第7項中任一項的半導 φ體裝置的製造方法，其中在所述第一基底和所述半導體膜 之間形成金屬膜，金屬氧化膜和絕緣膜。 9 ·如申請專利範圍第1項至第7項中任一項的半導 體裝置的製造方法’其中所述第—鐳射是脈衝鐳射，所述 .第二鐳射是連續波（CW)鐳射。 10.如申請專利範圍第1項至第7項中任一項的半導 體裝置的製造方法，其中所述第一鐳射是對所述半導體膜 具有吸收係數至少爲1 X 1 〇4cm-1的波長。 ♦ 1 K如申請專利範圍第8項的半導體裝置的製造方法 ，其中所述製造方法進一步包括借助實施加熱處理來晶化 所述金屬氧化膜的步驟。 12·如申請專利範圍第8項的半導體裝置的製造方法 ’其中所述形成半導體元件的方法包括借助實施加熱處理 來晶化所述金屬氧化膜的步驟。 13_如申請專利範圍第8項的半導體裝置的製造方法 ’其中所述金屬氧化膜是借助氧化所述金屬膜的表面而形 成。 1330399 14·如申請專利範圍第1項至第7項中任一項的半導 體裝置的製造方法，其中所述第一鐳射是二次諧波鐳射。 15.如申請專利範圍第1項至第7項中任一項的半導 體裝置的製造方法，其中所述第二鐳射是基波鐳射。
16·如申請專利範圍第1項至第7項中任一項的半導 體裝置的製造方法，其中在所述晶化過程中，相對於所述 半導體膜’相對行動所述第一鐳射輻照區以及所述第二鐳 射輻照區’所述半導體元件形成在垂直於所述第一鐳射和 第二鐘射的輻照區行動方向的所述第二鐳射的輻照區的寬 輻的範圍內。 17. 如申請專利範圍第16項的半導體裝置的製造方 法，其中所述第二鐳射的輻照區的輻寬在l〇mm-50mm的 範圍內。 18. —種半導體裝置，其特徵在於該半導體裝置係藉
由如申請專利範圍第1項至第7項中任一項的方法所製得 者。 19. 一種電子裝置’其特徵在於該電子裝置至少包含 有藉由申請專利範圍第1項至第7項中任一項的方法所製 成的半導體裝置。 >5-
TW092135435A 2002-12-18 2003-12-15 Method for manufacturing semiconductor apparatus, and semiconductor apparatus and electric appliance TWI330399B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002366158 2002-12-18

Publications (2)

Publication Number Publication Date
TW200416967A TW200416967A (en) 2004-09-01
TWI330399B true TWI330399B (en) 2010-09-11

Family

ID=32376256

Family Applications (2)

Application Number Title Priority Date Filing Date
TW092135435A TWI330399B (en) 2002-12-18 2003-12-15 Method for manufacturing semiconductor apparatus, and semiconductor apparatus and electric appliance
TW095144976A TWI337770B (en) 2002-12-18 2003-12-15 Method for manufacturing semiconductor apparatus, and semiconductor apparatus and electric appliance

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW095144976A TWI337770B (en) 2002-12-18 2003-12-15 Method for manufacturing semiconductor apparatus, and semiconductor apparatus and electric appliance

Country Status (5)

Country Link
US (2) US7056810B2 (zh)
EP (1) EP1432022A3 (zh)
KR (2) KR101021043B1 (zh)
CN (2) CN100576533C (zh)
TW (2) TWI330399B (zh)

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004128421A (ja) * 2002-10-07 2004-04-22 Semiconductor Energy Lab Co Ltd レーザ照射方法およびレーザ照射装置、並びに半導体装置の作製方法
SG129265A1 (en) * 2002-11-29 2007-02-26 Semiconductor Energy Lab Laser irradiation apparatus, laser irradiation method, and method for manufacturing a semiconductor device
JP4554152B2 (ja) * 2002-12-19 2010-09-29 株式会社半導体エネルギー研究所 半導体チップの作製方法
JP4101643B2 (ja) * 2002-12-26 2008-06-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7436050B2 (en) 2003-01-22 2008-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a flexible printed circuit
JP2004247373A (ja) * 2003-02-12 2004-09-02 Semiconductor Energy Lab Co Ltd 半導体装置
EP1468774B1 (en) * 2003-02-28 2009-04-15 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation method, laser irradiation apparatus, and method for manufacturing semiconductor device
JP4526771B2 (ja) 2003-03-14 2010-08-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7304005B2 (en) * 2003-03-17 2007-12-04 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus, laser irradiation method, and method for manufacturing a semiconductor device
US7333072B2 (en) * 2003-03-24 2008-02-19 Semiconductor Energy Laboratory Co., Ltd. Thin film integrated circuit device
JP4440036B2 (ja) * 2004-08-11 2010-03-24 株式会社ディスコ レーザー加工方法
US20060082536A1 (en) * 2004-10-04 2006-04-20 Jun Koyama Display device and driving method
US7713839B2 (en) * 2004-10-06 2010-05-11 Intel Corporation Diamond substrate formation for electronic assemblies
TWI278084B (en) * 2004-10-19 2007-04-01 Advanced Semiconductor Eng Chip scale package with micro antenna and method for manufacturing the same
US7279721B2 (en) 2005-04-13 2007-10-09 Applied Materials, Inc. Dual wavelength thermal flux laser anneal
WO2006118293A1 (en) 2005-04-27 2006-11-09 Semiconductor Energy Laboratory Co., Ltd. Wireless chip
DE112006002027B4 (de) 2005-08-03 2018-08-02 Y.A.C. Holdings Co., Ltd. Verfahren zum Herstellen von Halbleitervorrichtungen und System zum Herstellen von Halbleitervorrichtungen
US7470942B2 (en) * 2005-09-07 2008-12-30 Chunghwa Picture Tube., Ltd. Thin film transistor array and electrostatic discharge protective device thereof
JP2007116110A (ja) * 2005-09-22 2007-05-10 Sanyo Electric Co Ltd 窒化物系半導体素子の製造方法
JP5089033B2 (ja) * 2005-11-04 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100785493B1 (ko) * 2006-05-04 2007-12-13 한국과학기술원 접착제의 수분흡습을 방지하는 플립칩용 웨이퍼 레벨패키지 제조방법
US8232621B2 (en) * 2006-07-28 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7714535B2 (en) 2006-07-28 2010-05-11 Semiconductor Energy Laboratory Co., Ltd. Power storage device
US7535086B2 (en) * 2006-08-03 2009-05-19 Stats Chippac Ltd. Integrated circuit package-on-package stacking system
KR100740124B1 (ko) * 2006-10-13 2007-07-16 삼성에스디아이 주식회사 다결정 실리콘 박막 트랜지스터 및 그 제조방법
KR100828971B1 (ko) * 2006-12-21 2008-05-13 한국생산기술연구원 자외선을 이용한 투명기판 상의 칩 또는 스트랩 실장방법
US7955898B2 (en) 2007-03-13 2011-06-07 Micron Technology, Inc. Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
KR101441346B1 (ko) * 2007-04-27 2014-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US7563646B2 (en) * 2007-05-31 2009-07-21 Stratedge Corporation Molded ceramic surface mount package
US9601412B2 (en) * 2007-06-08 2017-03-21 Cyntec Co., Ltd. Three-dimensional package structure
TWI412125B (zh) * 2007-07-17 2013-10-11 Creator Technology Bv 電子元件及電子元件之製法
US8110905B2 (en) * 2007-12-17 2012-02-07 Stats Chippac Ltd. Integrated circuit packaging system with leadframe interposer and method of manufacture thereof
US20090152740A1 (en) * 2007-12-17 2009-06-18 Soo-San Park Integrated circuit package system with flip chip
US7919871B2 (en) * 2008-03-21 2011-04-05 Stats Chippac Ltd. Integrated circuit package system for stackable devices
JP5518381B2 (ja) 2008-07-10 2014-06-11 株式会社半導体エネルギー研究所 カラーセンサ及び当該カラーセンサを具備する電子機器
TW201017863A (en) * 2008-10-03 2010-05-01 Versitech Ltd Semiconductor color-tunable broadband light sources and full-color microdisplays
KR101810062B1 (ko) 2011-10-14 2017-12-19 삼성디스플레이 주식회사 레이저 결정화 장치 및 레이저 결정화 방법
JP5870833B2 (ja) * 2012-04-24 2016-03-01 富士通セミコンダクター株式会社 半導体装置の製造方法
US10226837B2 (en) * 2013-03-15 2019-03-12 Nlight, Inc. Thermal processing with line beams
US9413137B2 (en) 2013-03-15 2016-08-09 Nlight, Inc. Pulsed line beam device processing systems using laser diodes
KR101493396B1 (ko) * 2013-07-26 2015-02-13 코닝정밀소재 주식회사 디스플레이 패널용 초 박판 유리 핸들링 방법
FR3009428B1 (fr) * 2013-08-05 2015-08-07 Commissariat Energie Atomique Procede de fabrication d'une structure semi-conductrice avec collage temporaire via des couches metalliques
CN105474355B (zh) 2013-08-06 2018-11-13 株式会社半导体能源研究所 剥离方法
TWI777433B (zh) 2013-09-06 2022-09-11 日商半導體能源研究所股份有限公司 發光裝置以及發光裝置的製造方法
US9937698B2 (en) 2013-11-06 2018-04-10 Semiconductor Energy Laboratory Co., Ltd. Peeling method and light-emitting device
WO2015125046A1 (en) 2014-02-19 2015-08-27 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and peeling method
TWI764064B (zh) 2014-03-13 2022-05-11 日商半導體能源研究所股份有限公司 撓性裝置
WO2015155663A1 (en) 2014-04-11 2015-10-15 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
KR20160032958A (ko) 2014-09-17 2016-03-25 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US9922935B2 (en) 2014-09-17 2018-03-20 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same
US9832876B2 (en) * 2014-12-18 2017-11-28 Intel Corporation CPU package substrates with removable memory mechanical interfaces
US10466494B2 (en) 2015-12-18 2019-11-05 Nlight, Inc. Reverse interleaving for laser line generators
US10259207B2 (en) 2016-01-26 2019-04-16 Semiconductor Energy Laboratory Co., Ltd. Method for forming separation starting point and separation method
CN110998836A (zh) * 2017-09-25 2020-04-10 英特尔公司 使用具有双侧互连层的管芯的单片芯片堆叠
CN108269820A (zh) * 2018-02-07 2018-07-10 复旦大学 三维背光源结构cmos图像传感器及其制备方法

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57183024A (en) * 1981-05-02 1982-11-11 Fujitsu Ltd Laser annealing
JP2923016B2 (ja) 1990-09-17 1999-07-26 株式会社日立製作所 薄膜半導体の製造方法及びその装置
US5614766A (en) * 1991-09-30 1997-03-25 Rohm Co., Ltd. Semiconductor device with stacked alternate-facing chips
JPH06124913A (ja) 1992-06-26 1994-05-06 Semiconductor Energy Lab Co Ltd レーザー処理方法
US5643801A (en) 1992-11-06 1997-07-01 Semiconductor Energy Laboratory Co., Ltd. Laser processing method and alignment
US6544825B1 (en) 1992-12-26 2003-04-08 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a MIS transistor
US5923962A (en) 1993-10-29 1999-07-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
JP3431041B2 (ja) 1993-11-12 2003-07-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH07187890A (ja) 1993-12-22 1995-07-25 Nippon Steel Corp レーザーアニーリング方法
JP3469337B2 (ja) * 1994-12-16 2003-11-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6107213A (en) * 1996-02-01 2000-08-22 Sony Corporation Method for making thin film semiconductor
JP3778456B2 (ja) 1995-02-21 2006-05-24 株式会社半導体エネルギー研究所 絶縁ゲイト型薄膜半導体装置の作製方法
JP3578828B2 (ja) * 1995-03-21 2004-10-20 株式会社半導体エネルギー研究所 表示装置の作製方法
US5834327A (en) 1995-03-18 1998-11-10 Semiconductor Energy Laboratory Co., Ltd. Method for producing display device
WO1996036072A2 (en) 1995-05-10 1996-11-14 Philips Electronics N.V. Method of manufacturing a device, by which method a substrate with semiconductor element and conductor tracks is glued to a support body with metallization
US6002177A (en) * 1995-12-27 1999-12-14 International Business Machines Corporation High density integrated circuit packaging with chip stacking and via interconnections
JP3917231B2 (ja) 1996-02-06 2007-05-23 株式会社半導体エネルギー研究所 レーザー照射装置およびレーザー照射方法
JPH09234579A (ja) 1996-02-28 1997-09-09 Semiconductor Energy Lab Co Ltd レーザー照射装置
US6372608B1 (en) * 1996-08-27 2002-04-16 Seiko Epson Corporation Separating method, method for transferring thin film device, thin film device, thin film integrated circuit device, and liquid crystal display device manufactured by using the transferring method
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
US6938335B2 (en) * 1996-12-13 2005-09-06 Matsushita Electric Industrial Co., Ltd. Electronic component mounting method
JPH10244392A (ja) 1997-03-04 1998-09-14 Semiconductor Energy Lab Co Ltd レーザー照射装置
JP3920399B2 (ja) * 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
JP3116085B2 (ja) * 1997-09-16 2000-12-11 東京農工大学長 半導体素子形成法
JP3462053B2 (ja) 1997-09-30 2003-11-05 株式会社半導体エネルギー研究所 ビームホモジェナイザーおよびレーザー照射装置およびレーザー照射方法および半導体デバイス
JP2000068520A (ja) 1997-12-17 2000-03-03 Matsushita Electric Ind Co Ltd 半導体薄膜、その製造方法、および製造装置、ならびに半導体素子、およびその製造方法
US6528397B1 (en) 1997-12-17 2003-03-04 Matsushita Electric Industrial Co., Ltd. Semiconductor thin film, method of producing the same, apparatus for producing the same, semiconductor device and method of producing the same
JP3809733B2 (ja) 1998-02-25 2006-08-16 セイコーエプソン株式会社 薄膜トランジスタの剥離方法
US6100593A (en) * 1998-02-27 2000-08-08 Advanced Micro Devices, Inc. Multiple chip hybrid package using bump technology
JP3586558B2 (ja) * 1998-04-17 2004-11-10 日本電気株式会社 薄膜の改質方法及びその実施に使用する装置
JP3563604B2 (ja) * 1998-07-29 2004-09-08 株式会社東芝 マルチチップ半導体装置及びメモリカード
TW442873B (en) * 1999-01-14 2001-06-23 United Microelectronics Corp Three-dimension stack-type chip structure and its manufacturing method
JP3228257B2 (ja) * 1999-01-22 2001-11-12 日本電気株式会社 メモリパッケージ
TW407354B (en) 1999-06-07 2000-10-01 Kingpak Tech Inc The package structure of dual chip
JP2001044120A (ja) * 1999-08-04 2001-02-16 Mitsubishi Electric Corp レーザ熱処理方法およびレーザ熱処理装置
US6548370B1 (en) 1999-08-18 2003-04-15 Semiconductor Energy Laboratory Co., Ltd. Method of crystallizing a semiconductor layer by applying laser irradiation that vary in energy to its top and bottom surfaces
US6212767B1 (en) * 1999-08-31 2001-04-10 Micron Technology, Inc. Assembling a stacked die package
US6577013B1 (en) * 2000-09-05 2003-06-10 Amkor Technology, Inc. Chip size semiconductor packages with stacked dies
US6355501B1 (en) * 2000-09-21 2002-03-12 International Business Machines Corporation Three-dimensional chip stacking assembly
JP2002176137A (ja) * 2000-09-28 2002-06-21 Toshiba Corp 積層型半導体デバイス
JP4061846B2 (ja) * 2001-01-23 2008-03-19 セイコーエプソン株式会社 積層体の製造方法及び半導体装置の製造方法
JP4803884B2 (ja) * 2001-01-31 2011-10-26 キヤノン株式会社 薄膜半導体装置の製造方法
JP2002231628A (ja) * 2001-02-01 2002-08-16 Sony Corp 半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置
FR2823012B1 (fr) 2001-04-03 2004-05-21 Commissariat Energie Atomique Procede de transfert selectif d'au moins un element d'un support initial sur un support final
US6979904B2 (en) * 2002-04-19 2005-12-27 Micron Technology, Inc. Integrated circuit package having reduced interconnects
US6972481B2 (en) * 2002-09-17 2005-12-06 Chippac, Inc. Semiconductor multi-package module including stacked-die package and having wire bond interconnect between stacked packages
JP3828473B2 (ja) * 2002-09-30 2006-10-04 株式会社東芝 積層型半導体装置及びその製造方法
JP2004128421A (ja) 2002-10-07 2004-04-22 Semiconductor Energy Lab Co Ltd レーザ照射方法およびレーザ照射装置、並びに半導体装置の作製方法
JP4429586B2 (ja) 2002-11-08 2010-03-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
SG129265A1 (en) 2002-11-29 2007-02-26 Semiconductor Energy Lab Laser irradiation apparatus, laser irradiation method, and method for manufacturing a semiconductor device
EP1468774B1 (en) 2003-02-28 2009-04-15 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation method, laser irradiation apparatus, and method for manufacturing semiconductor device
JP4515034B2 (ja) 2003-02-28 2010-07-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7304005B2 (en) 2003-03-17 2007-12-04 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus, laser irradiation method, and method for manufacturing a semiconductor device
US7098541B2 (en) * 2003-05-19 2006-08-29 Hewlett-Packard Development Company, L.P. Interconnect method for directly connected stacked integrated circuits
US7180149B2 (en) * 2003-08-28 2007-02-20 Fujikura Ltd. Semiconductor package with through-hole
KR100621992B1 (ko) * 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
US7084045B2 (en) * 2003-12-12 2006-08-01 Seminconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7271076B2 (en) * 2003-12-19 2007-09-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film integrated circuit device and manufacturing method of non-contact type thin film integrated circuit device
KR100570514B1 (ko) * 2004-06-18 2006-04-13 삼성전자주식회사 웨이퍼 레벨 칩 스택 패키지 제조 방법

Also Published As

Publication number Publication date
US20060220211A1 (en) 2006-10-05
KR20100138856A (ko) 2010-12-31
EP1432022A3 (en) 2008-01-23
CN101174617A (zh) 2008-05-07
KR20040054563A (ko) 2004-06-25
CN1508844A (zh) 2004-06-30
KR101072241B1 (ko) 2011-10-12
US7056810B2 (en) 2006-06-06
US8212364B2 (en) 2012-07-03
TW200715488A (en) 2007-04-16
CN100365760C (zh) 2008-01-30
KR101021043B1 (ko) 2011-03-14
TW200416967A (en) 2004-09-01
CN100576533C (zh) 2009-12-30
US20040121516A1 (en) 2004-06-24
TWI337770B (en) 2011-02-21
EP1432022A2 (en) 2004-06-23

Similar Documents

Publication Publication Date Title
TWI330399B (en) Method for manufacturing semiconductor apparatus, and semiconductor apparatus and electric appliance
US7067926B2 (en) Semiconductor chip and method for manufacturing the same
US7863754B2 (en) Semiconductor device and manufacturing method thereof
JP6649308B2 (ja) 半導体装置およびその製造方法
JP5072210B2 (ja) 半導体装置の作製方法
JP2007048958A (ja) 半導体装置の製造方法および半導体装置
JP4101643B2 (ja) 半導体装置の作製方法
TW200415422A (en) Liquid crystal display device and manufacturing method of liquid crystal display device
TWI475620B (zh) 電子裝置、其製造方法及電子裝置製造設備
JP4283656B2 (ja) 半導体装置の作製方法、半導体装置及び電子機器
JP5297491B2 (ja) 半導体装置
JP2004221568A (ja) 半導体装置及びその作製方法
JP5008266B2 (ja) 半導体装置の作製方法
JP2006332151A (ja) 半導体装置の実装方法
CN113165118A (zh) 半导体装置的制造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees